CN110211929A - 阵列基板及其制造方法 - Google Patents
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Abstract
本发明公开了一种阵列基板的制造方法，包括以下步骤。藉由第一掩膜形成第一图案化导电层于基板上。基板包括元件区及扇出区。形成栅极绝缘层于第一图案化导电层上。藉由第二掩膜形成图案化半导体层及第二图案化导电层于栅极绝缘层上。第二图案化导电层覆盖于图案化半导体层上。形成第一绝缘层于图案化半导体层及第二图案化导电层上。藉由第三掩膜形成第一图案化透明导电层及第三图案化导电层于第一绝缘层上。第三图案化导电层覆盖于第一图案化透明导电层上，且第三图案化导电层至少位于扇出区。另提出一种阵列基板。
Description
技术领域
本发明是有关于一种电子元件及其制造方法，特别是关于一种阵列基板及其制造方法。
背景技术
近年来，显示面板的设计朝向减少阵列基板的周边区面积发展，故周边区中的部分扇出线必须改为由不同导电层彼此堆叠的形式，以适应周边区的缩减。然而，形成更多的导电层须增加使用的掩膜数，而导致制造成本的增加。
发明内容
本发明的至少一实施例提供一种阵列基板的制造方法，其使用的掩膜数减少，因此可降低制造阵列基板的成本。
本发明提供一种阵列基板的制造方法。阵列基板的制造方法包括以下步骤。藉由第一掩膜形成第一图案化导电层于基板上。基板包括元件区及扇出区。形成栅极绝缘层于第一图案化导电层上。藉由第二掩膜形成图案化半导体层及第二图案化导电层于栅极绝缘层上。第二图案化导电层覆盖于图案化半导体层上。形成第一绝缘层于图案化半导体层及第二图案化导电层上。藉由第三掩膜形成第一图案化透明导电层及第三图案化导电层于第一绝缘层上。第三图案化导电层覆盖于第一图案化透明导电层上，且第三图案化导电层至少位于扇出区。另提出一种阵列基板。
本发明提供一种阵列基板，其包括基板、第一图案化导电层、栅极绝缘层、图案化半导体层、第二图案化导电层、第一绝缘层、第一图案化透明导电层以及第三图案化导电层。基板包括元件区及扇出区。第一图案化导电层位于基板上。栅极绝缘层位于第一图案化导电层上。图案化半导体层位于栅极绝缘层上。第二图案化导电层位于图案化半导体层上。第二图案化导电层垂直投影于基板上的投影范围位于图案化半导体层垂直投影于基板上的投影范围内。第一绝缘层位于图案化半导体层及第二图案化导电层上。第一图案化透明导电层位于第一绝缘层上。第三图案化导电层位于图案化半导体层上。第三图案化导电层垂直投影于基板上的投影范围位于第一图案化透明导电层垂直投影于基板上的投影范围内，且第三图案化导电层至少位于扇出区。
本发明提供一种阵列基板，其包括基板、至少一主动元件、多个第一扇出线、多个第二扇出线以及多个第三扇出线。基板包括元件区及扇出区。主动元件配置于基板的元件区。主动元件包括第一栅极、通道、源极以及漏极。第一扇出线配置于基板的扇出区上。第一扇出线至少包括第一图案化导电层。第二扇出线配置于基板的扇出区上。第二扇出线至少包括图案化半导体层及位于该图案化半导体层上的第二图案化导电层。第三扇出线配置于基板的扇出区上。于垂直于基板的方向上，第二扇出线位于第一扇出线与第三扇出线之间。第三扇出线至少包括第一图案化透明导电层以及位于第一图案化透明导电层的第三图案化导电层。
基于上述，可以藉由使用同一个掩膜而形成图案化半导体层以及第二图案化导电层，且可以藉由使用另外的同一个掩膜而形成第一图案化透明导电层以及第三图案化导电层。因此，阵列基板的制程可以较为简单，且制造成本可以降低。另外，也可以提升扇出区单位面积的扇出线数目而缩减扇出区的面积。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1A至图1N为本发明第一实施例的阵列基板的制造方法的部分剖面示意图。
图2A至图2C为本发明第二实施例的阵列基板的部分制造方法的部分剖面示意图。
图2D为本发明一实施例的阵列基板的部分剖面示意图。
图2E为本发明另一实施例的阵列基板的部分剖面示意图。
图2F为本发明又一实施例的阵列基板的部分剖面示意图。
图2G为本发明再一实施例的阵列基板的部分剖面示意图。
图2H为本发明又另一实施例的阵列基板的部分剖面示意图。
图3为本发明第三实施例的阵列基板的元件区的部分剖面示意图。
其中，附图标记：
100、200、300：阵列基板
110：基板
110a：元件区
110b：扇出区
110c：方向
M1：第一掩膜
120：第一图案化导电层
130：栅极绝缘层
M2：第二掩膜
M2a：第一区
M2b：第二区
140：半导体材料层
141：图案化半导体层
150、151：第二导电材料层
152：第一预备蚀刻区
153：第一预备保留区
154：第二图案化导电层
10：第一图案化光阻层
10a：底部
11：第一区块
11a：厚度
12、13：第二区块
12a、13a：厚度
13b：底部
160：第一绝缘层
M3：第三掩膜
M3a：第三区
M3b：第四区
170：第一透明导电材料层
171：第一图案化透明导电层
172：共用电极
180、181：第三导电材料层
182：第二预备蚀刻区
183：第二预备保留区
184：第三图案化导电层
20：第二图案化光阻层
21：第三区块
21a：厚度
22、23：第四区块
22a、23a：厚度
23b：底部
F1：第一扇出线
P1：间距
F2：第二扇出线
P2：间距
G1：第一栅极
G2：第二栅极
CH：通道
S：源极
D：漏极
T1、T2：主动元件
M4：第四掩膜
210：第二绝缘层
H1、H2、H3、H4、H5：接触窗
M5：第五掩膜
220：第二图案化透明导电层
221：像素电极
222、223、224、225、226：桥接电极
具体实施方式
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。如本领域技术人员将认识到的，可以以各种不同的方式修改所描述的实施例，而不脱离本发明的精神或范围。
在附图中，为了清楚起见，放大了各元件等的厚度。在整个说明书中，相同的附图标记表示相同的元件。应当理解，当诸如层、膜、区域或基板的元件被称为在“另一元件上”、或“连接到另一元件”、“重叠于另一元件”时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电连接。
应当理解，尽管术语“第一”、“第二”、“第三”等在本文中可以用于描述各种元件、部件、区域、层及/或部分，但是这些元件、部件、区域、及/或部分不应受这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开。因此，下面讨论的“第一元件”、“部件”、“区域”、“层”、或“部分”可以被称为第二元件、部件、区域、层或部分而不脱离本文的教导。
这里使用的术语仅仅是为了描述特定实施例的目的，而不是限制性的。如本文所使用的，除非内容清楚地指示，否则单数形式“一”、“一个”和“该”旨在包括复数形式，包括“至少一个”。“或”表示“及/或”。如本文所使用的，术语“及/或”包括一个或多个相关所列项目的任何和所有组合。还应当理解，当在本说明书中使用时，术语“包括”及/或“包括”指定所述特征、区域、整体、步骤、操作、元件的存在及/或部件，但不排除一个或多个其它特征、区域整体、步骤、操作、元件、部件及/或其组合的存在或添加。
此外，诸如“下”或“底部”和“上”或“顶部”的相对术语可在本文中用于描述一个元件与另一元件的关系，如图所示。应当理解，相对术语旨在包括除了图中所示的方位之外的装置的不同方位。例如，如果一个附图中的装置翻转，则被描述为在其他元件的“下”侧的元件将被定向在其他元件的“上”侧。因此，示例性术语“下”可以包括“下”和“上”的取向，取决于附图的特定取向。类似地，如果一个附图中的装置翻转，则被描述为在其它元件“下方”或“下方”的元件将被定向为在其它元件“上方”。因此，示例性术语“下面”或“下面”可以包括上方和下方的取向。
本文使用的“约”、“实质上”、“基本上”、或“近似”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
本文参考作为理想化实施例的示意图的截面图来描述示例性实施例。因此，可以预期到作为例如制造技术及/或公差的结果的图示的形状变化。因此，本文所述的实施例不应被解释为限于如本文所示的区域的特定形状，而是包括例如由制造导致的形状偏差。例如，示出或描述为平坦的区域通常可以具有粗糙及/或非线性特征。此外，所示的锐角可以是圆的。因此，图中所示的区域本质上是示意性的，并且它们的形状不是旨在示出区域的精确形状，并且不是旨在限制权利要求的范围。
图1A至图1N为本发明第一实施例的阵列基板的制造方法的部分剖面示意图。
请参照图1A，提供一基板110。基板110例如可以为聚合物基板、塑胶基板或其他适宜的可挠性基板，但本发明并不限于此。在其他实施方式中，基板110例如可以为玻璃基板、石英基板、硅基板或其他适宜的刚性基板。基板110具有元件区110a以及位于元件区110a外的扇出区110b。在一些实施例中，基板110可选择性地包括矩形的元件区110a以及连接于元件区110a的颈状扇出区110b。然而，本发明不限于此，在其他实施例中，基板110的外型可依实际需求做不同设计。
请继续参照图1A，藉由第一掩膜M1形成第一图案化导电层120于基板110上。举例来说，可先利用物理气相沉积法或金属化学气相沉积法于基板110上全面性地形成第一导电材料层(未绘示)。接着，于第一导电材料层上形成光阻材料层(未绘示)。然后，利用第一掩膜M1对光阻材料层(未绘示)进行微影制程，以形成图案化光阻层(未绘示)。之后，以图案化光阻层为罩幕，对第一导电材料层进行蚀刻制程，以形成第一图案化导电层120。
在其他可行的实施例中，也可以藉由第一掩膜M1以微影制程而于基板110上形成图案化光阻层(未绘示)。接着，利用物理气相沉积法或金属化学气相沉积法于基板110上全面性地形成第一导电材料层(未绘示)，其中第一导电材料层覆盖于图案化光阻层上以及未被图案化光阻层所覆盖的部分基板110上。然后，移除图案化光阻层以及覆盖于图案化光阻层上的部分第一导电材料层，以形成第一图案化导电层120。
在本实施例中，基于导电性的考量，第一图案化导电层120一般是使用金属材料，然本发明不限于此。
值得注意的是，在本发明中，“全面性地形成”可以是在不具有图案化的步骤下，将后形成的膜层藉由沉积、镀覆或其他类似的方式，覆盖于基板110及/或先形成的膜层上。当然，在一般的半导体制程中，后形成的膜层是有可能进一步地部分覆盖于基板110及/或先形成的膜层的边缘，或是，因沉积或镀覆的机台既有的部件(如：用于减少侧镀的遮罩框(shadow frame)或用于固定基板110的固定件(fixed parts))可能造成部分的未覆盖区域，上述的情况皆可被包含于本发明“全面性地形成”的定义中。
请参照图1B，于形成第一图案化导电层120之后，形成栅极绝缘层130于第一图案化导电层120上。栅极绝缘层130可以全面性地形成于基板110上，以覆盖第一图案化导电层120以及未被第一图案化导电层120所覆盖的基板110。栅极绝缘层130的形成方法例如是利用物理气相沉积法、化学气相沉积法、涂布法或其他适宜的方式所形成。
在本实施例中，栅极绝缘层130的材料可为无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层)、有机材料(例如：聚酰亚胺系树脂、环氧系树脂或压克力系树脂)或上述的组合，但本发明不以此为限。栅极绝缘层130可为单层结构，但本发明并不限于此。在其他实施例中，栅极绝缘层130也可为多层结构。
请继续参照图1B，于形成栅极绝缘层130之后，形成半导体材料层140于栅极绝缘层130上。半导体材料层140例如是利用化学气相沉积法全面性地形成于基板110上，以覆盖栅极绝缘层130。
在本实施例中，半导体材料层140的材料可为非晶硅，但本发明不以此为限。在其他实施例中，半导体材料层140的材料亦可为多晶硅、微晶硅、单晶硅、纳米晶硅或其他具有不同晶格排列的半导体材料或金属氧化物半导体材料。
在其他未绘示的实施例中，可以依据设计上的需求，于形成半导体材料层140之后，藉由再一次的化学气相沉积法、高温扩散掺杂(diffusion)或离子布植掺杂(IonImplantation)，于半导体材料层140上全面性地形成一重掺杂(heavily-doped)半导体材料层。但本发明并不以此为限。
请再继续参照图1B，于形成半导体材料层140之后，形成第二导电材料层150于半导体材料层140上。第二导电材料层150例如是利用物理气相沉积法或金属化学气相沉积法全面性地形成于基板110上，以覆盖半导体材料层140。
在本实施例中，基于导电性的考量，第二导电材料层150一般是使用金属材料，然本发明不限于此。
请参照图1C，于形成第二导电材料层150之后，藉由第二掩膜M2形成第一图案化光阻层10于第二导电材料层150上。举例来说，可以于第二导电材料层150上形成光阻材料层(未绘示)。然后，利用第二掩膜M2对光阻材料层(未绘示)进行微影制程，以形成第一图案化光阻层10。
在本实施例中，第二掩膜M2为半调掩膜(half-tone mask)。第二掩膜M2具有至少一个第一区M2a以及多个第二区M2b，且第一区M2a的透光率可以高于第二区M2b的透光率。第一区M2a至少对应于部分的元件区110a，且多个第二区M2b对应于部分的元件区110a及部分的扇出区110b。第一图案化光阻层10包括至少一个第一区块11以及多个第二区块12，且第一区块11的厚度11a小于第二区块12的厚度12a，各个第一区块11的厚度11a例如为各个第二区块12的厚度12a的10％～50％。第一区块11至少对应于部分的元件区110a，且多个第二区块12对应于部分的元件区110a及部分的扇出区110b。
在本实施例中，第一图案化光阻层10的材质例如为正光阻，但本发明不以此为限。在其他实施例中，第一图案化光阻层10的材质可以为负光阻。而若第一图案化光阻层10的材质为负光阻，则前述的第二掩膜M2的图案可以依据设计而对应地作出调整。
请同时参照图1C及图1D，以第一图案化光阻层10作为罩幕，以移除未被第一图案化光阻层10所覆盖的部分第二导电材料层150。于图1D所绘示的结构中，剩余的第二导电材料层151包括至少一第一预备蚀刻区152以及多个第一预备保留区153。第一预备蚀刻区152基本上对应于第一区块11，且多个第一预备保留区153基本上对应于第二区块12。
在本实施例中，例如可以藉由湿蚀刻制程，以至少移除未被第一图案化光阻层10所覆盖的部分第二导电材料层150。在本实施例中，于进行完移除部分第二导电材料层150(绘示于图1C)的湿蚀刻制程，以形成第二导电材料层151(绘示于图1D)之后，第一图案化光阻层10的底部10a的边缘可能不与剩余的第二导电材料层151相接触，但本发明不限于此。
请同时参照图1D及图1E，于移除未被第一图案化光阻层10所覆盖的部分第二导电材料层150(绘示于图1C)，以形成第二导电材料层151之后，移除第一区块11。于移除第一区块11之后，可以实质上暴露出第一预备蚀刻区152。举例而言，可以藉由灰化制程移除第一区块11时也移除各个第二区块12的一部分，而形成多个位于第一预备保留区153上的剩余第二区块13。剩余的第二区块13的厚度13a例如是原第二区块12的厚度12a的20％～50％。在本实施例中，于进行完用于移除第一区块11的灰化制程之后，剩余的第二区块13的底部13b的边缘可以与第一预备保留区153相接触，但本发明不限于此。
请同时参照图1D及图1E，于移除未被第一图案化光阻层10所覆盖的部分第二导电材料层150(绘示于图1C)，以形成第二导电材料层151之后，至少藉由剩余的第二导电材料层150作为罩幕，以移除部分的半导体材料层140，以基本上形成图案化半导体层141。移除部分的半导体材料层140的方式例如为蚀刻制程，但本发明不限于此。
在本实施例中，可以是先移除第一区块11，而后移除部分的半导体材料层140，但本发明不限于此。在其他可行的实施例中，可以是移除部分的半导体材料层140，而后移除第一区块11。
在其他未绘示的实施例中，若半导体材料层140与第二导电材料层150之间具有其他的膜层(如：重掺杂半导体材料层)，也可以藉由类似于移除部分的半导体材料层140的方式，或是藉由类似于移除部分的第二导电材料层150的方式，将前述的膜层图案化。
请同时参照图1E及图1F，于移除第一区块11(绘示于图1D)，且形成图案化半导体层141之后，以第二区块13作为罩幕，以移除未被第二区块13所覆盖的第一预备蚀刻区152。
在本实施例中，例如可以藉由湿蚀刻制程，以至少移除未被第二区块13所覆盖的第一预备蚀刻区152，以基本上形成第二图案化导电层153。在本实施例中，于进行完用于移除第一预备蚀刻区152的湿蚀刻制程之后，第二区块13的底部13b的边缘可能不与第二图案化导电层153相接触，但本发明不限于此。
请同时参照图1F及图1G，于形成第二图案化导电层153之后，移除第二图案化导电层153上的第二区块12。移除第二区块12的方式例如可以藉由灰化制程，但本发明不限于此。
如图1G所示，例如藉由上述的步骤后，大致上可以形成图案化半导体层141及第二图案化导电层154。图案化半导体层141及第二图案化导电层154位于栅极绝缘层130上，且第二图案化导电层154覆盖于图案化半导体层141上。
在本实施方式中，图案化半导体层141以及第二图案化导电层154透过利用同一个掩膜(即，第二掩膜M2)而形成。因此，第二图案化导电层154垂直投影于基板110上的投影范围基本上位于图案化半导体层141垂直投影于基板110上的投影范围内。并且，由于半导体材料层140至少需藉由一次的蚀刻制程以形成图案化半导体层141，且第二导电材料层150至少需藉由两次的蚀刻制程以形成第二图案化导电层154。因此，第二图案化导电层154垂直投影于基板110上的投影面积基本上小于图案化半导体层141垂直投影于基板110上的投影面积。
基于上述，可以藉由使用同一个掩膜(即，第二掩膜M2)而形成图案化半导体层141以及第二图案化导电层154，与现有的制程相比可减少一道掩膜的使用，藉此可降低阵列基板100(绘示于图1N)的制造成本。
如图1H所示，于形成图案化半导体层141及第二图案化导电层154之后，例如可以藉由物理气相沉积法、化学气相沉积法、涂布法或其他适宜的方式，以于图案化半导体层141及第二图案化导电层154上，全面性地形成第一绝缘层160。
在本实施例中，第一绝缘层160的材料可为无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层)、有机材料(例如：聚酰亚胺系树脂、环氧系树脂或压克力系树脂)或上述的组合，但本发明不以此为限。第一绝缘层160可为单层结构，但本发明并不限于此。在其他实施例中，第一绝缘层160也可为多层结构。
请继续参照图1H，于形成第一绝缘层160之后，例如可以藉由溅镀法，以于第一绝缘层160上全面性地形成第一透明导电材料层170。
在本实施例中，第一透明导电材料层170的材质可以包括金属氧化物导电材料(例如：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物)、其他适宜的透明导电材料、或者是上述至少二者的堆叠层，但本发明不限于此。
请再继续参照图1H，于形成第一透明导电材料层170后，例如可以藉由物理气相沉积法或金属化学气相沉积法，以于第一透明导电材料层170上全面性地形成第三导电材料层180。
在本实施例中，基于导电性的考量，第三导电材料层180一般是使用金属材料，然本发明不限于此
请参照图1I，于形成第三导电材料层180之后，藉由第三掩膜M3形成第二图案化光阻层20于第三导电材料层180上。举例来说，可以于第三导电材料层180上形成光阻材料层(未绘示)。然后，利用第三掩膜M3对光阻材料层(未绘示)进行微影制程，以形成第二图案化光阻层20。
在本实施例中，第三掩膜M3为半调掩膜(half-tone mask)。第三掩膜M3具有至少一个第三区M3a以及多个第四区M3b，且第三区M3a的透光率可以高于第四区M3b的透光率。第三区M3a至少对应于部分的元件区110a，且多个第二区M2b至少对应于部分的扇出区110b。第二图案化光阻层20包括至少一个第三区块21以及多个第四区块22，且第三区块21的厚度21a小于第四区块22的厚度22a，各个第三区块21的厚度21a例如为各个第四区块22的厚度22a的10％～50％。第三区块21至少对应于部分的元件区110a，且多个第四区块22至少对应于部分的扇出区110b。
在本实施例中，第二图案化光阻层20的材质例如为正光阻，但本发明不以此为限。在其他实施例中，第二图案化光阻层20的材质可以为负光阻。而若第二图案化光阻层20的材质为负光阻，则前述的第三掩膜M3的图案可以依据设计而对应地调整。
请同时参照图1I及图1J，以第二图案化光阻层20作为罩幕，以移除未被第二图案化光阻层20所覆盖的部分第三导电材料层180。于图1J所绘示的结构中，剩余的第三导电材料层181包括至少一第二预备蚀刻区182以及多个第二预备保留区183。第二预备蚀刻区182基本上对应于第三区块21，且多个第二预备保留区183基本上对应于第四区块22。
在本实施例中，例如可以藉由湿蚀刻制程，以至少移除未被第二图案化光阻层20所覆盖的部分第三导电材料层180。在本实施例中，于进行完用于移除部分第三导电材料层180(绘示于图1I)的湿蚀刻制程，以形成第三导电材料层181(绘示于图1J)之后，第二图案化光阻层20的底部20a的边缘可能不与剩余的第三导电材料层181相接触，但本发明不限于此。
请同时参照图1J及图1K，于移除未被第二图案化光阻层20所覆盖的部分第三导电材料层180(绘示于图1I)，以形成第三导电材料层181之后，可以藉由剩余的第三导电材料层181及/或第二图案化光阻层20作为罩幕，以移除部分的第一透明导电材料层170，以基本上形成第一图案化透明导电层171。移除部分的第一透明导电材料层170的方式例如为蚀刻制程，但本发明不限于此。
请同时参照图1K及图1L，于移除未被剩余的第二导电材料层150所覆盖的部分第一透明导电材料层170之后，移除第三区块21。于移除第三区块21之后，可以实质上暴露出第二预备蚀刻区182。举例而言，可以藉由灰化制程移除第三区块21时也移除各个第四区块22的一部分，而形成剩余的第四区块23位于第二预备保留区183上。剩余的第四区块23的厚度23a例如是原第四区块22的厚度22a的20％～50％。在本实施例中，于进行完用于移除第三区块21的灰化制程之后，且剩余的第四区块23的底部23b可以完全与第二预备保留区183相接触，但本发明不限于此。
请同时参照图1L及图1M，于移除第三区块21及部分的第一透明导电材料层170之后，以第四区块23作为罩幕，以移除未被第四区块23所覆盖的第二预备蚀刻区182。
在本实施例中，例如可以藉由湿蚀刻制程，以移除未被第四区块22所覆盖的第二预备蚀刻区182，以基本上形成第三图案化导电层184。在本实施例中，于进行完用于移除第二预备蚀刻区182的湿蚀刻制程之后，第四区块23的底部23b的边缘可能不与第三图案化导电层184相接触，但本发明不限于此。
请同时参照图1M及图1N，于形成第三图案化导电层184之后，移除第三图案化导电层184上的第四区块22。移除第二区块12的方式例如可以藉由灰化制程，但本发明不限于此。
如图1N所示，例如藉由上述的步骤后，大致上可以形成第一图案化透明导电层171及第三图案化导电层184。第一图案化透明导电层171及第三图案化导电层184位于第一绝缘层160上，且第三图案化导电层184覆盖于第一图案化透明导电层171上。
由此可知，在本实施方式中，第一图案化透明导电层171以及第三图案化导电层184透过利用同一个掩膜(即，第三掩膜M3)而形成。因此，第三图案化导电层184垂直投影于基板110上的投影范围基本上位于第一图案化透明导电层171垂直投影于基板110上的投影范围内。并且，由于第一透明导电材料层170至少需藉由一次的蚀刻制程以形成第一图案化透明导电层171，且第三导电材料层180至少需藉由两次的蚀刻制程以形成第三图案化导电层184。因此，第三图案化导电层184垂直投影于基板110上的投影面积基本上小于第一图案化透明导电层171垂直投影于基板110上的投影面积。
基于上述，可以藉由使用另外的同一个掩膜(即，第三掩膜M3)而形成第一图案化透明导电层171以及第三图案化导电层184，与现有的制程相比可减少一道掩膜的使用，藉此可降低阵列基板100的制造成本。
经过上述制程后即可大致上完成本实施例的阵列基板100的制作。
在本实施例中，阵列基板100至少包括基板110、第一图案化导电层120、栅极绝缘层130、图案化半导体层141、第二图案化导电层154、第一绝缘层160、第一图案化透明导电层171以及第三图案化导电层184。基板110包括元件区110a及扇出区110b。第一图案化导电层120位于基板110上。栅极绝缘层130位于第一图案化导电层120上。图案化半导体层141位于栅极绝缘层130上。第二图案化导电层154位于图案化半导体层141上。第二图案化导电层154垂直投影于基板110上的投影范围位于图案化半导体层141垂直投影于基板110上的投影范围内。第一绝缘层160位于图案化半导体层141及第二图案化导电层154上。第一图案化透明导电层171位于第一绝缘层160上。第三图案化导电层184位于图案化半导体层141上，且第三图案化导电层184至少位于扇出区110b。第三图案化导电层184垂直投影于基板110上的投影范围位于第一图案化透明导电层171垂直投影于基板110上的投影范围内。
在本实施例中，位于扇出区110b的部分第一图案化导电层120构成多个第一扇出线F1，位于扇出区110b的部分图案化半导体层141及部分第二图案化导电层154构成多个第二扇出线F2。并且，相邻的两个第一扇出线F1之间的间距P1小于相邻的两个第二扇出线F2之间的间距P2。
在本实施例中，位于扇出区110b的部分第一图案化导电层120构成多个第一扇出线F1，位于扇出区110b的部分第一图案化透明导电层171与位于扇出区110b的部分第三图案化导电层184构成多个第三扇出线F3。并且，相邻的两个第一扇出线F1之间的间距P1基本上小于相邻的两个第三扇出线F3之间的间距P3。
在本实施例中，位于元件区110a的部分第一图案化导电层120可以构成至少一第一栅极G1，位于元件区110a的部分图案化半导体层141可以构成至少一通道CH，位于元件区110a的部分第二图案化导电层154可以构成至少一源极S以及至少一漏极D，且第一栅极G1、通道CH、源极S以及漏极D可以构成主动元件T1。
从另一个角度来看，在本实施例中，阵列基板100包括基板110、至少一主动元件T1、多个第一扇出线F1、多个第二扇出线F2以及多个第三扇出线F3。基板110包括元件区110a及扇出区110b。主动元件T1配置于基板110的元件区110a上。主动元件T1包括第一栅极G1、通道CH、源极S以及漏极D。第一扇出线F1、第二扇出线F2以及第三扇出线F3配置于基板110的扇出区110b上，其中于垂直于基板110的方向110c上，第二扇出线F2位于第一扇出线F1与第三扇出线F3之间。第二扇出线F2至少由图案化半导体层141及位于一图案化半导体层141上的第二图案化导电层154所构成。第三扇出线F3由第一图案化透明导电层171及位于第一图案化透明导电层171上的第三图案化导电层184所构成。
换句话说，图案化半导体层141与构成与主动元件T1的通道CH可以为相同的膜层，且第二扇出线F2的第二图案化导电层154与主动元件T1的源极S及漏极D可以为相同的膜层。构成第一扇出线F1的第一图案化导电层120与主动元件T1的第一栅极G1可以为相同的膜层。
另外，第三扇出线F3是由第一图案化透明导电层171及位于第一图案化透明导电层171上的第三图案化导电层184所构成。因此，第三扇出线F3的导电性可以提升。
除此之外，由于第一扇出线F1、第二扇出线F2以及第三扇出线F3可以在垂直于基板110的方向110c上堆叠。因此，第一扇出线F1、第二扇出线F2以及第三扇出线F3在垂直于基板110的方向110c上可以依据设计上的需求而重叠、部分重叠或不重叠。也因此，也可以藉由位于扇出区110b的第一扇出线F1、第二扇出线F2以及第三扇出线F3来提升扇出区110b中的空间布线利用率。
在本实施例中，对于阵列基板100的运用方式并不加以限制。并且，在上述的实施例中，位于阵列基板100的元件区110a内的元件是以主动元件为例。在其他可行的实施例中，阵列基板100的元件区110a内的元件也可以有不同的类型，例如：信号线(如：扫描线、数据线)、电源线、被动元件、触控元件及/或其他适宜元件。
图2A至图2C为本发明第二实施例的阵列基板的制造方法的部分剖面示意图。在本实施例中，阵列基板200的制造方法与阵列基板100的制造方法相似，其类似的构件以相同的标号表示，且具有类似的功能、材质或形成方式，并省略描述。具体而言，图2A至图2C绘示接续图1N的步骤的阵列基板200的部分制造方法的部分剖面示意图。
接续图1N，请参照图2A，在本实施例中，在形成第一图案化透明导电层171及第三图案化导电层184之后，于基板110上全面性地形成第二绝缘层210。第二绝缘层210可以覆盖第三图案化导电层184、未被第三图案化导电层184所覆盖的第一图案化透明导电层171及/或未被第一图案化透明导电层171所覆盖的第一绝缘层160。
在本实施例中，第二绝缘层210的材料可为无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层)、有机材料(例如：聚酰亚胺系树脂、环氧系树脂或压克力系树脂)或上述的组合，但本发明不以此为限。第二绝缘层210可为单层结构，但本发明并不限于此。在其他实施例中，第二绝缘层210也可为多层结构。
请参照图2B，于形成第二绝缘层210之后，可以藉由第四掩膜M4于元件区110a的部分第二图案化导电层154上形成贯穿第一绝缘层160及第二绝缘层210的至少一接触窗H2。换句话说，接触窗H2的位置不重叠于第三图案化导电层184及第一图案化透明导电层171。
举例而言，可以于第二绝缘层210上形成光阻材料层(未绘示)。然后，藉由第四掩膜M4对光阻材料层(未绘示)进行微影制程，以形成图案化光阻层(未绘示)。之后，以图案化光阻层为罩幕，对第二绝缘层210以及第一绝缘层160进行蚀刻制程，以形成接触窗H2。
请参照图2C，于形成接触窗H2之后，可以藉由第五掩膜M5形成第二图案化透明导电层220，且部分的第二图案化透明导电层220填入接触窗H2，以使部分的第二图案化透明导电层220电性连接至部分的第二图案化导电层154。
举例而言，例如可以藉由溅镀法，以于第二绝缘层210上全面性地形成第二透明导电材料层(未绘示)，且第二透明导电材料层至少填入接触窗H2，以与部分的第二图案化导电层154电性连接。第二透明导电材料层的材质可以包括金属氧化物导电材料(例如：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物)、其他适宜的透明导电材料、或者是上述至少二者的堆叠层。然后，可以于第二透明导电材料层上形成光阻材料层(未绘示)。再来，藉由第五掩膜M5对光阻材料层(未绘示)进行微影制程，以形成图案化光阻层(未绘示)。之后，以图案化光阻层为罩幕，对第二透明导电材料层进行蚀刻制程，以形成第二图案化透明导电层220。
经过上述制程后即可大致上完成本实施例的阵列基板200的制作。本实施例的阵列基板200与第一实施例的阵列基板100类似，差别在于：本实施例的阵列基板200更包括第二绝缘层210以及第二图案化透明导电层220，且部分的第二图案化透明导电层220电性连接至部分的第二图案化导电层154。
以将阵列基板200运用在显示装置为例，位于元件区110a的第二图案化透明导电层220例如包括至少一个像素电极221，而位于元件区110a的第一图案化透明导电层171例如包括至少一个共用电极172。像素电极221可以藉由接触窗H2与漏极D电性连接。在一些实施例中，各个像素电极221可以具有多条狭缝(未绘示)，但本发明不限于此。
在一实施例中，第二图案化透明导电层220例如包括至少一个桥接电极222。举例而言，如图2D所示，桥接电极222可以藉由接触窗H1电性连接至对应的第三图案化导电层184及第一图案化透明导电层171，且桥接电极222可以藉由接触窗H3电性连接至对应的第一图案化导电层120。接触窗H1与接触窗H3的形成方式可以类似于前述的接触窗H2，故于此不加以赘述。
在另一实施例中，第二图案化透明导电层220例如包括至少一个桥接电极223。举例而言，如图2E所示，桥接电极223可以藉由接触窗H1电性连接至对应的第三图案化导电层184及第一图案化透明导电层171，且桥接电极223可以藉由接触窗H2电性连接至对应的第二图案化导电层154。
在又一实施例中，第二图案化透明导电层220例如包括至少一个桥接电极224。举例而言，如图2F所示，桥接电极223可以藉由接触窗H2电性连接至对应的第二图案化导电层154，且桥接电极222可以藉由接触窗H3电性连接至对应的第一图案化导电层120。
在再一实施例中，第二图案化透明导电层220例如包括至少一个桥接电极225。举例而言，如图2G所示，桥接电极225可以藉由接触窗H4直接接触对应的第三图案化导电层184及第一图案化透明导电层171。
在又另一实施例中，第二图案化透明导电层220例如包括至少一个桥接电极226。举例而言，如图2H所示，桥接电极226可以藉由接触窗H5直接接触对应的第一图案化透明导电层171，且不接触第三图案化导电层184。
在一些未绘示的实施例中，可以藉由桥接电极222、桥接电极223、桥接电极224、桥接电极225及/或桥接电极226以使位于元件区110a内的元件(如：主动元件T1)彼此电性连接，或是，使元件区110a内的元件(如：主动元件T1)电性连接至位于扇出区110b的扇出线(如：第一扇出线F1、第二扇出线F2及/或第三扇出线F3)。
图3为本发明第三实施例的阵列基板300的元件区110a的部分剖面示意图。本实施例的阵列基板300与第一实施例的阵列基板100类似，差别在于：部分的第三图案化导电层184更位于元件区110a。
在本实施例中，位于元件区110a的部分第三图案化导电层184与被前述的部分第三图案化导电层184所堆叠的部分第一图案化透明导电层171可以构成至少一第二栅极G2。第一栅极G1、第二栅极G2、通道CH、源极S以及漏极D可以构成具有双栅极(dual gate)的主动元件T2。
综上所述，本发明可以藉由使用同一个掩膜而形成图案化半导体层以及第二图案化导电层，且可以藉由使用另外的同一个掩膜而形成第一图案化透明导电层以及第三图案化导电层。因此，阵列基板的制程可以较为简单，且制造成本可以降低。另外，也可以提升扇出区单位面积的扇出线数目而缩减扇出区的面积。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。
Claims (18)
1.一种阵列基板的制造方法，其特征在于，包括：
藉由一第一掩膜形成一第一图案化导电层于一基板上，其中该基板包括一元件区及一扇出区；
形成一栅极绝缘层于该第一图案化导电层上；
藉由一第二掩膜形成一图案化半导体层及一第二图案化导电层于该栅极绝缘层上，其中该第二图案化导电层覆盖于该图案化半导体层上；
形成一第一绝缘层于该图案化半导体层及该第二图案化导电层上；以及
藉由一第三掩膜形成一第一图案化透明导电层及一第三图案化导电层于该第一绝缘层上，其中该第三图案化导电层覆盖于该第一图案化透明导电层上，且该第三图案化导电层至少位于该扇出区。
2.如权利要求1所述的阵列基板的制造方法，其特征在于，藉由该第二掩膜形成该图案化半导体层及该第二图案化导电层的步骤包括：
形成一半导体材料层于该栅极绝缘层上；
形成一第二导电材料层于该半导体材料层上；
藉由该第二掩膜形成一第一图案化光阻层于该第二导电材料层上，其中该第一图案化光阻层包括一第一区块以及一第二区块，该第一区块的厚度大于该第二区块的厚度，且该第二导电材料层包括对应于该第二区块的一第一预备蚀刻区；
移除未被该第一图案化光阻层覆盖的部分该半导体材料层及部分该第二导电材料层；
移除该第二区块及减薄该第一区块的厚度；以及
于移除该第二区块之后，移除该第一预备蚀刻区，以构成该图案化半导体层及该第二图案化导电层。
3.如权利要求2所述的阵列基板的制造方法，其特征在于，该第一区块位于该元件区及该扇出区，且该第二区块至少位于该元件区。
4.如权利要求1所述的阵列基板的制造方法，其特征在于，藉由一第三掩膜形成该第一图案化透明导电层及一第三图案化导电层的步骤包括：
形成一第一透明导电材料层于该第一绝缘层上；
形成一第三导电材料层于该第一透明导电材料层上；
藉由该第三掩膜形成一第二图案化光阻层于该第三导电材料层上，其中该第二图案化光阻层包括一第三区块以及一第四区块，该第三区块的厚度大于该第四区块的厚度，且该第三导电材料层包括对应于该第四区块的一第二预备蚀刻区；
移除未被该第二图案化光阻层覆盖的部分该第三导电材料层及部分该第一透明导电材料层；
移除该第四区块及减薄该第三区块的厚度；以及
于移除该第四区块之后，移除该第二预备蚀刻区，以构成该第一图案化透明导电层及该第三图案化导电层。
5.如权利要求4所述的阵列基板的制造方法，其特征在于，该第三区块至少位于该扇出区，且该第四区块至少位于该元件区。
6.如权利要求1所述的阵列基板的制造方法，其特征在于，位于该扇出区的该第二图案化导电层垂直投影于该基板上的投影范围位于该图案化半导体层垂直投影于该基板上的投影范围内。
7.如权利要求1所述的阵列基板的制造方法，其特征在于，位于该扇出区的该第三图案化导电层垂直投影于该基板上的投影范围位于该第一图案化透明导电层垂直投影于该基板上的投影范围内。
8.如权利要求1所述的阵列基板的制造方法，其特征在于，该第三图案化导电层更位于该元件区。
9.如权利要求1所述的阵列基板的制造方法，其特征在于，更包括：
形成一第二绝缘层于该第一图案化透明导电层及该第三图案化导电层上；
藉由一第四掩膜于该元件区的部分该第二图案化导电层上形成贯穿该第一绝缘层及该第二绝缘层的至少一接触窗；以及
藉由一第五掩膜形成一第二图案化透明导电层，且部分的该第二图案化透明导电层填入该至少一接触窗以电性连接至部分该第二图案化导电层。
10.如权利要求1所述的阵列基板的制造方法，其特征在于，更包括：
形成一第二绝缘层于该第一图案化透明导电层及该第三图案化导电层上；
藉由一第四掩膜于该元件区的部分该第二图案化导电层上形成贯穿该第二绝缘层的至少一接触窗；以及
藉由一第五掩膜形成一第二图案化透明导电层，且部分的该第二图案化透明导电层填入该至少一接触窗，其中
填入该至少一接触窗的部分的该第二图案化透明导电层直接接触部分的该第一图案化透明导电层及部分的该第三图案化导电层；或
填入该至少一接触窗的部分的该第二图案化透明导电层直接接触部分的该第一图案化透明导电层且不直接接触该第三图案化导电层。
11.一种阵列基板，其特征在于，包括：
一基板，包括一元件区及一扇出区；
至少一主动元件，配置于该基板的该元件区上，且该至少一主动元件包括至少一第一栅极、至少一通道、至少一源极以及至少一漏极；
多个第一扇出线，配置于该基板的该扇出区上，每一该第一扇出线至少包括一第一图案化导电层；
多个第二扇出线，配置于该基板的该扇出区上，其中每一该第二扇出线至少包括一图案化半导体层及位于该图案化半导体层上的一第二图案化导电层；以及
多个第三扇出线，配置于该基板的该扇出区上，其中于垂直于该基板的方向上，该些第二扇出线位于该些第一扇出线与该些第三扇出线之间，且每一该第三扇出线至少包括一第一图案化透明导电层及位于该第一图案化透明导电层上的一第三图案化导电层。
12.如权利要求11所述的阵列基板，其特征在于：
相邻的该些第一扇出线之间的间距小于相邻的该些第二扇出线之间的间距；且
相邻的该些第一扇出线之间的间距小于相邻的该些第三扇出线之间的间距。
13.如权利要求11所述的阵列基板，其特征在于，该第二图案化导电层垂直投影于该基板上的投影范围位于该图案化半导体层垂直投影于该基板上的投影范围内。
14.如权利要求11所述的阵列基板，其特征在于：
该第一图案化导体层与每一该些主动元件的该第一栅极为相同的膜层。
15.如权利要求11所述的阵列基板，其特征在于：
该图案化半导体层与每一该些主动元件的该通道为相同的膜层；且
该第二图案化导电层与每一该些主动元件的该源极及该漏极为相同的膜层。
16.如权利要求11所述的阵列基板，其特征在于，更包括一共通电极，配置于该基板的该元件区上，该第一图案化透明导电层与该共通电极为相同的膜层。
17.如权利要求11所述的阵列基板，其特征在于，该第三图案化导电层垂直投影于该基板上的投影范围位于该第一图案化透明导电层垂直投影于该基板上的投影范围内。
18.如权利要求11所述的阵列基板，其特征在于，该至少一主动元件更包括至少一第二栅极，且该至少一第二栅极与该第三图案化导电层为相同的膜层。
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