KR20180031978A - 박막 트랜지스터 어레이 기판 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 스토리지 커패시터의 면적을 감소시키면서도 그 용량을 증가시킬 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것으로서, 본 발명에 의한 박막 트랜지스터 어레이는, 박막 트랜지스터 및 스토리지 커패시터를 포함한다. 박막 트랜지스터는 소스 드레인 영역을 포함하는 활성층과, 상기 소스 드레인 영역을 노출하는 제 1 및 제 2 게이트 절연막을 포함하는 게이트 절연막과, 상기 게이트 절연막 상에 위치하는 게이트 전극 및 상기 소스 드레인 영역과 접속된 소스 전극 및 드레인 전극을 포함한다. 상기 박막 트랜지스터 상에는 패시베이션층이 형성되고, 소스 전극 및 드레인 전극은 제 1, 2 콘택홀을 통해 소스 영역 및 드레인 영역과 접속된다.
스토리지 커패시터는 도체화한 하부 전극과, 상기 하부 전극의 중심부를 노출하는 홈을 구비한 제 1 절연층 및 상기 홈을 덮도록 제 1 절연층 상에 위치하는 제 2 절연층을 포함하는 절연층과, 상기 절연층 상에 상기 하부 전극과 중첩되도록 위치하는 중간 전극과, 상기 중간 전극 상에 위치하는 패시베이션층과, 상기 홈의 일부를 노출하는 제 3 콘택홀을 통해 상기 하부 전극과 접속되며, 상기 패시베이션층 상에 위치하는 상부 전극을 포함한다.
상기 스토리지 커패시터는, 상기 하부 전극과 상기 중간 전극 사이에 제 1 스토리지 커패시터가 형성되고, 중간 전극과 상부 전극 사이에 제 2 스토리지 커패시터가 연결되며, 하부 전극과 상부 전극이 서로 연결된 병렬 구조를 갖는다.
스토리지 커패시터는 도체화한 하부 전극과, 상기 하부 전극의 중심부를 노출하는 홈을 구비한 제 1 절연층 및 상기 홈을 덮도록 제 1 절연층 상에 위치하는 제 2 절연층을 포함하는 절연층과, 상기 절연층 상에 상기 하부 전극과 중첩되도록 위치하는 중간 전극과, 상기 중간 전극 상에 위치하는 패시베이션층과, 상기 홈의 일부를 노출하는 제 3 콘택홀을 통해 상기 하부 전극과 접속되며, 상기 패시베이션층 상에 위치하는 상부 전극을 포함한다.
상기 스토리지 커패시터는, 상기 하부 전극과 상기 중간 전극 사이에 제 1 스토리지 커패시터가 형성되고, 중간 전극과 상부 전극 사이에 제 2 스토리지 커패시터가 연결되며, 하부 전극과 상부 전극이 서로 연결된 병렬 구조를 갖는다.
Description
본 발명은 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것으로서, 특히 스토리지 커패시터의 면적을 감소시키면서도 그 용량을 증가시킬 수 있는 박막 트랜지스터 어레이 기판 및 그 제조방법에 관한 것이다.
액정 표시 장치, 유기 발광 표시 장치 등의 액티브 매트릭스 표시 장치는 서브 화소 각각에 박막 트랜지스터를 포함하는 박막 트랜지스터 어레이와, 상기 박막 트랜지스터 어레이 상에 위치하는 액정층 또는 발광 소자를 포함한다. 또한 서브 화소 각각은 데이터 전압을 안정되게 유지하기 위한 스토리지 커패시터를 포함한다. 액정 표시장치에서 스토리지 커패시터는 데이터 전압인 화소 전극과 공통 전극 사이의 전압차에 해당하는 전압을 저장하며, 유기 발광 표시 장치에서 스토리지 커패시터는 구동 트랜지스터의 게이트-소스 간 전압 또는 게이트-드레인간 전압을 저장한다.
근래에는 표시 장치의 대형화, 대면적화로 인하여 고해상도의 표시 장치의 필요성이 증가하고 있다. 이와 같이 표시 장치의 해상도를 높이기 위해, 서브 화소의 면적이 축소되면 박막 트랜지스터 및 스토리지 커패시터의 면적 또한 축소된다. 그에 따라 각 서브 화소에 위치하는 스토리지 커패시터의 정전 용량이 감소한다. 스토리지 커패시터의 정전 용량이 감소하면 서브 화소의 전압 유지를 안정적으로 수행할 수 없게 된다.
이상 설명한 것과 같이, 종래의 표시 장치에 있어서는 서브 화소의 안정적인 전압 유지를 위해 상기 스토리지 커패시터의 면적을 감소시키는 데에는 제약이 발생하였다. 그에 따라 점차 표시 장치가 고해상도화될수록 서브 화소의 면적 또한 감소하나, 스토리지 커패시터의 면적은 더욱 줄일 수 없으므로, 표시 장치의 개구율이 크게 저하되는 문제가 발생하였다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로, 스토리지 커패시터의 면적을 감소시키면서도 그 용량을 증가시킬 수 있는 박막 트랜지스 어레이 기판 및 그 제조방법을 제공하는 것을 해결하고자 하는 과제로 한다.
상기 문제점을 해결하기 위하여, 본 발명에 의한 박막 트랜지스터 어레이 기판은 하부 기판의 박막 트랜지스터 영역에 위치하는 박막 트랜지스터와, 커패시터 영역에 위치하는 스토리지 커패시터를 포함한다.
박막 트랜지스터는 소스 드레인 영역을 포함하는 활성층과, 상기 소스 드레인 영역을 노출하는 제 1 및 제 2 게이트 절연막을 포함하는 게이트 절연막과, 상기 게이트 절연막 상에 위치하는 게이트 전극 및 상기 소스 드레인 영역과 접속된 소스 전극 및 드레인 전극을 포함한다. 상기 박막 트랜지스터 상에는 패시베이션층이 형성되고, 소스 전극 및 드레인 전극은 제 1, 2 콘택홀을 통해 소스 영역 및 드레인 영역과 접속된다.
스토리지 커패시터는 도체화한 하부 전극과, 상기 하부 전극의 중심부를 노출하는 홈을 구비한 제 1 절연층 및 상기 홈을 덮도록 제 1 절연층 상에 위치하는 제 2 절연층을 포함하는 절연층과, 상기 절연층 상에 상기 하부 전극과 중첩되도록 위치하는 중간 전극과, 상기 중간 전극 상에 위치하는 패시베이션층과, 상기 홈의 일부를 노출하는 제 3 콘택홀을 통해 상기 하부 전극과 접속되며, 상기 패시베이션층 상에 위치하는 상부 전극을 포함한다.
상기 스토리지 커패시터는, 상기 하부 전극과 상기 중간 전극 사이에 제 1 스토리지 커패시터가 형성되고, 중간 전극과 상부 전극 사이에 제 2 스토리지 커패시터가 연결되며, 하부 전극과 상부 전극이 서로 연결된 병렬 구조를 갖는다.
상기 하부 전극의 홈 상에 위치한 절연층의 두께는 상기 하부 전극의 주변부 상에 위치하는 절연층의 두께보다 얇게 형성한다.
중간 전극은 상기 제 3 콘택홀과 분리되도록 형성되며, 이를 위하여 상기 제 3 콘택홀의 주변부를 향하도록 돌출된 제 1 및 제 2 돌출부를 포함한다.
본 발명에 의한 박막 트랜지스터 어레이의 제조 방법은, 하부 기판의 박막 트랜지스터 영역 및 커패시터 영역 상에 각각 산화물 반도체층 및 제 1 절연막을 형성하는 단계와, 상기 제 절연막 일부를 식각하여 상기 스토리지 커패시터 영역에 홈을 형성하고, 상기 홈을 통해 산화물 반도체층을 도체화하여 하부 전극을 형성하는 단계와, 상기 하부 기판 전면에 제 2 절연막 및 금속층을 형성하는 단계와, 상기 제 1 , 2 절연막 및 금속층을 식각하여 제 1, 2 게이트 절연막 및 게이트 전극을 형성하고, 상기 스토리지 커패시터의 하부 전극 상에 제 1 , 2 절연층 및 중간 전극을 형성하는 단계와, 상기 산화물 반도체층을 도체화하여 소스 드레인 영역을 형성하는 단계와, 상기 하부 기판 전면에 패시베이션층을 형성하고, 상기 소스 드레인 영역 및 상기 홈 일부를 노출하는 제 1, 2, 3 콘택홀을 형성하는 단계와, 상기 제 1 내지 제 3 콘택홀을 통해 각각 소스 영역, 드레인 영역 및 상기 홈과 접속된 소스 전극, 드레인 전극 및 상부 전극을 형성하는 단계를 포함한다.
상기 하부 전극을 형성하는 단계는, 상기 하부 기판의 전면에 포토레지스트를 도포하는 단계와, 커패시터 영역의 상기 포토레지스트 일부를 제거하여 상기 커패시터 영역의 제 1 절연막을 노출시키는 단계와, 상기 노출된 제 1 절연막을 식각하여 상기 스토리지 커패시터 영역의 산화물 반도체층을 노출시키는 단계와, 상기 노출된 산화물 반도체층을 도체화하는 단계 및 상기 포토 레지스트를 제거하는 단계를 포함한다.
본 발명에 의한 스토리지 커패시터는, 기존의 스토리지 커패시터에 비해 더 작은 면적을 가지면서도 높은 정전 용량을 갖는 스토리지 커패시터를 구현할 수 있다. 이같이 스토리지 커패시터의 면적이 감소한 박막 트랜지스터 어레이 기판을 이용한 표시 장치는, 화소 각각의 면적에서의 스토리지 커패시터가 차지하는 면적을 감소시켜 화소 개구율이 증가하거나, 단위 면적당 더 많은 화소를 구현할 수 있으므로, 높은 해상도를 갖는 표시 장치를 구현할 수 있는 효과를 갖는다.
또한 본 발명에 의한 스토리지 커패시터의 제조방법을 이용하면, 하부 전극을 도체화하는 공정에서 포토레지스트가 제거되는 영역은 하부 전극의 중심부의 홈 뿐이어서, 이외 박막 트랜지스터 영역의 활성층이 함께 도체화될 가능성을 완전히 차단하는 효과를 갖는다.
도 1은 본 발명에 의한 박막 트랜지스터 어레이 기판을 설명하기 위한 단면도이다.
도 2는 본 발명에 의한 박막 트랜지스터 어레이 기판의 커패시터의 제 3 콘택홀의 위치 및 중간 전극의 형태를 설명하기 위한 개략도이다.
도 3은 본 발명에 의한 박막 트랜지스터 어레이 기판을 적용한 유기 발광 표시 장치를 설명하기 위한 단면도이다.
도 4a 내지 도 4f는 본 발명에 의한 박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치의 제조방법을 설명하기 위한 단면도이다.
도 2는 본 발명에 의한 박막 트랜지스터 어레이 기판의 커패시터의 제 3 콘택홀의 위치 및 중간 전극의 형태를 설명하기 위한 개략도이다.
도 3은 본 발명에 의한 박막 트랜지스터 어레이 기판을 적용한 유기 발광 표시 장치를 설명하기 위한 단면도이다.
도 4a 내지 도 4f는 본 발명에 의한 박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치의 제조방법을 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여, 본 발명의 바람직한 실시예들을 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것으로, 실제 제품의 부품 명칭과 상이할 수 있다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명에 개시된 사항에 한정되는 것은 아니다.
소자 또는 층이 다른 소자의 "위(on)" 또는 "상(on)" 으로 지칭되는 것은 다른 소자 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자 또는 층이 다른 소자에 "직접 접하는" 또는 "직접 위치하는" 으로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않는 것을 나타낸다.
도 1은 본 발명에 의한 박막 트랜지스터 어레이 기판을 설명하기 위한 단면도이다.
하부 기판(100)은 박막 트랜지스터 영역(A)과 커패시터 영역(B)을 포함한다.
하부 기판(100) 상에는 버퍼층(101)이 위치한다. 이 때 박막 트랜지스터 영역(A)의 하부 기판(100) 상에는 차광층(90)이 직접 위치할 수 있으며, 상기 차광층(90)을 덮도록 버퍼층(101)이 위치할 수 있다. 차광층(90)은 커패시터 영역(B)에는 형성되지 않는 것이 바람직하다. 차광층(90)는 박막 트랜지스터 영역(A)으로 외부의 광이 유입되는 것을 방지한다. 경우에 따라 차광층(90) 및 버퍼층(101)은 생략될 수 있다.
박막 트랜지스터 영역(A)의 버퍼층(101) 상에는 소스 영역(103a) 및 드레인 영역(103b)을 포함하는 활성층(102a), 상기 활성층(102a) 상에 위치하는 제 1 게이트 절연막(104a) 및 제 2 게이트 절연막(104b), 상기 제 2 게이트 절연막(104b)상에 위치하는 게이트 전극(105a), 상기 소스 영역(103a) 및 드레인 영역(103b)에 각각 접속된 소스 전극(106a) 및 드레인 전극(106b)을 포함하는 박막 트랜지스터(T)가 위치한다.
상기 활성층(102a) 및 상기 게이트 전극(105a)을 포함하는 하부 기판(100)의 전면에는 패시베이션층(110)이 위치한다. 패시베이션층(110)은 소스 영역(103a) 및 드레인 영역(103b)을 노출하는 제 1 콘택홀(108a) 및 제 2 콘택홀(108b)을 포함한다. 소스 전극(106a)은 제 1 콘택홀(108a)을 통해 소스 영역(103a)에 접속되고, 드레인 전극(106b)은 제 2 콘택홀(108b)을 통해 드레인 영역(103b)에 접속된다.
하부 기판(100)의 커패시터 영역(B)에는 상기 활성층(102a)과 동일한 물질로 이루어지며, 도체화된 하부 전극(102b), 하부 전극(102b) 상에 위치하는 제 1 및 제 2 절연층(114a, 114b), 상기 제 2 절연층(114b) 상에 위치하는 중간 전극(105b) 및 상기 드레인 전극(106b)으로부터 연장된 상부 전극(107)을 포함한다.
중간 전극(105b) 상에 위치하는 패시베이션층(110)에는, 상기 패시베이션층(110)과, 상기 중간 전극(105b) 및 상기 제 1, 2 절연층(114a, 114b)을 식각하여 상기 하부 전극(102b) 일부를 노출하는 제 3 콘택홀(108c)이 형성된다. 상부 전극은 제 3 콘택홀(108c)을 통해 하부 전극(102b)과 접속된다.
이하로는 박막 트랜지스터(T)의 구성에 관하여 상세히 설명한다.
하부 기판(100)의 박막 트랜지스터(T) 영역 상에는 활성층(102a)이 형성된다. 활성층(102a)은 산화물 반도체를 포함하는 층이다. 활성층(102a)의 산화물 반도체로는, 예를 들어 인듐 갈륨 아연 산화물(InGaZno)계 재료가 사용될 수 있으나, 반드시 이에 한정되는 것은 아니다. 활성층(102a)의 양 측면에는 소스 영역(103a) 및 드레인 영역(103b)이 형성되며, 가운데 부분은 채널 영역으로 기능한다. 소스 영역 및 드레인 영역(103a, 103b)은 소스 전극(107a) 및 드레인 전극(107b)과의 접촉 효율을 좋게 하기 위해 도체화된다. 본 명세서에서 활성층(102a)은 소스 영역(103a), 드레인 영역(103b) 및 채널 영역을 모두 포함하는 것으로 설명한다.
활성층(102a) 상에는 제 1 게이트 절연막(104a) 및 제 2 게이트 절연막(104b)을 포함하는 게이트 절연막(104)이 형성된다. 제 1 및 제 2 게이트 절연막(104a, 104b)은 각각 실리콘 산화막, 실리콘 질화막 등의 물질로 형성될 수 있으나, 반드시 이에 한정되지는 않으며 다양한 물질로 형성될 수 있다. 제 1 및 제 2 게이트 절연막(104a, 104b)은 서로 동일한 물질일 수도 있으며, 서로 다른 물질로 형성되어도 무방하다.
제 2 게이트 절연막(104b) 상에는 게이트 전극(105a)이 형성된다. 게이트 전극(105a)은 활성층(102a)과 적어도 일부가 중첩된다. 게이트 전극(105a)은 도전성 물질로 형성된다.
게이트 전극(105a) 상에는 패시베이션막(110)이 형성된다. 패시베이션막(110)은 하부 기판(100)의 전면에 걸쳐 형성되며, 제 1 및 제 2 게이트 절연막(104a, 104b)과 같이 실리콘 산화막, 실리콘 질화막 등의 물질로 형성될 수 있으나, 반드시 이에 한정되는 것은 아니다.
패시베이션막(110)은 소스, 드레인 영역(103a, 103b)을 노출하도록 식각되어 형성된 제 1 콘택홀(108a) 및 제 2 콘택홀(108b)을 포함한다.
패시베이션막(110) 상에는 소스 전극(106a) 및 드레인 전극(108b)이 형성된다. 소스 전극(106a)은 제 1 콘택홀(108a)을 통해 소스 영역(103a)에 전기적으로 접속된다. 드레인 전극(106b)은 제 2 콘택홀(108b)을 통해 드레인 영역(103b)에 전기적으로 접속된다. 소스 전극(106a) 및 드레인 전극(106b)은 각각 도전성 물질로 형성된다.
이하로는 스토리지 커패시터(C)의 구성에 대하여 상세히 설명한다.
커패시터 영역(B)의 하부 기판(100) 상에는 하부 전극(102b)이 형성된다. 하부 전극(102b)은 활성층(101a)과 동일한 산화물 반도체 물질로 도체화되어 형성된다. 본 명세서에서 산화물 반도체가 도체화 처리되었다는 것은, 산화물 반도체가 완전한 도체가 되었다는 것을 의미하지는 않으며, 산화물 반도체가 도체와 유사한 성질을 갖도록 처리되었다는 것을 의미한다. 예를 들어, 산화물 반도체가 도체화 처리되었다는 것은 산화물 반도체의 면저항이 103 Ω/□ 이하가 되도록 처리되었다는 것을 의미한다.
하부 전극(102b) 상에는 제 1 절연층(114a)과 제 2 절연층(114b)을 포함하는 절연층(114)이 위치한다. 제 1 절연층(114a)은 하부 전극(102b)의 엣지 영역에만 형성되고, 하부 전극(102b)의 엣지 영역을 제외한 대부분의 영역에는 제 1 절연층(114a)이 위치하지 않는다. 그에 따라 하부 전극(102b)의 중심부 영역에는 제 1 절연층(114a)이 구비되지 않은 홈(111)이 형성된다.
앞서 설명한 것과 같이 제 1 절연층(114b) 상에는 제 2 절연층(114b)이 접하여 위치한다. 제 2 절연층(114b)은 홈(111)을 포함한 제 1 절연층(114a) 전체를 덮도록 형성된다. 따라서 하부 전극(102b)의 중심부 영역에는 제 2 절연층(114b)만 위치하는 반면, 하부 전극(102b)의 엣지 영역에는 제 1 절연층(114a) 및 제 2 절연층(114b)이 모두 형성된다. 따라서, 하부 전극(102b)의 중심부 상에 형성되는 절연층(114)의 두께는 하부 전극(102b)의 엣지 영역에 형성되는 절연층(114)의 두께보다 얇다.
또한, 상기 하부 전극(102b)의 중심부 상의 절연층(114)은 제 2 절연층(114b)만으로 이루어지므로, 게이트 절연막(104)의 두께보다 얇게 형성된다.
절연층(114)은 하부 전극(102b)와 중간 전극(105b)을 절연시키고, 하부 전극(102b)과 중간 전극(105b) 사이에서 커패시터의 유전체로 기능한다. 여기서, 게이트 절연막(104)와 절연층(114)은 실질적으로 동일한 물질로 형성되거나, 동일한 층일 수 있다.
제 2 절연층(114b) 상에는 중간 전극(105b)이 위치한다. 중간 전극(105b)은 하부 전극(10b)과 적어도 일부가 중첩되도록 도전성 물질로 형성되며 게이트 전극(105a)과 동일한 물질로 형성될 수 있다. 중간 전극(105b)과 게이트 전극(105a)은 전기적으로 연결된다.
이상 설명한 하부 전극(102b)과 절연층(114) 및 중간 전극(105b)은 제 1 정전 용량을 갖는 제 1 커패시터(C1)를 형성한다. 앞서 설명한 것과 같이 하부 전극(102b)의 중심부 상에 위치하는 절연층(114)은 제 2 절연층(114b)만 포함하므로, 게이트 절연막(104) 및 하부 전극(102b)의 주변부 상에 위치하는 절연층(114)에 비해 그 두께가 얇다. 그에 따라 제 1 커패시터(C1)는 하부 전극(102b)의 절연층(114)이 제 1 및 제 2 절연층(114a, 114b)을 모두 포함하는 경우에 비해 그 정전 용량이 증가한다.
중간 전극(105b) 상에는 패시베이션막(110)이 형성된다. 패시베이션막(110)은 하부 기판(100)의 전면에 걸쳐 박막 트랜지스터 영역(T) 및 커패시터 영역(C) 모두에 형성된다.
중간 전극(105b) 상의 패시베이션막(110)은 중간 전극(105b)과 상부 전극(107)을 절연시키고, 중간 전극(105b)과 상부 전극(107) 사이에서 유전체로 기능한다.
도 2는 커패시터 영역(B)에 형성되는 제 3 콘택홀(108c)와 중간 전극(105b)의 위치를 설명하기 위한 평면도이다. 편의상 커패시터 영역(B)만을 도시하였으며, 나머지 부분은 생략되었다.
커패시터 영역(B)의 패시베이션막(110)에는, 하부 전극(102b)이 노출된 제 3 콘택홀(108c)이 형성된다. 여기서, 제 3 콘택홀(108c)은 하부 전극(102b) 상에 제 2 게이트 절연막이 바로 위치하는 하부 전극(102b)의 중심부의 홈 영역(111) 중 일부를 노출시키도록 형성된다.
도 2를 참조하면, 중간 전극(105b)은 제 3 콘택홀(108c)의 주변부를 향하여 돌출된 제 1 돌출부(1051a) 및 제 2 돌출부(1051b)를 포함하고, 중간 전극(105b)은 제 3 콘택홀(108c)과 중첩되지 않는다. 제 1 및 제 2 돌출부(1051a, 1051b)를 포함함으로써 중간 전극(105b)은 제 3 콘택홀(108c)과의 중첩을 피하면서도 중간 전극(105b)의 면적을 크게 할 수 있다.
커패시터 영역(B)의 패시베이션막(110) 상에는 상부 전극(107)이 형성된다. 상부 전극(107)은 중간 전극(105b)과 적어도 일부 영역이 중첩되도록 형성된다. 상부 전극(107)은 도전성 물질로 형성되며, 소스 전극(106a) 및 드레인 전극(106b)과 동일한 물질로 형성된다.
여기서, 중간 전극(105b)상에 위치하는 패시베이션막(110)의 두께는 게이트 전극(105a) 상에 위치하는 패시베이션막(110)의 두께보다 얇게 형성될 수 있다. 이와 같이 중간 전극(105b)상에 위치하는 패시베이션막(110)의 두께가 얇은 경우, 제 2 커패시터(C2)의 정전 용량이 증가하는 효과를 갖는다.
상부 전극(107)은 제 3 콘택홀(108c)을 통해 하부 전극(102b)과 전기적으로 접속된다. 앞서 설명한 것과 같이, 제 3 콘택홀(108c)은 중간 전극(105b)과 중첩되지 않으므로, 제 3 콘택홀(108c)에 형성되는 상부 전극(107)과 중간 전극(105b)은 전기적으로 분리된다.
상부 전극(107)과 하부 전극(102b)이 제 3 콘택홀(108c)을 통해 전기적으로 접속됨에 따라, 제 1 커패시터(C1)와 제 2 커패시터(C2)는 병렬로 연결되며, 하나의 스토리지 커패시터(Cst)로 동작한다. 제 1 커패시터(C1)는 하부 전극(102b), 제 2 절연층(114b) 및 중간 전극(105b)으로 구성되고, 제 2 커패시터(C2)는 중간 전극(105b), 패시베이션막(110) 및 상부 전극(107)으로 구성된다. 여기서 하부 전극(102b)과 상부 전극(107)은 제 3 콘택홀(108c)을 통해 전기적으로 접속되며, 중간 전극(105b)과 상부 전극(107)은 전기적으로 분리되어 제 1 및 커패시터(C1)와 제 2 커패시터(C2)는 병렬로 동작한다.
중간 전극(105b)은 제 1 및 제 2 돌출부(1051a, 1051b)를 포함하여, 제 3 콘택홀(108c)을 통해 중간 전극(105b)과 상부 전극(107)이 전기적으로 접속되는 것을 피하면서도 중간 전극(105b)의 넓이를 최대화한다. 중간 전극(105b)의 면적이 증가함에 따라 제 1 및 제 2 커패시터(C1, C2)의 정전 용량 또한 증가한다.
이상 설명한 것과 같은 스토리지 커패시터(Cst)를 구성하는 경우, 기존의 스토리지 커패시터에 비해 더 작은 면적을 가지면서도 높은 정전 용량을 갖는 스토리지 커패시터를 구현할 수 있다. 이같이 스토리지 커패시터(Cst)의 면적이 감소하는 경우, 표시 장치의 화소 각각의 면적에서의 스토리지 커패시터(Cst)가 차지하는 면적이 감소하게 되므로 화소 개구율이 증가하거나 단위 면적당 더 많은 화소를 구현할 수 있으므로, 높은 해상도를 갖는 표시 장치를 구현할 수 있다.
도 3은 본 발명에 의한 유기 발광 표시 장치를 설명하기 위한 단면도이다. 도 3에서, 박막 트랜지스터(T) 및 스토리지 커패시터(Cst)는 도 1 및 도 2에서 설명한 것과 동일한 특징을 가지므로, 이들에 관한 자세한 설명은 생략한다.
박막 트랜지스터(T) 및 스토리지 커패시터(Cst) 상에는 평탄화막(120)이 형성된다. 평탄화막(120)은 상기 박막 트랜지스터(T)의 드레인 전극(106b)을 노출하는 제 4 콘택홀(125)을 구비한다.
평탄화막(120) 상에는 제 1 전극(121)이 위치한다. 제 1 전극(121)은 금속 또는 투명 도전성 물질(TCO) 등으로 이루어질 수 있다. 제 1 전극(121)은 상기 제 4 콘택홀(125)을 통해 드레인 전극(106)과 전기적으로 접속된다.
평탄화막(120) 상의 비발광 영역에는 뱅크층(123)이 형성된다. 뱅크층은 제 4 콘택홀(125)을 덮도록 평탄화막(120) 상에 정의되어 각 화소의 발광 영역(E)을 정의한다. 뱅크층(123)이 제 4 콘택홀(125)을 덮도록 형성됨으로써, 제 4 콘택홀(125)에 의해 발생하는 제 1 전극(121)의 단차로 인한 빛샘 현상 등을 방지하고 유기 발광 표시 장치의 시인성을 개선할 수 있다.
뱅크층(123)은 폴리이미드(PI)등의 유기 절연성 물질로 이루어질 수 있으나, 반드시 이에 한정되는 것은 아니다. 뱅크층(123) 상부에는 뱅크층과 동일하기 폴리이미드(PI)등의 유기 절연성 물질로 이루어진 스페이서(미도시)가 더 위치할 수 있다.
제 1 전극(121) 상에는 발광층을 포함하는 유기층(122)이 위치한다. 유기층(122)은 발광 영역(E) 내에 위치하도록 형성될 수 있으나 반드시 이에 한정된 것은 아니다. 유기층(122)은 상기 뱅크층(123) 상부까지 형성될 수도 있다.
유기층(122)은 다양한 유기물 호스트 및 도펀트를 포함하는 정공 주입층(HIL), 정공 수송층(HTL), 발광층(EML), 전자 수송층(ETL) 및 전자 주입층(EIL)을 포함할 수 있다.
유기층(122) 상에는 제 2 전극(124)이 더 구비된다. 제 2 전극은 금속 또는 투명 도전성 물질 등으로 형성될 수 있다. 이 때 제 2 전극(124)는 뱅크층(123) 및 유기층(122) 상부 전면에 형성될 수 있으나, 반드시 이에 한정되지는 않는다.
제 2 전극(124) 상에는 상부 기판(미도시)이 더 위치할 수 있다.
이하로는, 도 4a 내지 도 4i를 참조하여 본 발명에 의한 박막 트랜지스터 어레이 기판 및 유기 발광 표시 장치의 제조방법에 대하여 설명한다.
먼저, 도 4a와 같이, 하부 기판(100)상에 차광층(90) 및 버퍼층(101)을 형성한 다음, 버퍼층(101) 상에 산화물 반도체층을 형성하고, 상기 산화물 반도체층을 패터닝하여 활성층(102a) 및 하부 전극(102b)을 형성한다.
그 다음, 상기 활성층(102a) 및 하부 전극(102b)을 덮도록 제 1 절연막(1040)을 형성한다. 그 다음, 제 1 절연막(1040) 상에 포토레지스트(500)를 도포하고, 마스크(600)를 이용한 포토리소그래피 공정을 통해, 하부 전극(102b) 상에 위치하는 포토레지스트(500)가 제거되어 상기 하부 전극(102b)이 되는 산화물 반도체층 상의 제 1 절연막(1040)이 노출되도록 현상한다.
그 다음, 식각 공정을 통해 도 4b와 같이 하부 전극(102b)의 중심부 상의 제 1 절연막(1040)을 제거한다. 그에 따라 하부 전극(102b)의 중심부는 노출되며, 이외 영역에는 포토레지스트(500)가 남아있게 된다. 그러면, 이와 같이 노출된 하부 전극(102b)의 중심부를 도체화한다.
반도체 물질을 도체화하는 공정은 건식 에칭(Dry etching), 수소 플라즈마 처리, 헬륨 플라즈마 처리 등이 수행된다. 이 때 포토레지스트(500)가 남아있는 활성층(102a)은 도체화되지 않는다.
이어서, 하부 기판(100) 상에 남아있는 포토레지스트(500)를 제거한다.
그 다음, 도 4c와 같이, 제 1 절연막(1040)상의 하부 기판(100) 전면에 제 2 절연막(1041)을 형성한 다음, 제 2 절연막(1041) 상부에 금속층(105)을 형성한다.
그 다음, 도 4d와 같이, 패터닝 공정을 통해 금속층(105)과 제 1 절연막(1040) 및 제 2 절연막(1041)을 동시에 패터닝하여, 제 1 게이트 절연막(104a)과, 제 2 게이트 절연막(104b)과, 제 1 절연층(114a)과, 제 2 절연층(114b) 및 중간 전극(105b)을 형성한다. 이 때 활성층(102a)의 소스 영역(103a) 및 드레인 영역(103b)이 노출된다. 그러면, 상기 게이트 전극(105a)의 양측에 위치하는 소스 영역(103a) 및 드레인 영역(103b)을 도체화한다. 도체화 공정은 하부 전극(102)을 도체화할 때와 동일하다. 이 때 게이트 전극(105a) 하부의 활성층(102)은 도체화되지 않고, 박막 트랜지스터(T)의 채널 영역으로 기능한다.
도 4d 및 도 2를 참조하면, 중간 전극(105b)은 이후 형성될 제 3 콘택홀(108c)과 접촉되지 않도록 하부 전극(102b)에 대응되는 영역 중심부 중 일부에는 형성되지 않는다. 또한 중간 전극(105b)은 앞서 설명한 것과 같이 제 1 및 제 2 돌출부(1051a, 1051b)를 형성함으로써 그 면적을 최대화할 수 있다.
그 다음, 도 4e와 같이, 게이트 전극(105a) 및 중간 전극(105b)을 포함하는 하부 기판(100)의 전면에 패시베이션층(110)이 형성된다. 그 다음, 패시베이션층(110)의 일부 영역을 식각하여, 소스 영역(103a)을 노출하는 제 1 콘택홀(108a)과, 드레인 영역(103b)을 노출하는 제 2 콘택홀(108b) 및 하부 전극(102b)의 중심부를 노출하는 제 3 콘택홀(103c)을 형성한다. 그리고, 제 1 콘택홀(108a)을 통해 소스 영역(103a)과 전기적으로 접속되는 소스 전극(106a), 제 2 콘택홀(108b)을 통해 드레인 영역(103b)과 전기적으로 접속되는 드레인 전극(106b) 및 상기 드레인 전극으로부터 연장되며, 하부 전극(102b) 및 중간 전극(115b)과 중첩되도록 상부 전극(107)이 형성된다. 상부 전극(107)은 제 3 콘택홀(108c)을 통해 하부 전극(102b)의 홈(111)부분과 전기적으로 연결되며, 중간 전극(105b)과는 연결되지 않는다.
도 4f 를 통해 본 발명에 의한 박막 트랜지스터 어레이 기판이 구비된 유기 발광 표시 장치를 형성하는 발명을 설명한다.
도 4f와 같이, 소스, 드레인 전극(106a, 106b) 및 상부 전극(107) 상에는 평탄화막(120)을 형성한다. 그리고, 패터닝 공정을 통해 드레인 전극(106b)의 일부를 노출하는 제 4 콘택홀(125)을 형성한다.
그 다음, 발광 영역(E)의 평탄화막(120)상에 제 1 전극(121)을 형성한다. 제 1 전극(121)은 제 4 콘택홀(125)을 통해 드레인 전극(106b)과 전기적으로 접속된다.
제 1 전극(121)은 금속 또는 투명 도전성 물질을 이용하여 형성될 수 있다.
그 다음, 발광 영역(E)을 제외한 나며지 영역들에는 뱅크 절연막(123)이 형성한다. 뱅크 절연막은 폴리이미드(PI)와 같은 유기물질로 형성될 수 있으나, 반드시 이에 한정되지는 않는다.
그리고, 제 1 전극(121) 상에는 발광층을 포함하는 유기층(122)을 형성한다. 유기층(122)은 정공 주입층(HIL), 정공 수송층(HTL), 발광층(EML), 전자 수송층(ETL), 전자 주입층(EIL)이 순차적으로 적층되거나, 그 역순으로 적층되어 형성될 수 있으나, 반드시 이에 한정되지는 않으며 다양한 형태의 유기물이 적층되어 형성될 수 있다. 도 4f에는 유기층(122)이 발광 영역(E)에만 형성되는 것으로 되시되었으나 반드시 이에 한정되지는 않으며, 하부 기판(100) 전면에 걸쳐 형성될 수 있다.
그 다음, 유기층(122) 상에 제 2 전극(124)을 형성한다. 제 2 전극(124)은 뱅크 절연막(123) 및 유기층(122)을 포함하는 하부 기판(100) 전면에 걸쳐 형성될 수 있으나, 반드시 이에 한정되지는 않는다. 제 2 전극(124)은 금속 또는 투명 도전성 물질을 이용하여 형성될 수 있다.
제 2 전극(124) 상에는 상부 기판(미도시)이 합착될 수 있다. 상부 기판은, 하부 기판(100)과 마주보게 합착되어 유기층(122)을 외부 환경으로부터 보호한다. 경우에 따라 상부 기판은 생략될 수도 있다.
종래 기술로서, 하부 전극(102b)을 도체화시키기 위하여, 산화물 반도체층(102)을 형성한 후, 하프톤 마스크를 이용하여 하부 전극(102b)이 형성될 영역의 포토레지스트의 높이를 활성층(102a)이 형성될 영역의 포토레지스트의 높이보다 낮게 하고, 식각하여 활성층(102a) 및 하부 전극(102b)을 형성한 다음, 애싱(Ashing)을 통해 활성층(102a)에는 일부 포토레지스트를 남겨두고, 하부 전극(102b)상에 위치하는 포토레지스트를 제거한 다음, 하부 전극(102b)을 도체화하는 기술이 제안된 바 있다. 그러나, 이같은 종래 기술에 의하면 활성층(102a) 상에 위치하는 포토 레지스트 또한 전 방향에 걸쳐 약간씩 제거되므로, 활성층(102a)의 엣지 영역에서 포토 레지스트가 완전히 제거되는 부분이 나타나게 된다. 그로 인해 활성층(102a)의 엣지 영역 일부가 도체화됨으로써 박막 트랜지스터(T)의 불량이 발생하는 문제가 발생하였다.
반면, 본 발명에 의한 박막 트랜지스터 어레이 기판의 제조방법에 의하면 포토레지스트(500)가 제거되는 영역은 하부 전극(102b)의 중심부뿐이어서, 활성층(102a)은 포토레지스트(500)에 의해 완전히 보호되며, 그에 따라 용이하게 하부 전극(102b)만 도체화할 수 있는 효과를 가지며 하부 전극(102b) 도체화시 활성층(102a)의 포토레지스트(500)가 제거됨으로 발생하는 불량의 발생을 원천적으로 차단할 수 있는 효과를 갖는다.
또한 본 본 발명에 의한 박막 트랜지스터 어레이 기판은, 제 2 절연층(114b)의 두께를 조절함으로써 하부 전극(102b)과 중간 전극(105b) 사이의 유전체의 두께를 용이하게 조절할 수 있는 효과를 가질 뿐 아니라, 하부 전극(102b)과 중간 전극(105b) 사이에는 제 2 절연층(114b)만이 개재되어 있어, 정전 용량이 증가하는 효과를 갖는다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
90: 하부 기판
100: 하부 기판
101: 버퍼층 102: 산화물 반도체층
102a: 활성층 102b: 하부 전극
103a, 103b: 소스, 드레인 영역 104: 게이트 절연막
104a, 104b: 제 1, 2 게이트 절연막 114a, 114b: 제 1, 2 절연층
1040: 제 1 절연막 1041: 제 2 절연막
105a: 게이트 전극 105b: 중간 전극
106a, 106b: 소스, 드레인 전극 107: 상부 전극
108a, 108b, 108c: 제 1, 2, 3, 콘택홀 110: 패시베이션층
1051a, 1051b: 제 1, 2 돌출부 120: 평탄화막
121: 제 1 전극 122: 유기층
123: 뱅크층 124: 제 2 전극
125: 제 4 콘택홀 500: 포토레지스터
101: 버퍼층 102: 산화물 반도체층
102a: 활성층 102b: 하부 전극
103a, 103b: 소스, 드레인 영역 104: 게이트 절연막
104a, 104b: 제 1, 2 게이트 절연막 114a, 114b: 제 1, 2 절연층
1040: 제 1 절연막 1041: 제 2 절연막
105a: 게이트 전극 105b: 중간 전극
106a, 106b: 소스, 드레인 전극 107: 상부 전극
108a, 108b, 108c: 제 1, 2, 3, 콘택홀 110: 패시베이션층
1051a, 1051b: 제 1, 2 돌출부 120: 평탄화막
121: 제 1 전극 122: 유기층
123: 뱅크층 124: 제 2 전극
125: 제 4 콘택홀 500: 포토레지스터
Claims (9)
- 박막 트랜지스터 영역 및 스토리지 커패시터 영역을 포함하는 하부 기판,
상기 박막 트랜지스터 영역에 대응되는 상기 하부 기판 상에 위치하는 소스, 드레인 영역을 포함하는 활성층과, 상기 스토리지 커패시터 영역에 대응되는 상기 하부 기판 상에 위치하며, 상기 활성층과 동일한 물질로 이루어지고, 도체화된 하부 전극,
상기 소스, 드레인 영역을 노출하도록 상기 활성층 상에 위치하며, 제 1 게이트 절연막 및 제 2 게이트 절연막을 포함하는 게이트 절연막,
상기 하부 전극 상에 위치하며, 상기 하부 전극의 중심부를 노출하는 홈을 구비한 제 1 절연층 및 상기 홈을 덮도록 상기 제 1 절연층 상에 위치하는 제 2 절연층을 포함하는 절연층,
상기 박막 트랜지스터 영역 상의 상기 게이트 절연막 상에 위치하는 게이트 전극 및 상기 스토리지 커패시터 영역의 상기 절연층 상에 위치하는 중간 전극,
상기 게이트 전극 및 중간 전극을 포함하는 상기 하부 기판 전면에 위치하며, 상기 소스 영역 및 드레인 영역을 노출하는 제 1 및 제 2 콘택홀을 포함하는 층간 절연막 및
상기 제 1 및 제 2 콘택홀을 통해 접속된 소스 드레인 전극 및 상기 커패시터 영역의 상기 층간 절연막 상에 위치하는 상부 전극을 포함하는 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 하부 전극과 상기 중간 전극 사이에 제 1 스토리지 커패시터가 형성되고,
상기 중간 전극과 상기 상부 전극 사이에 제 2 스토리지 커패시터가 형성되는 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 홈 상에 위치하는 상기 절연층의 두께는, 상기 하부 전극의 주변부 상에 위치하는 상기 절연층의 두께보다 얇은 박막 트랜지스터 어레이 기판. - 제 3 항에 있어서,
상기 상부 전극은 상기 하부 전극을 노출하는 제 3 콘택홀을 통해 상기 하부 전극의 홈 영역 중 일부와 접속된 박막 트랜지스터 어레이 기판. - 제 4 항에 있어서,
상기 중간 전극은, 상기 제 3 콘택홀의 주변부를 향하도록 돌출된 제 1 및 제 2 돌출부를 포함하는 박막 트랜지스터 어레이 기판. - 하부 기판 상의 박막 트랜지스터 영역 및 커패시터 영역 상에 각각 산화물 반도체층 형성한 후 이를 패터닝하여 활성층 및 하부 전극을 형성하는 단계,
상기 활성층 및 상기 하부 전극을 포함하는 상기 하부 기판의 전면에 제 1 절연막을 형성하는 단계,
상기 제 1 절연막 일부를 제거하여 상기 스토리지 커패시터 영역에 홈을 형성하고, 상기 홈을 통해 상기 하부 전극을 도체화하는 단계,
상기 제 1 절연막을 포함하는 상기 하부 기판 전면에 제 2 절연막 및 금속층을 형성하는 단계,
상기 제 2 절연막 및 상기 금속층을 패터닝하여, 상기 박막 트랜지스터 영역의 상기 산화물 반도체층의 채널 영역 상에 위치하는 제 1 게이트 절연막, 제 2 게이트 절연막 및 게이트 전극을 형성하고, 상기 스토리지 커패시터의 상기 하부 전극 상에 제 1 절연층과 제 2 절연층 및 중간 전극을 형성하는 단계,
상기 박막 트랜지스터 영역의 상기 산화물 반도체층을 도체화하여 소스 드레인 영역을 형성하는 단계,
상기 게이트 전극 및 상기 중간 전극 상의 상기 하부 기판 전면에 패시베이션층을 형성하고, 상기 소스 영역을 노출하는 제 1 콘택홀과, 상기 드레인 영역을 노출하는 제 2 콘택홀 및 상기 홈의 일부 영역을 노출하는 제 3 콘택홀을 형성하는 단계, 및
상기 제 1 콘택홀을 통해 상기 소스 영역과 접속된 소스 전극과, 상기 제 2 콘택홀을 통해 상기 드레인 영역과 접속된 드레인 전극 및 상기 제 3 콘택홀을 통해 상기 홈과 접속된 상부 전극을 형성하는 단계를 포함하는 박막 트랜지스터 어레이 기판의 제조방법. - 제 6 항에 있어서,
상기 하부 전극의 홈 상에 형성된 상기 절연층의 두께를, 상기 하부 전극의 주변부 상에 형성된 상기 절연층의 두께보다 얇게 형성하는 박막 트랜지스터 어레이 기판의 제조방법. - 제 6 항에 있어서,
상기 상부 전극은 상기 하부 전극을 노출하는 제 3 콘택홀을 통해 상기 하부 전극의 홈 영역 중 일부와 접속되도록 형성되는 박막 트랜지스터 어레이 기판의 제조방법. - 제 6 항에 있어서,
상기 중간 전극은, 상기 제 3 콘택홀의 주변부를 향하도록 돌출된 제 1 및 제 2 돌출부를 포함하도록 형성되는 박막 트랜지스터 어레이 기판의 제조방법.
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2016
- 2016-09-21 KR KR1020160120529A patent/KR102600693B1/ko active IP Right Grant
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