CN110164814A - Soi衬底及其制备方法 - Google Patents
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Abstract
本发明提供一种SOI衬底的制备方法，包括如下步骤：提供具有第一导电类型的硅衬底；在所述硅衬底上形成多个第一导电类型区域和多个第二导电类型区域，所述第一导电类型区域和所述第二导电类型区域交错分布，所述第一导电类型与所述第二导电类型的导电类型相反；形成设于所述硅衬底上的埋氧化层和设于所述埋氧化层上的顶层硅。该制备方法得到的SOI衬底中有电流通过时，第一导电类型区域和第二导电类型区域中的不同种类的多数载流子相互耗尽，从而增大了衬底的电阻，并减小了衬底的电容，增强衬底的电隔离效果。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及SOI衬底及其制备方法。
背景技术
在半导体制备工艺中，基于SOI(Silicon-On-Insulator，绝缘衬底上的硅)工艺的介质电容广泛应用于模拟射频电路。
现有的SOI衬底，通常采用在顶层硅和背衬底中引入一层埋氧化层的方法，以实现集成电路中的元器件隔离效果，消除体硅CMOS电路中的寄生闩锁效应。
现有的SOI衬底的衬底电阻低，隔离效果较差，以现有的SOI衬底制作得到的器件耗损大、综合性能差。虽然可以通过增加埋氧化层的厚度来加强SOI衬底的隔离效果，但这样又会影响SOI衬底的散热性。此外，还可以提供制作高阻SOI衬底或Trap-rich(富陷阱)结构SOI衬底来改善隔离效果。对于高阻SOI衬底，其通过改变衬底的掺杂浓度而获得，掺杂浓度低，掺杂浓度不易控制，制作工艺波动较大，难以获得需要的隔离效果。对于Trap-rich结构SOI衬底(富陷阱结构SOI衬底)，其是在埋氧层和衬底之间生成一层Trap-rich层，陷阱捕获并冻结住电荷，使衬底难以形成电流，从而加强隔离效果。但这种Trap-rich结构SOI衬底的制作成本昂贵，制作工艺复杂。
发明内容
基于此，有必要针对现有技术中存在的至少一个问题，提供一种可以在加强衬底隔离效果的同时，又具有较佳的散热性的SOI衬底及其制备方法。
一种SOI衬底的制备方法，包括如下步骤：提供具有第一导电类型的硅衬底；在所述硅衬底内形成多个第一导电类型区域和多个第二导电类型区域，所述第一导电类型区域和所述第二导电类型区域交错分布，所述第一导电类型区域与所述第二导电类型区域的导电类型相反；形成设于所述硅衬底上的埋氧化层和设于所述埋氧化层上的顶层硅。
上述SOI衬底的制备方法，在硅衬底内形成了交错分布的多个第一导电类型区域和多个第二导电类型区域，第一导电类型区域和第二导电类型区域内多数载流子的类型不同，从而为相反的导电类型。当使用该制备方法制备的SOI衬底应用于模拟射频电路，SOI衬底中有电流通过时，第一导电类型区域和第二导电类型区域中的不同种类的多数载流子相互耗尽，从而增大了衬底的电阻，并减小了衬底的电容，增强衬底的电隔离效果。同时，第一导电类型区域和第二导电类型区域为硅材料，其导热性能远好于埋氧化层。
在其中一个实施例中，所述的SOI衬底制备方法，所述在所述硅衬底内形成多个第一导电类型区域和多个第二导电类型区域的步骤之后、所述形成设于所述硅衬底上的埋氧化层和设于所述埋氧化层上的顶层硅的步骤之前，还包括对所述硅衬底进行热退火处理的步骤。
在其中一个实施例中，所述的SOI衬底制备方法，所述在所述硅衬底内形成多个第一导电类型区域和多个第二导电类型区域的步骤包括：在所述硅衬底上涂覆光刻胶层；通过曝光显影在所述光刻胶层开设多个第二导电类型区域的注入窗口；通过所述第二导电类型区域的注入窗口向所述硅衬底注入第二导电类型离子。
在其中一个实施例中，所述的SOI衬底制备方法，所述通过所述第二导电类型区域的注入窗口向所述硅衬底注入第二导电类型离子的步骤中，所述第二导电类型离子的注入深度范围为1μm至5μm。
在其中一个实施例中，所述的SOI衬底制备方法，各所述第一导电类型区域和各所述第二导电类型区域呈网格状交错分布。
一种SOI衬底，包括：硅衬底，包括第一导电类型区域和第二导电类型区域，所述第一导电类型区域和所述第二导电类型区域交错分布；埋氧化层，位于所述硅衬底上；顶层硅，位于所述埋氧化层上。
上述SOI衬底，其硅衬底内设有交错分布的多个第一导电类型区域和第二导电类型区域，第一导电类型区域和第二导电类型区域内多数载流子的类型不同，从而为相反的导电类型。当该SOI衬底应用于模拟射频电路，SOI衬底中有电流通过时，第一导电类型区域和第二导电类型区域中的不同种类的多数载流子相互耗尽，从而增大了衬底的电阻，并减小了衬底的电容，增强衬底的电隔离效果。同时，第一导电类型区域和第二导电类型区域为硅材料，其导热性能远好于埋氧化层，因此不影响SOI衬底的散热性。
在其中一个实施例中，所述的SOI衬底，各所述第一导电类型区域和各所述第二导电类型区域位于所述硅衬底的表层时，所述埋氧化层位于所述硅衬底上，且与各所述第一导电类型区域和各所述第二导电类型区域接触。
在其中一个实施例中，所述的SOI衬底，各所述第一导电类型区域的多数载流子浓度范围为1×1015cm-3至1×1019cm-3；各所述第二导电类型区域的多数载流子浓度范围为1×1015cm-3至1×1019cm-3。
在其中一个实施例中，所述的SOI衬底，各所述第一导电类型区域和各所述第二导电类型区域的形状相同或不同。
在其中一个实施例中，所述的SOI衬底，各所述第一导电类型区域和各所述第二导电类型区域中多数载流子的浓度相同或不同。
附图说明
图1为一个实施例中SOI衬底制备方法的工艺流程图。
图2为一个实施例中SOI衬底制备方法的形成第二导电类型区域的工艺流程图。
图3为一个实施例中SOI衬底的立体结构示意图。
图4为一个实施例中SOI衬底XZ平面的俯视图。
图5为另一个实施例中SOI衬底XZ平面的俯视图。
图6为另一个实施例中SOI衬底的立体结构示意图。
图7为一个实施例中SOI衬底XZ平面的俯视图
其中，
100 硅衬底 121 第一导电类型区域
122 第二导电类型区域 130 XZ平面
200 埋氧化层 300 顶层硅
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。
SOI衬底材料相较于体硅衬底材料，具有良好的介质隔离性，可以实现集成电路中元器件的介质隔离，从而消除体硅CMOS电路中的寄生闩锁效应。采用SOI衬底材料制成的集成电路还具有寄生电容小、损耗低、集成密度高、响应速度快、工艺简单、短沟道效应小及特别适用于低压低功耗电路等优势，被广泛应用于模拟射频电路。
传统的SOI衬底具有较低的衬底电阻，利用传统的SOI衬底生产出来的器件损耗大、隔离弱、综合性能差。而通过增加埋氧化层的厚度提升SOI衬底的隔离性，但会影响SOI衬底的散热性。此外，还可以通过制作高阻SOI衬底或Trap-rich(富陷阱)结构SOI衬底来改善隔离效果，又存在制作工艺难度大、不容易控制、成本高等缺点。
如图1所示，本申请提供一种可以在加强衬底隔离效果的同时，不增加埋氧化层厚度影响器件散热性、制作工艺易于控制的SOI衬底的制备方法，包括如下步骤：
S100，提供具有第一导电类型的硅衬底。
提供硅衬底，该硅衬底拥有第一导电类型。第一导电类型可以是P型或N型的任意一种。在本实施例中，第一导电类型为P型，即该硅衬底中的多数载流子为空穴。
S200，在硅衬底内形成多个第一导电类型区域和多个第二导电类型区域，各第一导电类型区域和各第二导电类型区域交错分布。第二导电类型与第一导电类型相反。在硅衬底内形成多个第一导电类型区域和多个第二导电类型区域，第一导电类型区域和第二导电类型区域可以是从硅衬底的一个表面向硅衬底内部延伸一定深度。第一导电类型区域和第二导电类型区域呈网格状交错分布。各第一导电类型区域之间分布第二导电类型区域，被第二导电类型区域隔断。各第二导电类型区域之间分布第一导电类型区域，被第一导电类型区域隔断。第一导电类型和第二导电类型为相反的导电类型。当第一导电类型为P型时，第二导电类型即为N型；当第一导电类型为N型，第二导电类型为P型。在本实施例中，第一导电类型为P型，即第一导电类型区域中的多数载流子为空穴；第二导电类型为N型，即第二导电类型区域中的多数载流子为电子。
需要理解的是，第一导电类型区域和第二导电类型区域，可以是从硅衬底的一个表面向硅衬底的内部延伸一定深度，也可以是位于硅衬底的内部，不与硅衬底的表面相接触。在第一导电类型区域和第二导电类型区域交错分布的平面上，第一导电类型区域和第二导电类型区域可以分布满整个硅衬底，也可以仅分布在硅衬底的一部分。各第一导电类型区域和各第二导电类型区域的形状可以是正方形、长方形、圆形或其他规则或不规则形状。各第一导电类型区域的大小和各第二导电类型区域的大小可以相同也可以不同。在本申请中，交错分布的第一导电类型区域的多数载流子和第二导电类型区域中的多数载流子通过相互耗尽，从而增大了衬底的电阻，并减小了衬底的电容，增强衬底的电隔离效果，因此符合本有益效果，且可以通过简单变换即可得到的实施例，均应理解为在本申请的保护范围之中。
S300，形成设于硅衬底上的埋氧化层和设于埋氧化层上的顶层硅。
在硅衬底上形成一层埋氧化层和设于埋氧化层上的顶层硅。埋氧化层设于硅衬底之上，且当第一导电类型区域和第二导电类型区域是从硅衬底的一个表面向硅衬底的内部延伸一定深度时，埋氧化层与各第一导电类型区域和各第二导电类型区域相接触。顶层硅设于埋氧化层之上，与埋氧化层接触。
上述SOI衬底的制备方法，在硅衬底与埋氧化层接触的一面或硅衬底内部形成了具有一定深度的、网格状分布的、相互隔断的第一导电类型区域和第二导电类型区域。第一导电类型区域和第二导电类型区域各自拥有不同种类的多数载流子，从而为相反的导电类型。当使用该制备方法制备的SOI衬底应用于集成电路或者任何器件，SOI衬底中有电流通过时，第一导电类型区域的多少载流子和第二导电类型区域中的多数载流子相互耗尽，从而增大了衬底的电阻，并减小了衬底的电容，增强衬底的电隔离效果。同时，第一导电类型区域和第二导电类型区域为硅材料，其导热性能远优于埋氧化层，因此不影响SOI硅衬底的散热性。使用该SOI衬底制备方法制备的SOI衬底，用于生产集成电路时，可以提高MOS器件的隔离度和线性度，减小MOS器件的寄生电容；使用该SOI衬底制备方法制备的SOI衬底用于生产无源器件时，可以提高无源器件的电阻、电容、电感隔离度，提升无源器件的线性度、提高品质因子、减小损耗。
在一个实施例中，如图2所示，SOI衬底的制备方法，其中步骤S200，在硅衬底内形成多个第一导电类型区域和多个第二导电类型区域的步骤，具体包括：
S201，在硅衬底上涂覆光刻胶。
在硅衬底的一个表面上涂覆光刻胶，光刻胶完全覆盖硅衬底的一个表面。
S202，通过曝光显影在光刻胶层开设多个第二导电类型区域的注入窗口。
借助预设有交错排布的第一导电类型区域和第二导电类型区域的形状的掩膜版，对光刻胶进行曝光然后显影，从而形成光刻胶图形。通过曝光显影后形成的光刻胶图形包括光刻胶被去除的去除区域和显影后光刻胶被留下来的保留区域。保留区域完全覆盖且仅覆盖各第一导电类型区域，保留区域和各第一导电类型区域形状相同，去除区域和各第二导电类型区域形状相同。
S203，通过第二导电类型区域的注入窗口向硅衬底注入第二导电类型离子。
以光刻胶图形为注入阻挡层，向显影后的硅衬底上光刻胶被去除的去除区域，即第二导电类型区域，注入第二导电类型的离子。
应当理解的是，第一导电类型可以是N型或P型的任意一种，当第一导电类型为N型时，第一导电类型区域中的多数载流子为电子，第二导电类型为P型，第二导电类型区域中的多数载流子为空穴。当第一导电类型为P型时，第一导电类型区域中的多数载流子为空穴，第二导电类型为N型，第二导电类型区域中的多数载流子为电子。
在一个实施例中，SOI衬底的制备方法，其中步骤S203，通过第二导电类型区域的注入窗口向硅衬底注入第二导电类型离子的步骤，第二导电类型离子注入的深度范围为1μm至5μm。
具体的，通过第二导电类型的注入窗口向硅衬底中注入第二导电类型离子的步骤，第二类型导电离子的注入深度可以是1μm，也可以是5μm，还可以是3μm。应当理解的是，本实施例中第二类型导电离子的注入深度为受工艺、成本影响后得到的深度范围，实际上第二导电类型离子的注入深度还可以超出本实施例所描述的范围。
在一个实施例中，SOI衬底的制备方法，在步骤S200在硅衬底内形成多个第一导电类型区域和多个第二导电类型区域之后，在步骤S300形成设于硅衬底上的埋氧化层和设于埋氧化层上的顶层硅之前，还包括步骤：
S204，对硅衬底进行热退火处理。
即在步骤S203，通过第二导电类型区域的注入窗口向硅衬底注入第二导电类型离子之后，还需对硅衬底进行热退火处理。
具体的，可以将注入第二导电类型的离子的硅衬底加热至500-1000摄氏度的高温，然后热退火1小时至5小时，使其缓慢冷却，从而达到平衡状态。
上述SOI衬底的制备方法，在现有的SOI衬底制备过程中，在形成埋氧化层前通过光刻、注入和退火步骤，从而在硅衬底上形成了网格状交错分布、相互隔断的第一类型导电区域和第二类型导电区域。不同类型的导电区域可以使硅衬底中有电流通过时载流子相互耗尽，从而增大衬底电阻，并减小了衬底的电容，增加衬底的电隔离效果。
在一个实施例中，SOI衬底的制备方法，其中步骤S300，形成设于硅衬底上的埋氧化层和设于埋氧化层上的顶层硅，具体可以是：
在硅衬底上形成一层硅片，并向该硅片中注入高能量、大剂量的氧离子从而形成埋氧化层。注入的氧离子的剂量可以为1.8×1018cm-2。注入大剂量的氧离子后，硅片与氧离子发生反应的一部分形成埋氧化层，硅片未与氧离子发生反应的一部分为顶层硅。
在另一个实施例中，SOI衬底的制备方法，其中步骤S300，形成设于硅衬底上的埋氧化层和设于埋氧化层上的顶层硅，也可以是：
在上述得到的硅衬底上通过热氧化方法得到一层埋氧化层。在特定条件下，以一定能量向另一个硅片中注入一定剂量的氢离子，用以在该硅片表层下产生一个气泡层。在室温下，将该注入氢离子的硅片和前述已生成埋氧化层的硅衬底键合在一起，并对其进行高温加热和热退火处理，从而使该注入氢离子的硅片和已生成埋氧化层的硅衬底稳定键合，得到本申请的SOI衬底。
在一个具体的实施例中，SOI衬底的制备方法，包括如下步骤：提供导电类型为P型的硅衬底。在该硅衬底需要与埋氧化层相接触的一面涂覆光刻胶。按照预设的网格状的形状，使用光刻版对该光刻胶进行曝光显影，形成光刻图形。形成后的光刻图形包括去除的去除区域和显影后留下来的保留区域。保留区域仍为P型导电类型。以光刻胶图形为掩膜，对去除了光刻胶的区域进行电子注入，使去除光刻胶的区域的导电类型成为N型，且尽量使N型导电类型区域和P型导电类型区域中的多数载流子浓度一致，以保证第一导电类型区域的多少载流子和第二导电类型区域中的多数载流子可以相互耗尽。对该硅衬底进行热退火处理，以稳定该硅衬底的内部结构，从而达到平衡状态。退火后，在硅衬底上形成一层硅片，并向该硅片中注入大剂量的氧离子，以使该硅片中注入氧离子的部分氧离子的含量达到1.8×1018cm-2，从而形成埋氧化层和顶层硅。
上述SOI衬底的制备方法，在现有的SOI衬底制备技术中形成埋氧化层步骤之前加入了光刻、注入、退火工序，从而在硅衬底中形成了具有一定深度、且网格状交错分布且相互隔断的不同导电类型的区域。使用该制备方法制备的SOI衬底，衬底中有电流通过时，不同导电类型的区域中不同的多数载流子相互耗尽，从而增大衬底电阻，增大衬底的电隔离效果。同时，硅衬底的导热性远好于埋氧化层，有利于使用该SOI衬底的器件的散热。使用该SOI衬底制备方法制备的SOI衬底，用于生产集成电路时，可以提高MOS器件的隔离度和线性度，减小MOS器件的寄生电容；使用该SOI衬底制备方法制备的SOI衬底用于生产无源器件时，可以提高无源器件的电阻、电容、电感隔离度，提升无源器件的线性度、提高品质因子、减小损耗。
如图3及图4所示，一种SOI衬底，包括：硅衬底100、埋氧化层200、顶层硅300。
硅衬底XZ平面130XZ平面130包括多个第一导电类型区域121和多个第二导电类型区域122。多个第一导电类型区域121和多个第二类型导电区域呈网格状交错分布，且具有一定厚度。各第一导电类型区域121之间被第二导电类型区域122隔断，各第二导电类型区域122被第一导电类型区域121隔断。第一导电类型区域121和第二导电类型区域122可以分布满硅衬底100的XZ平面130，也可以仅分布在部分XZ平面130。第一导电类型和第二导电类型为相反的导电类型。
埋氧化层200位于硅衬底100上XZ平面130与硅衬底100相接触。
顶层硅300位于埋氧化层200上，与埋氧化层200接触。
上述SOI衬底，其硅衬底100和埋氧化层200相接触的一面形成了具有一定厚度、相互隔断的第一导电类型区域121和第二导电类型区域122，第一导电类型区域121的多数载流子和第二导电类型区域122的多数载流子的类型不同，从而为相反的导电类型。当该SOI衬底应用于集成电路或任何器件，SOI衬底中有电流通过时，第一导电类型区域121的多数载流子和第二导电类型区域122中的多数载流子相互耗尽，从而增大了衬底的电阻，并减小了衬底的电容，增强衬底的电隔离效果。同时，第一导电类型区域121和第二导电类型区域122为硅材料，其导热性能远好于埋氧化层200，因此不影响SOI衬底的散热性。该SOI衬底用于生产集成电路时，可以提高MOS器件的隔离度和线性度，减小MOS器件的寄生电容；该SOI衬底用于生产无源器件时，可以提高无源器件的电阻、电容、电感隔离度，提升无源器件的线性度、提高品质因子、减小损耗。
应当理解的是，第一导电类型可以是N型或P型的任意一种，当第一导电类型为N型时，第一导电类型区域121中的多数载流子为电子，第二导电类型为P型，第二导电类型区域122中的多数载流子为空穴。当第一导电类型为P型时，第一导电类型区域121中的多数载流子为空穴，第二导电类型为N型，第二导电类型区域122中的多数载流子为电子。
在一个实施例中，各第一导电类型区域121和各第二导电类型区域122，其在XZ平面130上呈现的图形为规则的正方形。且在垂直于XZ平面130的方向上，第一导电类型区域121和第二导电类型区域122具有一定深度。从而使该SOI衬底在XZ平面130及垂直于XZ平面130的方向上，均可以通过载流子相互耗尽从而降低衬底电阻，增强衬底隔离效果。需要理解的是，各第一导电类型区域121和各第二导电类型区域122的形状可以是正方形，也可以是长方形、圆形或其他或规则或不规则形状。各第一导电类型区域121的深度和各第二导电类型区域122的深度可以是1μm，也可以是5μm，或其他深度。第一导电类型区域121的形状及深度和第二导电类型区域122的形状及深度并不局限于某一形状或数值，其原理满足通过相互交错的不同导电类型区域的载流子相互耗尽从而增大衬底电阻，均应理解为处于本申请的保护范围之内。
在一个实施例中，如图3所示，交错分布的各第一导电类型区域121和各第二导电类型区域122位于硅衬底100的表层时，即各第一导电类型区域121和各第二导电类型区域122延伸至硅衬底100的一个上表面或下表面时，埋氧化层200位于硅衬底100上，且和各第一导电类型区域121和各第二导电类型区域122相接触。
在另一个实施例中，如图6所示，交错分布的各第一导电类型区域121和各第二导电类型区域122也可以位于硅衬底100的内部，即各第一导电类型区域121和各第二导电类型区域122未延伸至硅衬底100的一个上表面或下表面时，埋氧化层200位于硅衬底上，顶层硅300位于埋氧化层200上。
在一个实施例中，如图4及图5所示，交错分布的各第一导电类型区域121和各第二导电类型区域122可以分布满整个XZ平面130，也可以如图7所示，交错分布的各第一导电类型区域121和各第二导电类型区域122仅分布在部分XZ平面130。
在一个实施例中，第一导电类型为N型时，第二导电类型为P型。各第一导电类型区域121中的多数载流子浓度范围为1×1015cm-3至1×1019cm-3。例如，第一导电类型区域121中的多数载流子，即电子的浓度可以是1×1015cm-3，也可以是1×1019cm-3，还可以是1×1017cm-3。各第二导电类型区域122中的多数载流子浓度范围为1×1015cm-3至1×1019cm-3。例如，第二导电类型区域122中的多数载流子，即空穴的浓度可以是1×1015cm-3，也可以是1×1019cm-3，还可以是1×1017cm-3。
在一个具体的实施例中，第一导电类型为N型，第二导电类型为P型。第一导电类型区域121中的电子浓度为1×1015cm-3，第二导电类型区域122中的空穴浓度为1×1015cm-3。
在一个具体的实施例中，第一导电类型为N型，第二导电类型为P型。第一导电类型区域121中的电子浓度为1×1017cm-3，第二导电类型区域122中的空穴浓度为1×1017cm-3。
在一个具体的实施例中，第一导电类型为N型，第二导电类型为P型。第一导电类型区域121中的电子浓度为1×1019cm-3，第二导电类型区域122中的空穴浓度为1×1019cm-3。
在一个实施例中，第一导电类型为P型时，第二导电类型为N型。各第一导电类型区域121中的多数载流子浓度范围为1×1015cm-3至1×1019cm-3。例如，第一导电类型区域121中的多数载流子，即空穴的浓度可以是1×1015cm-3，也可以是1×1019cm-3，还可以是1×1017cm-3。各第二导电类型区域122中的多数载流子浓度范围为1×1015cm-3至1×1019cm-3。例如，第二导电类型区域122中的多数载流子，即电子的浓度可以是1×1015cm-3，也可以是1×1019cm-3，还可以是1×1017cm-3。
在一个具体的实施例中，第一导电类型为P型，第二导电类型为N型。第一导电类型区域121中的空穴浓度为1×1015cm-3，第二导电类型区域122中的电子浓度为1×1015cm-3。
在一个具体的实施例中，第一导电类型为P型，第二导电类型为N型。第一导电类型区域121中的空穴浓度为1×1017cm-3，第二导电类型区域122中的电子浓度为1×1017cm-3。
在一个具体的实施例中，第一导电类型为P型，第二导电类型为N型。第一导电类型区域121中的空穴浓度为1×1019cm-3，第二导电类型区域122中的电子浓度为1×1019cm-3。
在一个实施例中，各第一导电类型区域121的多数载流子数目与各第二导电类型区域122的多数载流子数目相等。为使各第一导电类型区域121的多数载流子数目和各第二导电类型区域122的多数载流子数目相等，第一导电类型区域121的多数载流子浓度和第二导电类型区域122的多数载流子浓度可以相等也可以不相等。当第一导电类型区域121的多数载流子浓度和第二导电类型区域122的多数载流子浓度相等时，第一导电类型区域121在XZ平面130上的形状、大小应和第二导电类型区域122在XZ平面130上的形状、大小相等。当第一导电类型区域121的多数载流子浓度和第二导电类型区域122的多数载流子浓度不相等时，可以根据第一导电类型区域121的多数载流子浓度和第二导电类型区域122的多数载流子浓度适当调节第一导电类型区域121和第二导电类型区域122在XZ平面130上的大小，以使各第一导电类型区域121的多数载流子数目和各第二导电类型区域122的多数载流子数目相等。
在一个具体的实施例中，第一导电类型为N型，第二导电类型为P型。各第一导电类型区域121中的电子浓度和各第二导电类型区域122中的空穴浓度均为1×1017cm-3。第一导电类型区域121的深度为5μm，硅衬底厚度为500μm。由于第二导电类型区域122和硅衬底为同一导电类型，因此可以认为第二导电类型区域122厚度为500μm。
如图3及图4所示。在一个具体的实施例中，一种SOI衬底，包括：硅衬底100、埋氧化层200及顶层硅300。在垂直于XZ平面130的方向上，即在Y方向上，硅衬底100的厚度为500μm。硅衬底100的导电类型为P型。硅衬底100的一个表层包括多个P型导电区域和N型导电区域。P型导电区域和N型导电区域呈网格状交错分布、相互隔断，且P型导电区域和N型导电区域完全覆盖硅衬底100的XZ平面130。各P型导电区域在X方向上的长度为5μm，在Z方向上的长度为5μm，在Y方向上的厚度为5μm。各N型导电区域在X方向上的长度为5μm，在Z方向上的长度为5μm，在Y方向上的厚度为5μm。硅衬底10上设有1μm厚的埋氧化层200，埋氧化层200完全覆盖硅衬底100，且与硅衬底100的各第一导电类型区域121和各第二导电类型区域122相接触。埋氧化层200上设有2μm厚的顶层硅300，顶层硅300完全覆盖埋氧化层200。顶层硅300不与硅衬底100有接触。
在一个具体的实施例中，第一导电类型为N型，第二导电类型为P型。各第一导电类型区域121中的电子浓度为1×1017cm-3，各第二导电类型区域122中的空穴浓度为0.8×1017cm-3。第一导电类型区域121的深度为5μm，硅衬底厚度为500μm。由于第二导电类型区域122和硅衬底为同一导电类型，因此可以认为第二导电类型区域122厚度为500μm。
如图5所示，在该具体的实施例中，由于第一导电类型区域121中的电子浓度为1×1017cm-3，而各第二导电类型区域122中的空穴浓度为0.8×1017cm-3，为使各第一导电类型区域121中的电子数目和各第二导电类型区域122中的空穴数目相等，因此调整第一导电类型区域121在Z方向上的长度为4μm。即，各N型导电区域在X方向上的长度为5μm，在Z方向上的长度为4μm，在Y方向上的厚度为5μm。各N型导电区域在X方向上的长度为5μm，在Z方向上的长度为5μm，在Y方向上的厚度为5μm。
上述SOI衬底，当衬底中有电流通过时，X和Z方向上的N型导电区域和P型导电区域相互耗尽，形成串联的二极管结构，显著减小了在XZ平面130上的结电容Cjsw，同时，Y方向的埋氧化层200产生的寄生电容Cox、结电容Cj、衬底电容Csi也形成Y方向上的串联结构，进一步降低了寄生电容。同时，X方向、Y方向和Z方向上的N型导电区域和P型导电区域的多数载流子相互耗尽，也增大了衬底电阻Rsi，加强衬底的电隔离效果。本实施例中的SOI衬底，通过网格状分布的N型导电区域和P型导电区域，极大地减小了衬底中的损耗，增强了衬底的隔离和线性度，从而提高了SOI衬底上的集成电路或器件的综合性能。该SOI衬底，用于生产集成电路时，可以提高MOS器件的隔离度和线性度，减小MOS器件的寄生电容；该SOI衬底用于生产无源器件时，可以提高无源器件的电阻、电容、电感隔离度，提升无源器件的线性度、提高品质因子、减小损耗。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种SOI衬底的制备方法，其特征在于，包括如下步骤：
提供具有第一导电类型的硅衬底；
在所述硅衬底内形成多个第一导电类型区域和多个第二导电类型区域，所述第一导电类型区域和所述第二导电类型区域交错分布，所述第一导电类型区域与所述第二导电类型区域的导电类型相反；
形成设于所述硅衬底上的埋氧化层和设于所述埋氧化层上的顶层硅。
2.根据权利要求1所述的制备方法，其特征在于，所述在所述硅衬底内形成多个第一导电类型区域和多个第二导电类型区域的步骤之后、所述形成设于所述硅衬底上的埋氧化层和设于所述埋氧化层上的顶层硅的步骤之前，还包括对所述硅衬底进行热退火处理的步骤。
3.根据权利要求1所述的制备方法，其特征在于，所述在所述硅衬底内形成多个第一导电类型区域和多个第二导电类型区域的步骤包括：
在所述硅衬底上涂覆光刻胶层；
通过曝光显影在所述光刻胶层开设多个第二导电类型区域的注入窗口；
通过所述第二导电类型区域的注入窗口向所述硅衬底注入第二导电类型离子。
4.根据权利要求3所述的制备方法，其特征在于，所述通过所述第二导电类型区域的注入窗口向所述硅衬底注入第二导电类型离子的步骤中，所述第二导电类型离子的注入深度范围为1μm至5μm。
5.根据权利要求1至3任意一项所述的制备方法，其特征在于，各所述第一导电类型区域和各所述第二导电类型区域呈网格状交错分布。
6.一种SOI衬底，其特征在于，包括：
硅衬底，包括第一导电类型区域和第二导电类型区域，所述第一导电类型区域和所述第二导电类型区域交错分布；
埋氧化层，位于所述硅衬底上；
顶层硅，位于所述埋氧化层上。
7.根据权利要求6所述的SOI衬底，其特征在于，各所述第一导电类型区域和各所述第二导电类型区域位于所述硅衬底的表层时，所述埋氧化层位于所述硅衬底上，且与各所述第一导电类型区域和各所述第二导电类型区域接触。
8.根据权利要求6所述的SOI衬底，其特征在于，各所述第一导电类型区域的多数载流子浓度范围为1×1015cm-3至1×1019cm-3；各所述第二导电类型区域的多数载流子浓度范围为1×1015cm-3至1×1019cm-3。
9.根据权利要求6所述的SOI衬底，其特征在于，各所述第一导电类型区域和各所述第二导电类型区域的形状相同或不同。
10.根据权利要求6所述的SOI衬底，其特征在于，各所述第一导电类型区域和各所述第二导电类型区域中多数载流子的浓度相同或不同。
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