CN110138384A - 连续逼近式模拟数字转换器的校正电路与校正方法 - Google Patents

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Abstract

本申请公开了连续逼近式模拟数字转换器的校正电路及校正方法。该连续逼近式模拟数字转换器包含一比较器且产生一数字码。该校正方法包含以下步骤：(a)在该比较器的两输入端制造一电压差，其中该电压差的绝对值小于等于该数字码的一最低有效位所对应的电压的绝对值；(b)依据该连续逼近式模拟数字转换器的一定时器是否发出一中断信号更新一计数值，其中该定时器在一延迟时间到达后发出该中断信号；(c)重复步骤(a)至步骤(b)达一预设次数；(d)根据该预设次数及该计数值计算一几率；以及(e)根据该几率调整该延迟时间。

Description

连续逼近式模拟数字转换器的校正电路与校正方法
技术领域
本发明是关于连续逼近式模拟数字转换器(successive approximationregister analog-to-digital converter,以下简称SAR ADC)，尤其是关于SARADC的定时器的校正电路与校正方法。
背景技术
图1是习知SAR ADC的局部电路图。SAR ADC 100包含比较器110、异或门120、定时器130以及D正反器140。SAR ADC 100产生一个数字码需要比较器110进行多次比较操作。举例来说，一个N位的SAR ADC100需要比较器110进行N次比较操作以产生一个N位的数字码。如图1所示，在某一次的比较操作中比较器110的输入端的电压差为Vin，输出电压为outp及outn。一个正确的比较操作意谓比较结束后输出电压outp及outn的其中一者为高电平，另一者为低电平，使得异或门120的输出为高电平。当比较器110根据启动信号S开始进行比较时，定时器130亦根据启动信号S开始计时。开始计时后，定时器130于延迟时间到达时发出中断信号Tout。当异或门120的输出在延迟时间内由低电平变化为高电平(代表比较器110由重置至完成比较)，D正反器140对应输出高电平的信号VLD，指示比较器110顺利完成一次的比较操作。反之，当异或门120的输出在延迟时间内没有由低电平变化为高电平时，D正反器140对应输出低电平的信号VLD，指示比较器110无法顺利完成该次比较操作。
比较器110所需的比较时间与输入电压差Vin有关。图2为比较器所需的比较时间与输入电压差的关系图。一般而言，当电压差Vin愈小时，比较器110所需的比较时间愈长。如图2所示，当输入电压差为一个LSB的电压(此例为0.24mV)时，比较时间约等于160ps。如果比较器110所需的比较时间小于160ps，则代表比较器110的输入电压差大于0.24mV；反之，如果比较器110所需的比较时间大于160ps，则代表比较器110的输入电压差小于0.24mV。
图3A和图3B为SAR ADC的转换时间的波形图。如图3A所示，假设SAR ADC 100产生一个N位的数字码需要时间Treq，则实作时会预留额外的缓冲时间区间Tbuf，使得SARADC100总共有允许时间Tcon来产生一个数字码。不幸地，SAR ADC 100可能遭遇比较器110在某次的比较操作耗费过长的比较时间(例如图3B所示，对应位bi的比较操作耗费异常长的时间)，使得SAR ADC 100无法在允许时间Tcon内产生数字码。定时器130便是用来防止缓冲时间区间Tbuf耗尽的情形发生，亦即防止比较器110的亚稳态错误(metastability error)发生，因此定时器130亦可称为亚稳态侦测器(metastability detector)或邻近侦测器(proximitydetector)。适当地设计定时器130的延迟时间可以确保SAR ADC 100的稳定操作。然而，比较器110与定时器130在电路结构上的差异或不匹配易导致比较器110的比较时间与定时器130的延迟时间的相依性受到制程、电压及温度的影响。因此需要对定时器130进行校正以确保SAR ADC 100的稳定性。
发明内容
鉴于先前技术的不足，本发明的一目的在于提供一种SAR ADC的校正电路与校正方法，以提高SAR ADC的稳定性。
本发明披露一种连续逼近式模拟数字转换器的校正方法。在该连续逼近式模拟数字转换器产生一数字码之前，该连续逼近式模拟数字转换器的一比较器执行N次比较操作，该N次比较操作的最后一次比较操作对应该数字码的一最低有效位。该校正方法包含以下步骤：(a)输入一电压至该连续逼近式模拟数字转换器；(b)在该N次比较的前N-1次比较中，关闭该连续逼近式模拟数字转换器的一定时器，其中该定时器在一延迟时间到达后发出一中断信号；(c)在该N次比较的最后一次比较时，开启该定时器；(d)重复步骤(a)至步骤(c)达一预设次数，并于此期间内根据该定时器是否发出该中断信号更新一计数值；(e)根据该预设次数及该计数值计算一几率；以及(f)根据该几率调整该延迟时间。
本发明还披露一种连续逼近式模拟数字转换器的校正方法。该连续逼近式模拟数字转换器包含一比较器且产生一数字码。该校正方法包含以下步骤：(a)在该比较器的两输入端制造一电压差，其中该电压差的绝对值小于等于该数字码的一最低有效位所对应的电压的绝对值；(b)依据该连续逼近式模拟数字转换器的一定时器是否发出一中断信号更新一计数值，其中该定时器在一延迟时间到达后发出该中断信号；(c)重复步骤(a)至步骤(b)达一预设次数；(d)根据该预设次数及该计数值计算一几率；以及(e)根据该几率调整该延迟时间。
本发明的SAR ADC的校正电路与校正方法可以修正因制程、电压及温度变化所导致的比较时间与延迟时间的不匹配。本发明的SAR ADC的校正电路与校正方法使用易于实作且有效率的方法校正SAR ADC的定时器，经校正后的SAR ADC在效能上有显著的提升(例如大幅降低位错误率(bit error rate,BER))。
有关本发明的特征、实作与功效，还配合图式作实施例详细说明如下。
附图说明
[图1]为习知SAR ADC的局部电路图；
[图2]为比较器所需的比较时间与输入电压差的关系图；
[图3A和图3B]为SAR ADC的转换时间的波形图；
[图4]为本发明的定时器校正电路的功能方块图；
[图5]为本发明定时器校正方法的一实施例的流程图；
[图6]为本发明定时器校正方法的另一实施例的流程图；以及
[图7]为一个12位的SAR ADC的4096个最后一次比较操作的比较器的输入电压差的统计。
具体实施方式
以下说明内容的技术用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。
本发明的披露内容包含SAR ADC的校正电路与校正方法。由于本发明的SAR ADC的校正电路所包含的部分元件单独而言可能为已知元件，因此在不影响该装置发明的充分公开及可实施性的前提下，以下说明对于已知元件的细节将予以节略。此外，本发明的SARADC的校正方法的部分或全部流程可以是软件和/或固件的形式，并且可藉由本发明的SARADC的校正电路或其等效装置来执行，在不影响该方法发明的充分揭露及可实施性的前提下，以下方法发明的说明将着重于步骤内容而非硬体。
对一个N位的SAR ADC而言，在前面N-1次的比较操作中，比较器的输入端的电压差难以预测，但在最后一次的比较操作(即第N次比较操作，对应N位数字码的最低有效位(least significant bit,LSB))中，比较器的输入端的电压差有相当高的几率介于±VLSB之间。电压VLSB为SARADC的最低有效位所对应的电压。因此可以依据此特性来对SAR ADC的定时器进行校正。
图4为本发明的定时器校正电路的功能方块图。校正电路包含控制电路320及存储器340。控制电路320耦接比较器310、定时器330以及存储器340。控制电路320包含计数器325。存储器340储存目标几率Pt。图5为本发明定时器校正方法的一实施例的流程图。同时参阅图4及图5。校正开始时，控制电路320先重置计数器325(亦即归零计数器325的计数值C及回合数R)(步骤S405)。接下来，控制电路320控制SAR ADC接收任意电压(步骤S410)。在此假设SAR ADC为N位。在前面的N-1次的比较操作中，控制电路320控制定时器330关闭(步骤S420)。在接下来的第N次的比较操作中，控制电路320控制定时器330开启(步骤S430)。对同步式的SAR ADC而言，控制电路320可以根据SAR ADC的系统时脉CLK来判断第N次的比较操作的开始时间；对非同步式的SARADC而言，控制电路320可以根据比较器310的输出电压outp及outn来判断第N次比较操作的开始时间。更明确地说，同步式的SARADC的比较操作的周期(即系统时脉CLK的周期)固定，而非同步式的SARADC没有固定的比较操作周期。非同步式的SARADC以输出电压outp及outn呈现不同的电平作为一个比较操作的结束。
在步骤S440中，计数器325根据定时器330是否发出中断信号更新计数值C。此计数值C可以是中断信号的发生次数或是未发生次数。中断信号的发生代表比较器310的第N次比较操作的比较时间大于定时器330的延迟时间；反之，则代表比较器310的第N次比较操作的比较时间小于等于定时器330的延迟时间。步骤S410至步骤S450视为一个回合。当一个回合结束时，计数器325更新回合数R(例如将回合数R增加1)(步骤S450)，接着控制电路320判断回合数R是否已达目标回合数Rt(步骤S460)。目标回合数Rt可以由测试者自行决定。
控制电路320重复步骤S410至步骤S450直到回合数R等于目标回合数Rt(步骤S460判断为是)。控制电路320接着根据目标回合数Rt及计数值C计算中断发生或未发生的几率P(步骤S470)，并判断几率P是否落于预设的范围中，亦即判断几率P与目标几率Pt的差值小于预设值(步骤S480)。如果步骤S480为是，则结束校正程序；如果为否，则控制电路320根据几率P发出控制信号Ctrl调整定时器330的延迟时间(步骤S490)。步骤S490完成后，校正流程回到步骤S405。
上述的目标几率Pt可以是一个范围，如果几率P落于该范围中，则步骤S480为是，也就是说定时器330的延迟时间不需调整。
如果计数值C对应中断信号的发生次数，则对应中断发生的几率P＝C/Rt，以及对应中断未发生的几率P＝(Rt-C)/Rt；如果计数值C对应中断信号的未发生次数，则对应中断发生的几率P＝(Rt-C)/Rt，以及对应中断未发生的几率P＝C/Rt。视几率P的定义，步骤S490有不同的调整机制。如果几率P对应中断发生的几率，则控制电路320根据以下的机制调整定时器330的延迟时间：(1)当几率P大于目标几率Pt时，控制电路320增加定时器330的延迟时间；以及(2)当几率P小于目标几率Pt时，控制电路320减少定时器330的延迟时间。如果几率P对应中断未发生的几率，则控制电路320根据以下的机制调整定时器330的延迟时间：(1)当几率P大于目标几率Pt时，控制电路320减少定时器330的延迟时间；以及(2)当几率P小于目标几率Pt时，控制电路320增加定时器330的延迟时间。
定时器330可以例如藉由对电容充电来产生中断信号Tout，此情况下延迟时间与充电电流及电容的大小有关。控制电路320在步骤S420中可以藉由不对该电容充电以关闭定时器330，且在步骤S490中可以藉由改变充电电流及电容来调整延迟时间。比较器310及定时器330为习知的元件，而且其实施变化为本技术领域具有通常知识者所熟知，故不再贽述。
在一些实施例中，校正流程开始时延迟时间被设为极大(例如所允许的最大值)；在这样的情况下，步骤S405至步骤S490可能被执行多次，其中第一次执行步骤S470所得的几率P等于或接近0(当几率P对应中断发生的几率)或等于或接近1(当几率P对应中断未发生的几率)。控制电路320于之后每次执行步骤S490时单调地减少定时器330的延迟时间。
在其他实施例中，校正流程开始时延迟时间被设为极小(例如所允许的最小值)；在这样的情况下，步骤S405至步骤S490可能被执行多次，其中第一次执行步骤S470所得的几率P等于或接近1(当几率P对应中断发生的几率)或等于或接近0(当几率P对应中断未发生的几率)。控制电路320于之后每次执行步骤S490时单调地增加定时器330的延迟时间。
如先前所述，因为在步骤S430中SAR ADC的比较器310的输入端的电压差有相当高的几率介于±VLSB之间，所以本发明的其他实施例亦可以在比较器310的输入端输入±VLSB之间的电压来进行校正。图6为本发明定时器校正方法的另一实施例的流程图。图6的校正流程的大多数步骤与图5相似或相同，差别在于在步骤S510中控制电路320在SAR ADC的比较器310的两输入端制造一个预设的电压差Vd，此预设电压差的绝对值小于等于SAR ADC的一个LSB所对应的电压的绝对值(亦即-VLSB≦Vd≦VLSB)。接下来的步骤与图5相同，故不再赘述。相较于图5，图6的校正流程更有效率，因为可以省下执行步骤S420所需的时间。
图6的校正流程假设比较器310的两输入端之间不存在偏移(offset)。在一些实施例中，进行图6的校正流程之前先对比较器310进行偏移校正。
在一些实施例中，目标几率Pt可以根据中断发生或未发生的几率与比较器310的输入端信号大小的对应关系来决定。因此，校正完成后，定时器330的延迟时间实质上等于比较器310的输入电压差为预设值时所对应的比较时间。此预设值例如是SAR ADC的一个LSB所对应的电压。图7为一个12位的SAR ADC的4096个最后一次比较操作的比较器的输入电压差的统计(横轴为次数，纵轴为电压)。由图可见，输入电压差落于±VLSB(VLSB＝1000mv/212＝0.244mv)之间。藉由图7可以得知对应目标几率Pt的比较器的输入电压差。
在一些实施例中，目标几率Pt可以设定为与图3A及图3B所示的缓冲时间区间Tbuf的长度成比例。缓冲时间区间Tbuf的长度可以例如是允许时间Tcon的10％。
在一些实施例中，目标几率Pt可以设定为不趋近于0且不大于或趋近于1，例如0.1≦Pt≦0.9，或0.2≦Pt≦0.9。
在一些实施例中，控制电路320可以是数字电路，例如是一个数字信号处理器(digital signal processor,DSP)、微控制器(micro controller,MCU)或微处理器等。存储器340可以储存多个程序代码或程序指令，控制电路320藉由执行该些程序代码或程序指令来实现其功能。本发明的校正方法及校正电路可以应用于同步式及非同步式的SAR ADC。
由于本技术领域具有通常知识者可藉由本案的装置发明的披露内容来了解本申请的方法发明的实施细节与变化，因此，为避免赘文，在不影响该方法发明的披露要求及可实施性的前提下，重复的说明在此予以节略。请注意，前公开的图示中，元件的形状、尺寸、比例以及步骤的顺序等仅为示意，供本技术领域具有通常知识者了解本发明之用，非用以限制本发明。
虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。
符号说明
100 连续逼近式模拟数字转换器
110、310 比较器
120 异或门
130、330 定时器
140 D正反器
320 控制电路
325 计数器
340 存储器
S405～S490、S510 步骤

Claims (10)

1.一种连续逼近式模拟数字转换器的校正方法，在该连续逼近式模拟数字转换器产生一数字码之前，该连续逼近式模拟数字转换器的一比较器执行N次比较操作，该N次比较操作的最后一次比较操作对应该数字码的一最低有效位，该校正方法包含：
(a)输入一电压至该连续逼近式模拟数字转换器；
(b)在该N次比较的前N-1次比较中，关闭该连续逼近式模拟数字转换器的一定时器，其中该定时器在一延迟时间到达后发出一中断信号；
(c)在该N次比较的最后一次比较时，开启该定时器；
(d)重复步骤(a)至步骤(c)达一预设次数，并于此期间内根据该定时器是否发出该中断信号更新一计数值；
(e)根据该预设次数及该计数值计算一几率；以及
(f)根据该几率调整该延迟时间。
2.如权利要求1所述的校正方法，其中，该几率是该中断信号发生的几率，步骤(f)包含：
(f1)比较该几率与一目标几率；
(f2)当该几率大于该目标几率时，增加该延迟时间；以及
(f3)当该几率小于该目标几率时，减少该延迟时间。
3.如权利要求2所述的校正方法，还包含：
(g)重复步骤(a)至步骤(f)多次以调整多次该延迟时间；
其中第一次执行步骤(e)所得的该几率等于或接近0，且每次执行步骤(f)减少该延迟时间。
4.如权利要求2所述的校正方法，还包含：
(g)重复步骤(a)至步骤(f)多次以调整多次该延迟时间；
其中第一次执行步骤(e)所得的该几率等于或接近1，且每次执行步骤(f)增加该延迟时间。
5.如权利要求1所述的校正方法，其中，该几率是该中断信号未发生的几率，步骤(f)包含：
(f1)比较该几率与一目标几率；
(f2)当该几率大于该目标几率时，减少该延迟时间；以及
(f3)当该几率小于该目标几率时，增加该延迟时间。
6.一种连续逼近式模拟数字转换器的校正方法，该连续逼近式模拟数字转换器包含一比较器且产生一数字码，该校正方法包含：
(a)在该比较器的两输入端制造一电压差，其中该电压差的绝对值小于等于该数字码的一最低有效位所对应的电压的绝对值；
(b)依据该连续逼近式模拟数字转换器的一定时器是否发出一中断信号更新一计数值，其中该定时器在一延迟时间到达后发出该中断信号；
(c)重复步骤(a)至步骤(b)达一预设次数；
(d)根据该预设次数及该计数值计算一几率；以及
(e)根据该几率调整该延迟时间。
7.如权利要求6所述的校正方法，其中，该几率是该中断信号发生的几率，步骤(e)包含：
(e1)比较该几率与一目标几率；
(e2)当该几率大于该目标几率时，增加该延迟时间；以及
(e3)当该几率小于该目标几率时，减少该延迟时间。
8.如权利要求6所述的校正方法，其中，该几率是该中断信号未发生的几率，步骤(e)包含：
(e1)比较该几率与一目标几率；
(e2)当该几率大于该目标几率时，减少该延迟时间；以及
(e3)当该几率小于该目标几率时，增加该延迟时间。
9.如权利要求8所述的校正方法，还包含：
(f)重复步骤(a)至步骤(e)多次以调整多次该延迟时间；
其中第一次执行步骤(d)所得的该几率等于或接近1，且每次执行步骤(e)减少该延迟时间。
10.如权利要求8所述的校正方法，还包含：
(f)重复步骤(a)至步骤(e)多次以调整多次该延迟时间；
其中第一次执行步骤(d)所得的该几率等于或接近0，且每次执行步骤(e)增加该延迟时间。
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