CN110085559A - 封装装置，半导体装置和封装装置的制造方法 - Google Patents

封装装置，半导体装置和封装装置的制造方法 Download PDF

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conductive
section
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吕文隆
方仁广
黄敏龙
刘展文
许敬国
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Advanced Semiconductor Engineering Inc
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Abstract

一种封装装置包含电路层、至少一个导电区段、封装体和重布层。所述导电区段设于所述电路层上且具有第一表面和第二表面。所述封装体密封所述导电区段的至少一部分且具有第一上表面。所述导电区段的所述第一表面的第一部分和所述第二表面的至少一部分设于所述封装体的所述第一上表面上方。所述重布层设于所述封装体、所述导电区段的所述第一表面的所述第一部分和所述导电区段的所述第二表面上。

Description

封装装置，半导体装置和封装装置的制造方法
技术领域
本揭露涉及一种封装装置(package device)和制造方法，且涉及一种封装装置，其包含设于导电区段(conductive segment)的一部分上的重布层(redistributionlayer,RDL)，和所述封装装置的制造方法。
背景技术
在一些半导体封装中，互连组件(interconnection component)(例如，支柱(pillar)或电线(wire))会在其制造过程中被封装化合物(molding compound)密封(encasulate)(例如，完全密封)。因此，可使用研磨制程使此互连组件从封装体中暴露。所述研磨制程中可去除封装化合物的一部分和互连组件的一部分，使得互连组件的上表面暴露。接着，可连接RDL到互连组件的上表面。然而，此研磨制程可能较为昂贵或耗时。
发明内容
在一些实施例中，封装装置包含电路层(circuit layer)、至少一个导电区段、封装体(encapsulant)和重布层。所述导电区段设于所述电路层上，且具有第一表面和第二表面。所述封装体密封所述导电区段的至少一部分且具有第一上表面。所述导电区段的所述第一表面的第一部分和所述第二表面的至少一部分设于所述封装体的所述第一上表面上方。所述重布层设于所述封装体、所述导电区段的所述第一表面的所述第一部分和所述导电区段的所述第二表面上。
在一些实施例中，半导体装置包含电路层、逻辑组件(logic component)、封装体、重布层、第一导电区段和第二导电区段。逻辑组件设于电路层上。封装体密封所述逻辑组件。重布层设于封装体上。第一导电区段连接电路层和重布层。第二导电区段连接逻辑组件和重布层。第一导电区段和第二导电区段由单个接合线(single bonding wire)所形成。
在一些实施例中，封装装置的制造方法包含(a)形成接合线，其具有两个第一表面，且包含所述两个第一表面之间的连接区段(connecting segment)；(b)提供封装体以密封接合线且暴露接合线的连接区段的一部分；(c)去除接合线的连接区段，以将接合线分离成两个区段且形成所述区段中的每一个的第二表面；以及(d)去除封装体的一部分以暴露所述区段中的每一个的第一表面的第一部分。
附图说明
当结合附图阅读时，从以下具体实施方式易于理解本揭露的一些实施例的各方面。应注意，各种结构可能未按比例绘制，且各种结构的尺寸可出于论述的清楚起见而任意增大或减小。
图1说明根据本揭露的一些实施例的封装装置的实例的截面图。
图2说明图1中展示的区域1A的放大视图。
图3说明沿着图2中展示的线1B-1B的截面图。
图4说明根据本揭露的一些实施例的封装装置的实例的截面图。
图5说明图4中所展示的区域4A的放大视图。
图6说明沿着图5中所展示的线4B-4B的截面图。
图7说明根据本揭露的一些实施例的封装装置的实例的截面图。
图8说明图7中所展示的区域7A的放大视图。
图9说明沿着图8中所展示的线7B-7B的截面图。
图10说明根据本揭露的一些实施例的封装装置的实例的截面图。
图11说明图10中所展示的区域10A的放大视图。
图12说明沿着图11中所展示的线10B-10B的截面图。
图13说明根据本揭露的一些实施例的封装装置的实例的截面图。
图14说明根据本揭露的一些实施例的封装装置(半导体装置)的实例的截面图。
图15说明根据本揭露的一些实施例的封装装置(半导体装置)的实例的截面图。
图16说明根据本揭露的一些实施例的封装装置(半导体装置)的实例的截面图。
图17说明根据本揭露的一些实施例的封装装置(半导体装置)的实例的截面图。
图18说明根据本揭露的一些实施例的封装装置(半导体装置)的实例的截面图。
图19说明根据本揭露的一些实施例的封装装置(半导体装置)的实例的截面图。
图20说明根据本揭露的一些实施例的封装装置(半导体装置)的实例的截面图。
图21说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图22说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图23说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图24说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图25说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图26说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图27说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图28说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图29说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图30说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图31说明图30中所展示的区域30A的放大视图。
图32说明沿着图31中所展示的线30B-30B的截面图。
图33说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图34说明图33中所展示的区域33A的放大视图。
图35说明沿着图34中所展示的线33B-33B的截面图。
图36说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图37说明图36中所展示的区域36A的放大视图。
图38说明沿着图37中所展示的线36B-36B的截面图。
图39说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图40说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图41说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图42说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图43说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图44说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图45说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图46说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图47说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图48说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图49说明图48中所展示的区域48A的放大视图。
图50说明沿着图49中所展示的线48B-48B的截面图。
图51说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图52说明图51中所展示的区域51A的放大视图。
图53说明沿着图52中所展示的线51B-51B的截面图。
图54说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图55说明图54中所展示的区域54A的放大视图。
图56说明沿着图55中所展示的线54B-54B的截面图。
图57说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图58说明图57中所展示的区域57A的放大视图。
图59说明沿着图58中所展示的线57B-57B的截面图。
图60说明根据本揭露的一些实施例的封装装置的制造方法的实例的一或多个阶段。
图61说明图60中所展示的区域60A的放大视图。
图62说明沿着图61中所展示的线60B-60B的截面图。
图63说明根据本揭露的一些实施例的半导体装置的制造方法的实例的一或多个阶段。
图64说明根据本揭露的一些实施例的封装装置(半导体装置)的制造方法的实例的一或多个阶段。
图65说明根据本揭露的一些实施例的封装装置(半导体装置)的制造方法的实例的一或多个阶段。
图66说明根据本揭露的一些实施例的封装装置(半导体装置)的制造方法的实例的一或多个阶段。
图67说明根据本揭露的一些实施例的封装装置(半导体装置)的制造方法的实例的一或多个阶段。
图68说明根据本揭露的一些实施例的封装装置(半导体装置)的制造方法的实例的一或多个阶段。
图69说明根据本揭露的一些实施例的封装装置(半导体装置)的制造方法的实例的一或多个阶段。
图70说明根据本揭露的一些实施例的封装装置(半导体装置)的制造方法的实例的一或多个阶段。
图71说明根据本揭露的一些实施例的封装装置(半导体装置)的制造方法的实例的一或多个阶段。
图72说明根据本揭露的一些实施例的封装装置(半导体装置)的制造方法的实例的一或多个阶段。
图73说明根据本揭露的一些实施例的封装装置(半导体装置)的制造方法的实例的一或多个阶段。
图74说明根据本揭露的一些实施例的封装装置(半导体装置)的制造方法的实例的一或多个阶段。
图75说明根据本揭露的一些实施例的封装装置(半导体装置)的制造方法的实例的一或多个阶段。
图76说明根据本揭露的一些实施例的封装装置(半导体装置)的制造方法的实例的一或多个阶段。
图77说明根据本揭露的一些实施例的封装装置(半导体装置)的制造方法的实例的一或多个阶段。
图78说明根据本揭露的一些实施例的封装装置(半导体装置)的制造方法的实例的一或多个阶段。
图79说明根据本揭露的一些实施例的封装装置(半导体装置)的制造方法的实例的一或多个阶段。
图80说明根据本揭露的一些实施例的封装装置(半导体装置)的制造方法的实例的一或多个阶段。
具体实施方式
贯穿图式及详细描述使用共同参考标号来指示相同或类似组件。根据以下结合附图作出的详细描述将易于理解本揭露的实施例。
以下揭露内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的具体实例来阐释本揭露的某些方面。当然，这些只是实例且并不希望是限制性的。举例来说，在以下描述中，对第一特征在第二特征上面或第二特征上的形成的提及可包含第一特征和第二特征直接接触地形成或设置的实施例，并且还可包含额外特征可在第一特征与第二特征之间形成或设置以使得第一特征和第二特征可不直接接触的实施例。另外，本揭露可以在各个实例中重复参考标号和/或字母。此重复是出于简化和清楚的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。
在一种比较封装装置的制造过程中，可使用研磨制程以暴露被封装化合物密封的互连组件(例如，支柱或电线)。去除封装化合物的一部分和互连组件的一部分，使得互连组件的上表面从封装化合物暴露以与RDL连接。然而，封装化合物的去除部分可能会形成粉末粘附在互连组件的上表面上。此外，如果RDL连接到互连组件的单个表面，那么容易于所述RDL与所述互连组件之间发生分层(delamination)。
本揭露提供一种封装装置，其可以在不使用互连组件和密封此互连组件的封装化合物的研磨制程的情况下制造。在一些实施例中，所述封装装置包含至少一个导电区段，其设于电路层上且具有第一表面和第二表面；封装体，其密封所述导电区段的至少一部分且具有第一上表面，其中所述导电区段的第一表面的第一部分和第二表面的至少一部分设于所述封装体的第一上表面上方；以及重布层，其设于所述封装体、所述导电区段的第一表面的第一部分和所述导电区段的第二表面上。本揭露的至少一些实施例提供用于制造所述封装装置的技术。
图1说明根据本揭露的一些实施例的封装装置1的截面图。图2说明图1中展示的区域1A的放大视图。图3说明沿着图2中展示的线1B-1B的截面图。封装装置1包含介电层(dielectric layer)11、电路层2、封装体4、至少一个导电区段(例如，第一导电区段3a和第二导电区段3b)、RDL 5、钝化层(passivation layer)12、至少一个第一凸块下金属化层(under bump metallization,UBM)13和至少一个第二UBM 14。出于说明的目的，在图3中省略钝化层12。
介电层11具有上表面111和与上表面111相对的下表面112，且具有至少一个穿孔110，其贯穿介电层11且在上表面111与下表面112之间延伸。介电层11可包含有机介电材料，例如苯并环丁烯(benzocyclobutene,BCB)、双马来酰亚胺三嗪(bismaleimidetriazine,BT)、味之素堆积膜(Ajinomoto build-up film,ABF)、环氧树脂、聚酰亚胺(polyimide,PI)；或无机介电材料，例如SiOx、SiNx、TaOx、玻璃、硅或陶瓷。在一些实施例中，介电层11可包含固化光可成像电介质(cured photoimageable dielectric,PID)材料。
电路层2设于介电层11的上表面111上且于介电层11的穿孔110中。举例来说，电路层2可包含设于介电层11的上表面111上的至少一个凸块衬垫(bump pad)24，和设在介电层11的穿孔110中的至少一个导电通孔(conductive via)26。在一些实施例中，如图1到3中所展示，电路层2可包含第一金属层21、第二金属层22和第三金属层23。第一金属层21和第二金属层22可以是晶种层(seed layer)且包含钛、铜、镍、钨和/或铂或其合金，且可以通过溅镀(sputtering)形成。第三金属层23可包含铜、锡、金、银、镍和/或钯或其合金，且可以通过电镀(electroplating)、无电极电镀(electroless plating)或印刷(printing)形成。第一UBM 13可以设于导电通孔26邻近于介电层11的下表面112的一侧上。第一UBM 13可包含钯和/或金。
封装体4，例如封装化合物，设于介电层11的上表面111上且覆盖电路层2。封装体4具有第一上表面41及第二上表面42，及与第一上表面41及第二上表面42相对的下表面43。第一上表面41及第二上表面42并不共面(coplanar)。举例来说，第一上表面41设于第二上表面42上方(例如，第一上表面41相较于上表面42更远离下表面43)。在一些实施例中，第一上表面41大体上是平坦的，且第二上表面42大体上呈环形(annular)或半圆柱体(semi-cylinder)形状。第二上表面42在两侧处与第一上表面41相交，且从第一表面41凹入以形成空腔(cavity)44。封装体4的下表面43设于介电层11的上表面111上。在一些实施例中，封装体4的材料可相同或类似于介电层11的材料。
在一些实施例中，如图1中所示，至少一个导电区段包含第一导电区段3a及与第一导电区段3a分离的第二导电区段3b。第一导电区段3a和第二导电区段3b可由单个接合线形成。举例来说，第一导电区段3a可包含接合线的第一接合部分(first bond portion)(例如，球形接合(ball bond))，且第二导电区段3b可包含接合线的第二接合部分(secondbond portion)(例如，楔形接合(wedge bond)或尾部接合(tail bond))。在一些实施例中，第二导电区段3b可以进一步包含设于电路层2上的螺柱部分(stud portion)36，以增强与电路层2的接合。然而，在其它实施例中，可省略螺柱部分36。第一导电区段3a和第二导电区段3b可设于电路层2上(例如，各自设于相应的凸块衬垫24上)且贯穿封装体4。封装体4密封第一导电区段3a的至少一部分。在一些实施例中，封装体4还密封第二导电区段3b的至少一部分，且封装体4的空腔44位于第一导电区段3a与第二导电区段3b之间。
第一导电区段3a具有第一表面31和第二表面32。第一表面31和第二表面32彼此相交(intersect)。举例来说，第二表面32为凹表面(concave surface)。第一表面31大体上为环形表面(在图3中可以看出)，且从第二表面32的周边延伸。第一表面31的第一部分311从封装体4暴露且设于封装体4的第一上表面41上方。第二表面32从封装体4暴露，且第二表面32的至少一部分设于封装体4的第一上表面41上方。在一些实施例中，如图1和2中所展示，第一导电区段3a的第二表面32(例如，整个第二表面32)设于封装体4的第一上表面41上方。封装体4的第二上表面42设在第一导电区段3a的第二表面32下方。第一导电区段3a的第一表面31的平均粗糙度不同于第一导电区段3a的第二表面32的平均粗糙度。在一些实施例中，第一导电区段3a的第一表面31的平均粗糙度小于第一导电区段3a的第二表面32的平均粗糙度。举例来说，第二表面32的平均粗糙度可为第一表面31的平均粗糙度的至少约1.5倍、约2倍、至少约3倍、或至少约5倍。举例来说，第一表面31的平均粗糙度可小于约20nm，且第二表面32的平均粗糙度可大于约40nm。如图1和2中所示，第一导电区段3a的部分34从封装体4暴露。第一表面31的第一部分311和第二表面32为第一导电区段3a的暴露部分34的表面。第二导电区段3b同样具有第一表面31和第二表面32，且包含暴露部分34。第二导电区段3b的第一表面31、第二表面32和暴露部分34类似于第一导电区段3a的所述表面和部分，且因此并不赘述。第一导电区段3a和第二导电区段3b可包含导电金属，例如锡、铝、金、银或铜或其合金。在一些实施例中，第一导电区段3a的高度可为约150微米(μm)到约500μm。第一导电区段3a的最大直径，例如第一导电区段3a附接到电路层2的一部分的直径，可为约10μm到约50μm。第一导电区段3a的高宽比(aspect ratio,A/R)可大于约10:1(例如，可为约11:1或更高、约12:1或更高、或约13:1或更高)。
RDL 5设于封装体4、第一导电区段3a的第一表面31设于封装体4的第一上表面41上方的的第一部分311、和第一导电区段3a的第二表面32上。类似地，RDL 5还设于第二导电区段3b的第一表面31设于封装体4的第一上表面41上方的第一部分311、和第二导电区段3b的第二表面32上。如图1和2中所示，RDL 5设于封装体4的第一上表面41和第二上表面42两者上。RDL 5覆盖第一导电区段3a的暴露部分34和第二导电区段3b的暴露部分34。RDL 5设于第一导电区段3a的第一表面31的第一部分311和第一导电区段3a的第二表面32上且与其共形(conformal)。类似地，RDL 5还可设于第二导电区段3b的第一表面31的第一部分311和第二导电区段3b的第二表面32上且与其共形。在一些实施例中，第一导电区段3a和第二导电区段3b两者均连接电路层2和RDL 5。类似于电路层2，RDL 5同样可包含多个金属层，包含第四金属层51、第五金属层52和第六金属层53。第四金属层51和第五金属层52可为晶种层且包含钛、铜、镍、钨和/或铂、或其合金，且可通过溅镀形成。第六金属层53可包含铜、锡、金、银、镍和/或钯、或其合金，且可通过电镀、无电极电镀或印刷形成。
钝化层12设于封装体4的第一上表面41、RDL 5和封装体4的第二上表面42上。钝化层12延伸到封装体4的空腔44中。RDL 5的至少一部分从钝化层12暴露以供外部连接。钝化层12的材料可与介电层11的材料相同。第二UBM 14可设于RDL 5的暴露部分上。在一些实施例中，第二UBM 14包含第一层141和第二层142。第一层141包含镍，且第二层142包含钯和/或金。
在封装装置1中，由于导电区段(例如，第一导电区段3a)的第一表面31的第一部分311和第二表面32的至少一部分设于封装体4的第一上表面41上方，且由于RDL 5设于第一导电区段3a的第一表面31的第一部分311和第二表面32上，因此RDL 5与第一导电区段3a之间的接触面积较大。因此，可减小电路电阻，且可降低RDL 5分层的可能性。第一上表面41与第二上表面42之间的高度差异(level difference)可进一步降低RDL 5分层的可能性以及钝化层12分层的可能性。另外，由于第一导电区段3a的第二表面32的平均粗糙度大于第一导电区段3a的第一表面31，因此可使RDL 5易于粘附到第一导电区段3a。
图4说明根据本揭露的一些实施例的封装装置1a的截面图。图5说明图4中所展示的区域4A的放大视图。图6说明沿着图5中所展示的线4B-4B的截面图。出于说明的目的，在图6中省略钝化层12。
封装装置1a类似于图1到3中所展示的封装装置1，除第一导电区段3a的第二表面32的一部分设于封装体4的第一上表面41上方以外。第一导电区段3a的第二表面32的另一部分设在封装体4的第一上表面41下方。类似地，第二导电区段3b的第二表面32的一部分设于封装体4的第一上表面41上方，且第二导电区段3b的第二表面32的另一部分设在封装体4的第一上表面41下方。
图7说明根据本揭露的一些实施例的封装装置1b的截面图。图8说明图7中所展示的区域7A的放大视图。图9说明沿着图8中所展示的线7B-7B的截面图。出于说明的目的，在图9中省略钝化层12。
封装装置1b类似于图1到3中所展示的封装装置1，但差异如下。如图7到9中所示，封装体4的第二上表面42设于封装体4的第一上表面41上方。此外，第一导电区段3a的第一表面31(例如，整个第一表面31)可被封装体4覆盖。第一导电区段3a的第二表面32从封装体4暴露，且连接封装体4的第一上表面41和第二上表面42。举例来说，第一导电区段3a具有从封装体4暴露的第二表面32，而图1和2中所展示的暴露部分34在图7到9中所展示的封装装置1b中被省略。RDL 5可设于第一导电区段3a的第二表面32、封装体4的第一上表面41和第二上表面42上，而不会设于导电区段3a的第一表面31上。
图10说明根据本揭露的一些实施例的封装装置1c的截面图。图11说明图10中所展示的区域10A的放大视图。图12说明沿着图11中所展示的线10B-10B的横截面图。出于说明的目的，在图12中省略钝化层12。
封装装置1c类似于图1到3中所展示的封装装置1，但差异如下。如图10到12中所示，第一导电区段3a的第一表面31(例如，整个第一表面31)可被封装体4覆盖。第一导电区段3a的第二表面32从封装体4暴露，且连接封装体4的第一上表面41和第二上表面42。举例来说，第一导电区段3a具有从封装体4暴露的第二表面32，而图1和2中所展示的暴露部分34在图10到12中所展示的封装装置1b中被省略。RDL 5可设于第一导电区段3a的第二表面32、封装体4的第一上表面41和第二上表面42上，而不会设于导电区段3a的第一表面31上。
图13说明根据本揭露的一些实施例的封装装置1d的截面图。封装装置1d类似于图1到3中所展示的封装装置1，除图13中的封装装置1d进一步包含额外RDL 5a和额外钝化层12a以外。额外RDL 5a设于钝化层12上且电连接到RDL 5。类似于RDL 5，RDL 5a同样可包含多个金属层，包含第四金属层51a、第五金属层52a和第六金属层53a。第四金属层51a和第五金属层52a可为晶种层且包含钛、铜、镍、钨和/或铂、或其合金，且可通过溅镀形成。第六金属层53a可包含铜、锡、金、银、镍和/或钯、或其合金，且可通过电镀、无电极电镀或印刷形成。额外钝化层12a设于额外RDL 5a和钝化层12上，且额外RDL 5a的至少一部分从额外钝化层12a暴露。第二UBM 14设于额外RDL 5a的暴露部分上。
图14说明根据本揭露的一些实施例的封装装置1e的截面图。封装装置1e类似于图1到3中所展示的封装装置1，除图14中的封装装置1e进一步包含电子组件(electroniccomponent)6、底胶(underfill)15、封装化合物16和至少一个上焊料连接器(upper solderconnector)17以外。因此，图14的封装装置1e也可被称作“半导体装置”。
电子组件6设于电路层2上。如图14中所示，电子组件6设于介电层11的下表面112上且电连接到电路层2。举例来说，电子组件6可为半导体芯片(semiconductor die)。电子组件6包含或电连接到依序设于电子组件6的第一表面61上的至少一个导电柱63和至少一个焊料凸块64。焊料凸块64电连接到设于电路层2的导电通孔26上的第一UBM 13。
底胶15设于电子组件6与介电层11之间，且覆盖电子组件6的第一表面61、导电柱63和焊料凸块64。封装化合物16设于介电层11的下表面112上且覆盖电子组件6、底胶15和介电层11的下表面112。上焊料连接器17设于第二UBM 14上且从钝化层12突出。
图15说明根据本揭露的一些实施例的封装装置(或半导体装置)1f的截面图。类似于图1到3中所展示的封装装置1，封装装置1f同样包含介电层11、电路层2、封装体4、至少一个导电区段(例如，第一导电区段(或第三导电区段)3c和第二导电区段(或第四导电区段)3d)、RDL 5和钝化层12。然而，封装装置1f包含第一导电区段3c和第二导电区段3d替代图1到3中所展示的封装装置1的第一导电区段3a和第二导电区段3b，且图1到3中所展示的封装装置1的第一UBM 13和第二UBM 14在封装装置1f中被省略。此外，封装装置1f可以进一步包含额外电路层2a、电子组件6a、至少一个上焊料连接器17、保护层18和至少一个下焊料连接器19。
介电层11和电路层2相同或类似于图1到3中所展示的封装装置1的所述介电层和电路层，且因此并不赘述。额外电路层2a设于介电层11的下表面112上，且电连接到电路层2的导电通孔26。额外电路层2a同样可包含第一金属层21a、第二金属层22a和第三金属层23a。第一金属层21a和第二金属层22a可为晶种层且包含钛、铜、镍、钨和/或铂、或其合金，且可通过溅镀形成。第三金属层23a可包含铜、锡、金、银、镍和/或钯或其合金，且可以通过电镀、无电极电镀或印刷形成。
保护层18设于介电层11的下表面112上且覆盖额外电路层2a。额外电路层2a的至少一部分从保护层18暴露。下焊料连接器19设在保护层18中且设在额外电路层2a的暴露部分上。
电子组件6a设于电路层2上。举例来说，电子组件6a可为逻辑组件(logiccomponent)。然而，在一些其它实施例中，电子组件6a可为其它组件。电子组件6a具有第一表面61(例如，有源表面(active surface))和与第一表面61相对的无源表面(passivesurface)62。电子组件6a包含设于无源表面62上的导电层65，且至少一个凸块衬垫66设于第一表面61上。电子组件6a进一步包含至少一个焊料接点(solder joint)67，设于凸块衬垫66与相应导电通孔26之间。因此，电子组件6a可经由凸块衬垫66和焊料接点67电连接到电路层2。
封装体4，例如封装化合物，设于介电层11的上表面111上且覆盖电路层2和电子组件6a。封装体4具有第一上表面41和第二上表面42，以及与第一上表面41和第二上表面42相对的下表面43。第一上表面41和第二上表面42并不共面。举例来说，第一上表面41设于第二上表面42上方。在一些实施例中，第一上表面41大体上为平坦的，且第二上表面42大体上呈环形或半圆柱体形状。第二上表面42在两侧处与第一上表面41相交，且从第一上表面41凹入以形成空腔44。封装体4的下表面43设于介电层11的上表面111上。在一些实施例中，封装体4的材料可相同或类似于介电层11的材料。
在一些实施例中，如图15中所展示，至少一个导电区段包含第一导电区段3c及与第一导电区段3c分离的第二导电区段3d。第一导电区段3c和第二导电区段3d可由单个接合线形成。举例来说，第一导电区段3c可包含接合线的第一接合部分(例如，球形接合)，且第二导电区段3d可包含接合线的第二接合部分(例如，楔形接合或尾部接合)。在一些实施例中，第二导电区段3d可以进一步包含设于电路层2上的螺柱部分(例如图1中展示的螺柱部分36)，以增强与电路层2的接合。然而，如图15中所展示，图1中展示的螺柱部分36在图15中所展示的封装装置1f中被省略。第一导电区段3c设于电路层2上(例如，各自设于相应凸块衬垫24上)且贯穿封装体4。第二导电区段3d设于电子组件6a的导电层65上且同样贯穿封装体4。封装体4密封第一导电区段3c的至少一部分。在一些实施例中，封装体4还密封第二导电区段3d的至少一部分，且封装体4的空腔44位于第一导电区段3c与第二导电区段3d之间。
第一导电区段3c具有第一表面31和第二表面32。第一表面31和第二表面32彼此相交。举例来说，第二表面32为凹表面，且第一表面31大体上为环形表面，从第二表面32的周边延伸。第一表面31的第一部分311设于封装体4的第一上表面41上方且从封装体4暴露。第二表面32从封装体4暴露，且第二表面32的至少一部分设于封装体4的第一上表面41上方。在一些实施例中，如图15中所展示，第二表面32(例如，整个第二表面32)设于封装体4的第一上表面41上方。封装体4的第二上表面42设于第一导电区段3c的第二表面32下方。第一导电区段3c的第一表面31的平均粗糙度不同于第一导电区段3c的第二表面32的平均粗糙度。在一些实施例中，第一导电区段3c的第一表面31的平均粗糙度小于第一导电区段3c的第二表面32的平均粗糙度。举例来说，第二表面32的平均粗糙度可为第一表面31的平均粗糙度的至少约1.5倍、约2倍、至少约3倍、或至少约5倍。举例来说，第一表面31的平均粗糙度可小于约20nm，且第二表面32的平均粗糙度可大于约40nm。如图15中所展示，第一导电区段3c的部分34和第二导电区段3d的部分34从封装体4暴露。第一表面31的第一部分311和第二表面32为第一导电区段3c的暴露部分34的表面。第二导电区段3d同样具有第一表面31和第二表面32。第二导电区段3d的第一表面31、第二表面32和暴露部分34类似于第一导电区段3c的所述第一表面31、第二表面32和所述暴露部分34，且因此并不赘述。第一导电区段3c和第二导电区段3d可包含导电金属，例如锡、铝、金、银或铜或其合金。
RDL 5设于封装体4、第一导电区段3c的第一表面31设于封装体4的第一上表面41上方的第一部分311、和第一导电区段3c的第二表面32上。类似地，RDL 5还设于第二导电区段3d的第一表面31设于封装体4的第一上表面41上方的第一部分311、和第二导电区段3d的第二表面32上。如图15中所展示，RDL 5设于封装体4的第一上表面41和第二上表面42两者上。RDL 5覆盖第一导电区段3c的暴露部分34和第二导电区段3d的暴露部分34。RDL 5设于第一导电区段3c的第一表面31的第一部分311和第一导电区段3c的第二表面32上且与其共形。类似地，RDL 5还可设于第二导电区段3d的第一表面31的第一部分311和第二导电区段3d的第二表面32上且与其共形。在一些实施例中，第一导电区段3c连接电路层2和RDL 5，且第二导电区段3d连接电子组件6a和RDL 5。举例来说，第二导电区段3d连接到电子组件6a的导电层65。类似于电路层2，RDL 5同样可包含金属层，包含第四金属层51、第五金属层52和第六金属层53。第四金属层51和第五金属层52可为晶种层且包含钛、铜、镍、钨和/或铂、或其合金，且可通过溅镀形成。第六金属层53可包含铜、锡、金、银、镍和/或钯、或其合金，且可通过电镀、无电极电镀或印刷形成。
钝化层12类似于图1到3中所展示的封装装置的钝化层，且因此并不赘述。RDL 5的至少一部分从钝化层12暴露，且上焊料连接器17设在钝化层12中和RDL 5的暴露部分上。
在封装装置(半导体装置)1f中，由于第二导电区段3d连接到电子组件6a的无源表面62，因此第二导电区段3d提供散热(dissipation)功能和电接地(electricalgrounding)功能。在电子组件6a为逻辑组件的情况下，逻辑组件的实心结构(solidstructure)在接合线(例如，第二导电区段3d)的形成期间提供较强反作用力，因此增强第二导电区段3d与电子组件6a之间的接合。
图16说明根据本揭露的一些实施例的封装装置(或半导体装置)1g的截面图。封装装置1g类似于图15中所展示的封装装置1f，除图16中所展示的封装装置1g进一步包含额外RDL 5a和额外钝化层12a以外。额外RDL 5a设于钝化层12上且电连接到RDL5。额外钝化层12a设于额外RDL 5a和钝化层12上，且额外RDL 5a的至少一部分从额外钝化层12a暴露。第二UBM 14设于额外RDL 5a的暴露部分上。
图17说明根据本揭露的一些实施例的封装装置(或半导体装置)1h的截面图。封装装置1h类似于图15中所展示的封装装置1f，除图17中所展示的封装装置1h进一步包含底胶15以外。底胶15设于电子组件6a与电路层2之间，且覆盖电子组件6a的第一表面61、凸块衬垫66和焊料接点67。底胶15密封于封装体4中。
图18说明根据本揭露的一些实施例的封装装置(或半导体装置)1i的截面图。封装装置1i类似于图15中所展示的封装装置1f，除图18中所展示的封装装置1i的电子组件6a进一步包含设于其第一表面61上的至少一个接合垫(bonding pad)68，且经由粘合剂69粘附到介电层11以外。如图18中所展示，电子组件6a包含多个接合垫68。粘合剂69设于电子组件6a的无源表面62与介电层11的第一表面111之间，且可覆盖电路层2的一部分。第二导电区段3d可设于电子组件6a的多个接合垫68中的一个上。此外，封装装置1i可以进一步包含至少一额外接合线3e，其连接电路层2和电子组件6a的多个接合垫68中的另一个。
图19说明根据本揭露的一些实施例的封装装置(或半导体装置)1j的截面图。封装装置1j类似于图15中所展示的封装装置1f，除图19中所展示的封装装置1j包含两个电子组件6a以外，两个电子组件6a分离地(例如，彼此间隔地)设于介电层11上且电连接到电路层2。此外，封装装置1j进一步包含分别设于两个电子组件6a上的两个第二导电区段3d。在一些实施例中，封装装置1j可包含多于两个电子组件6a和多于两个第二导电区段3d。
图20说明根据本揭露的一些实施例的封装装置(或半导体装置)1k的截面图。封装装置1k类似于图15中所展示的封装装置1f，除图20中所展示的封装装置1k包含依序设于介电层11上的两个电子组件6a以外。两个电子组件6a中较低的一个设于介电层11上且经由凸块衬垫66和焊料接点67电连接到电路层2。两个电子组件6a中较高的一个设于两个电子组件6a中较低的一个上，且经由另一凸块衬垫66a连接到所述较低的电子组件6a。第二导电区段3d设于两个电子组件6a中较高的一个上。
图21到图47说明根据本揭露的一些实施例的用于制造封装装置的方法。在一些实施例中，所述方法是用于制造例如图1到3中所展示的封装装置1的封装装置。
参考图21，提供载体70。载体70可包含例如金属或玻璃材料。载体70可以任选地包含设于其上的材料层或膜，例如热离型材料(thermal release material)701。接着，第一晶种层71和第二晶种层72依序设于载体70的热离型材料701上。第一晶种层71可包含钛，且第二晶种层可包含铜。可通过例如物理气相沉积(physical vapor deposition)形成第一晶种层71和第二晶种层72。
参考图22，提供介电层11于第二晶种层72上。介电层11具有上表面111和与上表面111相对的下表面112，且其下表面112设于第二晶种层72上。介电层11可为PID材料，例如包含光引发剂的环氧树脂或聚酰亚胺(polyimide,PI)，或阻焊层。接着，将介电层11暴露于强光图案(pattern of intense light)。举例来说，设置第一光罩(mask)73a于邻近介电层11的上表面111，以便覆盖介电层11的一部分。接着，将介电层11暴露于辐射源74。
参考图23，接着通过显影剂显影介电层11。介电层11经图案化以形成至少一个穿孔110，其贯穿介电层11且在上表面111与下表面112之间延伸。接着，依序设置第一金属层21和第二金属层22于介电层11上和穿孔110中。第一金属层21和第二金属层22可为晶种层且包含钛、铜、镍、钨和/或铂、或其合金，且可通过溅镀形成。
参考图24，设置第一光阻层75a于第二金属层22上。接着，将第一光阻层75a暴露于强光图案。举例来说，第二光罩73b设于邻近第一光阻层75a，以便覆盖第一光阻层75a的一部分。接着，将第一光阻层75a暴露于辐射源74或不同辐射源。
参考图25，接着通过显影剂显影第一光阻层75a。第一光阻层75a经图案化以暴露第二金属层22的部分。接着，形成第三金属层23于第一光阻层75中和第二金属层22上。第三金属层23可包含铜、锡、金、银、镍和/或钯、或其合金，且可通过电镀、无电极电镀或印刷形成。
参考图26，通过例如剥离(stripping)去除第一光阻层75a。接着，通过例如蚀刻去除第一金属层21和第二金属层22中并未被第三金属层23覆盖的部分。因此，电路层2由第一金属层21、第二金属层22和第三金属层23形成且包含所述金属层。电路层2可包含设于介电层11的上表面111上的至少一个凸块衬垫24和设在介电层11的穿孔110中的至少一个导电通孔26。在一些实施例中，如图26中所展示，电路层2包含第一凸块衬垫24a和第二凸块衬垫24b。
参考图27，设置螺柱部分36于电路层2的第二凸块衬垫24b上且连接到所述第二凸块衬垫24b。接着，通过使用毛细管(capillary)76形成接合线30的第一接合部分(例如，球形接合)于电路层2的第一凸块衬垫24a上且连接到所述第一凸块衬垫24a。
参考图28，移动毛细管76到第二凸块衬垫24b上的螺柱部分36，形成接合线30的第二接合部分(例如，楔形部分或尾部部分)。接合线30连接第一凸块衬垫24a和第二凸块衬垫24b，且大体上呈环路(loop)形状。接合线30可包含导电金属，例如锡、铝、金、银或铜、或其合金，且螺柱部分36也可包含导电金属，例如锡、铝、金、银或铜、或其合金。然而，在其它实施例中，可省略螺柱部分36，且接合线30可直接连接到第二凸块衬垫24b。接合线30具有第一表面301，其大体上为环形表面(如图32中可以看出)。接着，进行等离子体预处理(plasmapretreatment)以用于介电层11的表面清洁和活性化(activation)。
参考图29，将载体70和设于其上的元件设置在模具77的空腔中。接合线30被按压，使得接合线30的连接区段302大体上可为笔直的且大体上平行于模具77的表面771。举例来说，膜(film)78设于模具77的表面771上。膜78可包含弹性聚合物(elastic polymer)。接合线30被模具77的表面771上的膜78按压，使得连接区段302的部分303突入膜78中。然而，在其它实施例中，可省略膜78，且可直接由模具77按压接合线30。接着，提供封装材料(encapsulant material)于模具77的空腔中，且接着固化封装材料以形成封装体4。封装体4可为封装化合物，且设于介电层11的上表面111上且覆盖电路层2。在一些实施例中，封装体4的材料可相同或类似于介电层11的材料。封装体4具有下表面43，设于介电层11的上表面111上。封装体4密封接合线30，且暴露连接区段302的部分303。
参考图30，接着去除模具77和膜78。图31说明图30中所展示的区域30A的放大视图。图32说明沿着图31中所展示的线30B-30B的截面图。如图30到32中可以看出，接合线30的连接区段302的部分303从封装体4暴露。
参考图33，通过例如蚀刻去除接合线30的连接区段302。接合线30因此分离成两个导电区段，例如第一凸块衬垫24a上的第一导电区段3a和第二凸块衬垫24b上的第二导电区段3b。因此，形成第一导电区段3a的第二表面32和第二导电区段3b的第二表面32。图34说明图33中所展示的区域33A的放大视图。图35说明沿着图34中所展示的线33B-33B的截面图。参考图33到35，第一导电区段3a(和第二导电区段3b，其与第一导电区段3a类似)具有第一表面31和第二表面32。举例来说，接合线30的第一表面301的一部分形成第一导电区段3a的第一表面31，且接合线30的第一表面301的另一部分形成第二导电区段3b的第一表面31。第一表面31和第二表面32彼此相交。举例来说，第二表面32为凹表面且从封装体4暴露。第一表面31大体上为环形表面且从第二表面32的周边延伸。由于第一导电区段3a的第一表面31通过例如电镀形成，且第一导电区段3b的第二表面32通过例如蚀刻形成，因此第一表面31的平均粗糙度不同于第二表面32的平均粗糙度。在一些实施例中，第一导电区段3a的第一表面31的平均粗糙度小于第一导电区段3a的第二表面32的平均粗糙度。举例来说，第二表面32的平均粗糙度可为第一表面31的平均粗糙度的至少约1.5倍、约2倍、至少约3倍、或至少约5倍。举例来说，第一表面31的平均粗糙度可小于约20nm，且第二表面32的平均粗糙度可大于约40nm。接着，例如使用等离子体源79通过等离子体处理去除封装体4的一部分。
参考图36，在等离子体处理之后，封装体4的所述部分被去除。形成封装体4的第一上表面41和封装体4的第二上表面42(例如，对应于封装体4的去除部分)，且第一导电区段3a的第一表面31的第一部分311和第二导电区段3b的第一表面31的第一部分311从封装体4暴露。封装体4的第一上表面41和第二上表面42并不共面。举例来说，第一上表面41设于第二上表面42上方。在一些实施例中，第一上表面41大体上为平坦的，且第二上表面42大体上呈环形或圆盘形状。第二上表面42在两侧处与第一上表面41相交，且从第一表面41凹入以形成空腔44。空腔44位于第一导电区段3a与第二导电区段3b之间。图37说明图36中所展示的区域36A的放大视图。图38说明沿着图37中所展示的线36B-36B的截面图。参考图36到38，第一表面31的第一部分311从封装体4暴露且设于封装体4的第一表面41上方。第二表面32从封装体4暴露，且第二表面32的至少一部分设于封装体4的第一上表面41上方。在一些实施例中，如图36和37中所展示，第二表面32(例如，整个第二表面32)设于封装体4的第一上表面41上方。封装体4的第二上表面42设在第一导电区段3a的第二表面32下方。如图36和37中所示，第一导电区段3a的部分34从封装体4暴露。第一表面31的第一部分311和第二表面32为第一导电区段3a的暴露部分34的表面。第二导电区段3b同样具有第一表面31和第二表面32且包含暴露部分34。第二导电区段3b的第一表面31、第二表面32和暴露部分34类似于第一导电区段3a的所述表面和部分，且因此并不赘述。
参考图39，设置第四金属层51和第五金属层52于封装体4上和第一导电区段3a和第二导电区段3b中的每一个的暴露部分34上。第四金属层51和第五金属层52可为晶种层且包含钛、铜、镍、钨和/或铂、或其合金，且可通过溅镀形成。
参考图40，设置第二光阻层75b于第五金属层52上。接着，将第二光阻层75b暴露于强光图案。举例来说，设置第一光罩73c于邻近第二光阻层75b，以便覆盖第二光阻层75b的一部分。接着，将第二光阻层75b暴露于辐射源74或另一辐射源。
参考图41，接着通过显影剂显影第二光阻层75b。第二光阻层75b经图案化以暴露第五金属层52的部分。接着，形成第六金属层53于第二光阻层75b中和第五金属层52上。第六金属层53可包含铜、锡、金、银、镍和/或钯、或其合金、且可通过电镀、无电极电镀或印刷形成。
参考图42，通过例如剥离去除第二光阻层75b。接着，通过例如蚀刻来去除第四金属层51和第五金属层52中并未被第六金属层53覆盖的部分。因此，形成RDL 5于第一导电区段3a和第二导电区段3b中的每一个的第一表面31的暴露部分311和第二表面32上，且包含第四金属层51、第五金属层52和第六金属层53。如图42中所示，RDL5设于封装体4的第一上表面41和第二上表面42两者上，且设于封装体4的空腔44中。RDL 5覆盖第一导电区段3a的暴露部分34和第二导电区段3b的暴露部分34。RDL 5设于第一导电区段3a的第一表面31的第一部分311和第一导电区段3a的第二表面32上且与其共形。类似地，RDL 5还可设于第二导电区段3b的第一表面31的第一部分311和第二导电区段3b的第二表面32上且与其共形。在一些实施例中，第一导电区段3a和第二导电区段3b两者均连接电路层2和RDL 5。
参考图43，设置钝化层12于封装体4上且覆盖RDL 5。接着，将钝化层12暴露于强光图案。举例来说，设置第二光罩73d于邻近钝化层12，以便覆盖钝化层12的一部分。接着，将钝化层12暴露于辐射源74或另一辐射源。钝化层12的材料可与介电层11的材料相同。
参考图44，接着通过显影剂显影钝化层12，以便暴露RDL 5的至少一部分以供外部连接。钝化层12设于封装体4的第一上表面41、RDL 5和封装体4的第二上表面42上。所述钝化层延伸到封装体4的空腔44中。
参考图45，去除载体70和热离型材料701。
参考图46，通过例如蚀刻去除第一晶种层71和第二晶种层72。
参考图47，可形成至少一个第一UBM 13于导电通孔26邻近于介电层11的下表面112的一侧上。第一UBM 13可包含钯和/或金。可形成至少一个第二UBM 14于RDL 5的暴露部分上。在一些实施例中，第二UBM 14包含第一层141和第二层142。第一层141包含镍，且第二层142包含钯和/或金。接着，进行单体化制程(singulation process)，因此形成如图1到3中所展示的封装装置1。
图48到图50说明根据本揭露的一些实施例的用于制造封装装置的方法。在一些实施例中，所述方法是用于制造例如图4到6中所展示的封装装置1a的封装装置。所说明的过程的初始阶段相同或类似于图21到图35中所说明的阶段。图48描绘在图35中所描绘的阶段之后的阶段。图49说明图48中所展示的区域48A的放大视图。图50说明沿着图49中所展示的线48B-48B的截面图。
参考图48到50，封装体4的所述部分被去除之后，形成封装体4的第一上表面41和第二上表面42，且第一导电区段3a的第一表面31的第一部分311和第二导电区段3b的第一表面31的第一部分311从封装体4暴露。举例来说，在图48中所说明的过程中封装体4的去除部分小于在图36中所说明的过程中封装体4的去除部分，且因此第一导电区段3a的第二表面32的一部分设于封装体4的第一上表面41上方。第一导电区段3a的第二表面32的另一部分设在封装体4的第一上表面41下方。类似地，第二导电区段3b的第二表面32的一部分设于封装体4的第一上表面41上方，且第二导电区段3b的第二表面32的另一部分设在封装体4的第一上表面41下方。在所说明的过程中图48到50中所展示的阶段之后的阶段类似于图39到图47中所说明的阶段，因此形成图4到6中所展示的封装装置1a。
图51到图56说明根据本揭露的一些实施例的用于制造封装装置的方法。在一些实施例中，所述方法是用于制造例如图7到9中所展示的封装装置1b的封装装置。所说明的过程的初始阶段相同或类似于图21到图32中所说明的阶段。图51描绘在图30到32中所描绘的阶段之后的阶段。图52说明图51中所展示的区域51A的放大视图。图53说明沿着图52中所展示的线51B-51B的截面图。
参考图51到53，在去除接合线30的连接区段302之前去除封装体4的一部分，从而形成封装体4的第一上表面41。可通过例如等离子体处理而去除封装体4的所述部分。如图51到53中所示，封装体4的第一上表面41设在接合线30的连接区段302下方，且连接区段302从封装体4暴露。封装体4的第一上表面41可大体上是平坦的。
参考图54，接着通过例如蚀刻去除接合线30的连接区段302。接合线30因此分离成两个导电区段，例如第一导电区段3a和第二导电区段3b。形成第一导电区段3a的第二表面32和第二导电区段3b的第二表面32。此外，形成封装体4的第二上表面42于第一导电区段3a与第二导电区段3b之间。图55说明图54中所展示的区域54A的放大视图。图56说明沿着图55中所展示的线54B-54B的截面图。第二上表面42大体上呈环形或圆盘形状，且设于封装体4的第一上表面41上方。第一导电区段3a和第二导电区段3b的第二表面32连接封装体4的第一上表面41和第二上表面42。如图54到56中所展示，第一导电区段3a和第二导电区段3b的第一表面31可完全被封装体4覆盖。
所说明的过程的图54到56中所展示的阶段之后的阶段类似于图39到图47中所说明的阶段，因此形成图7到9中所展示的封装装置1b。
图57到图62说明根据本揭露的一些实施例的用于制造封装装置的方法。在一些实施例中，所述方法是用于制造例如图10到12中所展示的封装装置1c的封装装置。所说明的过程的初始阶段相同或类似于图21到图32中所说明的阶段。图57描绘在图30到32中所描绘的阶段之后的阶段。图58说明图57中所展示的区域57A的放大视图。图59说明沿着图58中所展示的线57B-57B的截面图。
参考图57到59，在去除接合线30的连接区段302之前去除封装体4的一部分，从而形成封装体4的第一上表面41。可通过例如等离子体处理而去除封装体4的所述部分。如图57到59中所示，封装体4仍然覆盖接合线30的连接区段302的一部分。
参考图60，接着通过例如蚀刻去除接合线30的连接区段302。接合线30因此分离成两个导电区段，例如第一导电区段3a和第二导电区段3b。形成第一导电区段3a的第二表面32和第二导电区段3b的第二表面32。此外，形成封装体4的第二上表面42于第一导电区段3a与第二导电区段3b之间。图61说明图60中所展示的区域60A的放大视图。图62说明沿着图61中所展示的线60B-60B的截面图。第二上表面42大体上呈环形或圆盘形状，且从封装体4的第一上表面41凹入。第一导电区段3a和第二导电区段3b的第二表面32连接封装体4的第一上表面41和第二上表面42。如图60到62中所展示，第一导电区段3a和第二导电区段3b的第一表面31可完全被封装体4覆盖。
所说明的过程的图60到62中所展示的阶段之后的阶段类似于图39到图47中所说明的阶段，因此形成图10到12中所展示的封装装置1c。
图63到图80说明根据本揭露的一些实施例的用于制造封装装置(半导体装置)的方法。在一些实施例中，所述方法是用于制造封装装置(半导体装置)，例如图15中所展示的封装装置(半导体装置)1f。
参考图63，提供包含热离型材料701的载体70。依序设置第一晶种层71和第二晶种层72于载体70的热离型材料701上。提供介电层11于第二晶种层72上。介电层11具有上表面111和与上表面111相对的下表面112，且下表面112设于第二晶种层72上。介电层11具有至少一个穿孔110，其贯穿介电层11且在上表面111与下表面112之间延伸。形成电路层2于介电层11的第二表面111上和穿孔110中，其包含第一金属层21、第二金属层22和第三金属层23。载体70、热离型材料701、第一晶种层71、第二晶种层72、介电层11和电路层2的形成可相同或类似于图21到图25中所说明的阶段。
参考图64，将电子组件6a连接到电路层2。电子组件6a具有第一表面61和与第一表面61相对的无源表面62。电子组件6a包含设于第一表面61上的至少一个凸块衬垫66和设于无源层62上的导电层65。电子组件6a进一步包含至少一个焊料接点67，其设于电子组件6a的凸块衬垫66与电路层2的相应导电通孔26之间。因此，电子组件6a可经由凸块衬垫66和焊料接点67电连接到电路层2。
参考图65，通过使用毛细管76形成接合线30a的第一接合部分(例如，球形接合)于电路层2的凸块衬垫24上且连接到所述凸块衬垫24。
参考图66，移动毛细管76到电子组件6a的无源表面62上的导电层65，形成接合线30a的第二接合部分(例如，楔形部分或尾部部分)。接合线30a连接凸块衬垫24和电子组件6a的导电层65，且大体上呈环路形状。接合线30a可包含导电金属，例如锡、铝、金、银或铜、或其合金。在一些其它实施例中，螺柱部分(例如，图1中展示的螺柱部分36)可设于电子组件6a的导电层65上，且接合线30a可经由所述螺柱部分36连接到导电层65，以增强与电子组件6a的接合。接合线30a具有第一表面301，其大体上为环形表面，如图32中可以看出。接着，进行等离子体预处理以用于介电层11的表面清洁和活性化。
参考图67，将载体70和设于其上的元件设置在模具77的空腔中。接合线30a被按压，使得接合线30的连接区段302大体上可为笔直的且大体上平行于模具77的表面771。举例来说，膜78设于模具77的表面771上。膜78可包含弹性聚合物。接合线30a被模具的表面771上的膜78按压，使得连接区段302的部分303突入膜78中。然而，在其它实施例中，可省略膜78，且可直接由模具77按压接合线30a。接着，提供封装材料于模具77的空腔中，且接着固化封装材料以形成封装体4。封装体4可为封装化合物，且设于介电层11的上表面111上且覆盖电路层2。在一些实施例中，封装体4的材料可相同或类似于介电层11的材料。封装体4具有设于介电层11的上表面111上的下表面43。封装体4密封接合线30a。
参考图68，接着去除模具77和膜78。因此，接合线30a的连接区段302的部分303从封装体4暴露。
参考图69，通过例如蚀刻去除接合线30a的连接区段302。接合线30a因此分离成两个导电区段，例如凸块衬垫24上的第一导电区段3c和电子组件6a上的第二导电区段3d。因此，形成第一导电区段3c的第二表面32和第二导电区段3d的第二表面32。第一导电区段3c(和第二导电区段3d，其与第一导电区段3c类似)具有第一表面31和第二表面32。举例来说，接合线30a的第一表面301的一部分形成第一导电区段3c的第一表面31，且接合线30a的第一表面301的另一部分形成第二导电区段3d的第一表面31。第一表面31和第二表面32彼此相交。举例来说，第二表面32为凹表面且从封装体4暴露。第一表面31大体上为环形表面且从第二表面32的周边延伸。由于第一导电区段3c的第一表面31通过例如电镀形成，且第一导电区段3c的第二表面32通过例如蚀刻形成，因此第一表面31的平均粗糙度不同于第二表面32的平均粗糙度。在一些实施例中，第一表面31的平均粗糙度小于第二表面32的平均粗糙度。举例来说，第二表面32的平均粗糙度可为第一表面31的平均粗糙度的至少约1.5倍、约2倍、至少约3倍、或至少约5倍。举例来说，第一表面31的平均粗糙度可小于约20nm，且第二表面32的平均粗糙度可大于约40nm。接着，例如使用等离子体源79通过等离子体处理去除封装体4的一部分。
参考图70，在等离子体处理之后，封装体4的一部分被去除。形成封装体4的第一上表面41和第二上表面42，且第一导电区段3c的第一表面31的第一部分311和第二导电区段3d的第一表面31的第一部分311从封装体4暴露。封装体4的第一上表面41和第二上表面42并不共面。举例来说，第一上表面41设于第二上表面42上方。在一些实施例中，第一上表面41大体上为平坦的，且第二上表面42大体上呈环形或圆盘形状。第二上表面42在两侧处与第一上表面41相交，且从第一表面41凹入以形成空腔44。空腔44位于第一导电区段3c与第二导电区段3d之间。第一表面31的第一部分311从封装体4暴露且设于封装体4的第一表面41上方。第二表面32从封装体4暴露，且第二表面32的至少一部分设于封装体4的第一上表面41上方。在一些实施例中，如图70中所示，第二表面32(例如，整个第二表面32)设于封装体4的第一上表面41上方。封装体4的第二上表面42设在第一导电区段3c的第二表面32下方。如图70中所示，第一导电区段3c的部分34从封装体4暴露。第一表面31的第一部分311和第二表面32为第一导电区段3c的暴露部分34的表面。第二导电区段3d还具有第一表面31和第二表面32，且包含暴露部分34。第二导电区段3d的第一表面31、第二表面32和第一表面31、第二表面32的暴露部分34和暴露部分34类似于第一导电区段3c的所述表面和暴露部分，且因此并不赘述。
参考图71，设置第四金属层51和第五金属层52于封装体4上和第一导电区段3c和第二导电区段3d中的每一个的暴露部分34上。第四金属层51和第五金属层52可为晶种层且包含钛、铜、镍、钨和/或铂、或其合金，且可通过溅镀形成。
参考图72，设置第三光阻层75c于第五金属层52上。接着图案化第三光阻层75c以暴露第五金属层52的部分。接着，形成第六金属层53于第三光阻层75c中和第五金属层52上。第六金属层53可包含铜、锡、金、银、镍和/或钯、或其合金，且可通过电镀、无电极电镀或印刷形成。
参考图73，通过例如剥离去除第三光阻层75c。接着，通过例如蚀刻来去除第四金属层51和第五金属层52中并未被第六金属层53覆盖的部分。因此，形成RDL 5于第一导电区段3c和第二导电区段3d中的每一个的第一表面31的暴露部分311和第二表面32上，且包含第四金属层51、第五金属层52和第六金属层53。RDL 5的形成可相同或类似于图39到图41中所说明的阶段。如图71中所示，RDL 5设于封装体4的第一上表面41和第二上表面42两者上，且设于封装体4的空腔44中。RDL 5覆盖第一导电区段3c的暴露部分34和第二导电区段3d的暴露部分34。RDL 5设于第一导电区段3c的第一表面31的第一部分311和第一导电区段3c的第二表面32上且与其共形。类似地，RDL 5还可设于第二导电区段3d的第一表面31的第一部分311和第二导电区段3d的第二表面32上且与其共形。在一些实施例中，第一导电区段3c连接电路层2和RDL 5，且第二导电区段3d连接电子组件6a的导电层65和RDL 5。
参考图74，设置钝化层12于封装体4上且覆盖RDL 5。接着，将钝化层12暴露于强光图案。举例来说，设置光罩73e于邻近钝化层12，以便覆盖钝化层12的一部分。接着，将钝化层12暴露于辐射源74。
参考图75，接着通过显影剂显影钝化层12，从而形成钝化层12，其暴露RDL 5的部分以供外部连接。钝化层12设于封装体4的第一上表面41、RDL 5和封装体4的第二上表面42上。所述钝化层12延伸到封装体4的空腔44中。钝化层12的材料可与介电层11的材料相同。接着，将至少一个上焊料连接器设在钝化层12中和RDL 5的暴露部分上。
参考图76，去除载体70和热离型材料701。
参考图77，通过例如蚀刻去除第一晶种层71和第二晶种层72。接着，设置额外第一金属层21a和额外第二金属层22a设于介电层11的第二表面112上。额外第一金属层21a和额外第二金属层22a可为晶种层且包含钛、铜、镍、钨和/或铂、或其合金，且可通过溅镀形成。
参考图78，形成第四光阻75d于额外第一金属层21a和额外第二金属层22a上。图案化第四光阻层75d以暴露额外第二金属层22a的部分。接着，形成额外第三金属层23a在第四光阻层75d中和额外第二金属层22a上。额外第三金属层23a可包含铜、锡、金、银、镍和/或钯、或其合金，且可通过电镀、无电极电镀或印刷形成。
参考图79，通过例如剥离去除第四光阻层75d。接着，通过例如蚀刻来去除额外第一金属层21a和额外第二金属层22a中并未被额外第三金属层23a覆盖的部分。因此，形成额外电路层2a于介电层11的第二表面112上且电连接到电路层2。
参考图80，形成保护层18于介电层11上且覆盖额外电路层2a。额外电路层2a的至少一部分从保护层18暴露。接着设置至少一个下焊料连接器19在保护层18中且在额外电路层2a的暴露部分上。接着，进行单体化制程，因此形成如图15中所示的封装装置1f。
除非另外指定，否则例如“上方”、“下方”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“垂直”、“水平”、“侧面”、“高于”、“低于”、“上部”、“在……上”、“在……下”等等的空间描述是相对于图中所示的取向来指示的。应理解，本文中所使用的空间描述仅出于说明的目的，并且本文中所描述的结构的实际实施方案可以任何取向或方式在空间上布置，其限制条件为本揭露的实施例的优点不会因此布置而有偏差。
如本文中所使用，术语“大致上”、“大体上”、“大致”和“大约”用于描述和解释小变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“大体上”相同或相等。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为所述两个表面是共面的或大体上共面。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个指示物。在一些实施例的描述中，提供于另一组件“上”或“上方”的组件可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个中介组件位于前一组件与后一组件之间的情况。
如本文中所使用，术语“导电(conductive)”、“导电(electrically conductive)”和“电导率”指代传输电流的能力。导电材料通常指示展现对于电流流动的极少或零对抗的那些材料。电导率的一个量度为西门子/米(S/m)。通常，导电材料是电导率大于约104S/m(例如至少105S/m或至少106S/m)的一种材料。材料的电导率有时可以随温度而变化。除非另外指定，否则在室温下测量材料的电导率。
另外，有时在本文中按范围格式呈现量、比率和其它数值。应理解，此类范围格式是用于便利和简洁起见，且应灵活地理解，不仅包含明确地指定为范围限制的数值，而且包含涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
虽然已参考本揭露的特定实施例描述并说明本揭露，但这些描述和说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本揭露的真实精神和范围的情况下，作出各种改变且取代等效物。说明可能未必按比例绘制。由于制造过程和公差，本揭露中的艺术再现与实际设备之间可存在区别。可存在并未特定说明的本揭露的其它实施例。应将所述说明书和图式视为说明性的，而非限制性的。可做出修改，以使特定情形、材料、物质组成、方法或过程适应于本揭露的目标、精神以及范围。所有此类修改意图在所附权利要求书的范围内。虽然本文中所揭露的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本揭露的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特定指示，否则操作的次序和分组不是对本揭露的限制。

Claims (23)

1.一种封装装置，包括：
电路层；
至少一个导电区段，其设于所述电路层上且具有第一表面和第二表面；
封装体，其密封所述导电区段的至少一部分且具有第一上表面，其中所述导电区段的所述第一表面的第一部分和所述第二表面的至少一部分设于所述封装体的所述第一上表面上方；以及
重布层，其设于所述封装体、所述导电区段的所述第一表面的所述第一部分和所述导电区段的所述第二表面上。
2.根据权利要求1所述的封装装置，其中所述导电区段的所述第一表面和所述第二表面彼此相交。
3.根据权利要求1所述的封装装置，其中所述导电区段的所述第一表面的平均粗糙度不同于所述导电区段的所述第二表面的平均粗糙度。
4.根据权利要求3所述的封装装置，其中所述导电区段的所述第一表面的所述平均粗糙度小于所述导电区段的所述第二表面的所述平均粗糙度。
5.根据权利要求1所述的封装装置，其中所述至少一个导电区段包含第一导电区段和第二导电区段，所述第二导电区段与所述第一导电区段分离，所述第一导电区段和所述第二导电区段两者均连接所述电路层和所述重布层。
6.根据权利要求1所述的封装装置，其中所述封装体进一步具有第二上表面，其与所述第一上表面非共面，且所述重布层设于所述封装体的所述第一上表面和所述第二上表面上。
7.根据权利要求6所述的封装装置，其中所述封装体的所述第二上表面设在所述导电区段的所述第二表面下方。
8.根据权利要求6所述的封装装置，进一步包括钝化层，其设于所述封装体的所述第一上表面、所述重布层和所述封装体的所述第二上表面上。
9.根据权利要求1所述的封装装置，进一步包括电子组件，其设于所述电路层上，其中所述至少一个导电区段包含第一导电区段和第二导电区段，所述第二导电区段与所述第一导电区段分离，所述第一导电区段连接所述电路层和所述重布层，所述第二导电区段连接所述电子组件和所述重布层。
10.根据权利要求9所述的封装装置，其中所述电子组件包括导电层，且所述第二导电区段连接到所述电子组件的所述导电层。
11.一种半导体装置，包括：
电路层；
逻辑组件，其设于所述电路层上；
封装体，其密封所述逻辑组件；
重布层，其设于所述封装体上；
第一导电区段，其连接所述电路层和所述重布层；以及
第二导电区段，其连接所述逻辑组件和所述重布层。
12.根据权利要求11所述的半导体装置，其中所述逻辑组件具有无源表面且包括设于所述无源表面上的导电层，且所述第二导电区段连接到所述逻辑组件的所述导电层。
13.根据权利要求11所述的半导体装置，其中所述第一导电区段的一部分和所述第二导电区段的一部分从所述封装体暴露。
14.根据权利要求13所述的半导体装置，其中所述重布层覆盖第一导电区段的所述暴露部分和所述第二导电区段的所述暴露部分。
15.根据权利要求14所述的半导体装置，其中所述封装体具有空腔，其位于所述第一导电区段与第二导电区段之间，且所述重布层延伸到所述封装体的所述空腔中。
16.根据权利要求15所述的半导体装置，进一步包括钝化层，其设于所述封装体和所述重布层上，其中所述钝化层延伸到所述空腔中。
17.一种用于制造封装装置的方法，包括：
(a)形成接合线，其具有两个第一表面，且包括所述两个第一表面之间的连接区段；
(b)提供封装体以密封所述接合线，且暴露所述接合线的所述连接区段的一部分；
(c)去除所述接合线的所述连接区段以将所述接合线分离成两个导电区段，且形成所述导电区段中的每一个的第二表面；以及
(d)去除所述封装体的一部分以暴露所述导电区段中的每一个的所述第一表面的第一部分。
18.根据权利要求17所述的方法，其中在(b)中，所述方法进一步包括按压所述接合线，使得所述接合线的所述连接区段的所述部分在(b)之后从所述封装体暴露。
19.根据权利要求18所述的方法，其中在(b)中，所述接合线被模具按压。
20.根据权利要求18所述的方法，其中在(b)中，所述接合线被模具表面上的膜按压。
21.根据权利要求17所述的方法，其中在(d)之后，所述方法进一步包括形成重布层在所述导电区段中的每一个的所述第一表面的所述第一部分和所述第二表面上。
22.根据权利要求17所述的方法，其中在(d)中，所述方法进一步包括形成所述封装体的空腔在所述两个导电区段之间。
23.根据权利要求22所述的方法，其中在(d)之后，所述方法包括形成重布层在所述导电区段中的每一个的所述第一表面和所述第二表面上且在所述封装体的所述空腔中。
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