CN109977063A - 串行解串系统以及其差动比较器 - Google Patents

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Abstract

本发明提供一种串行解串系统以及其差动比较器。该串行解串系统，包括多个通道电路、相锁回路电路，第一与第二缓冲器，以及第一与第二电容器。每一该通道电路耦接第一时钟导线及第二时钟导线。锁相回路电路产生包括第一时钟信号及第二时钟信号的第一差动信号。第一缓冲器接收且缓冲输出该第一时钟信号。第二缓冲器接收且缓冲输出该第二时钟信号。第一电容器耦接第一缓冲器的输出端以接收缓冲后的该第一时钟信号，并耦接第一时钟导线以输出第三时钟信号。第二电容器耦接第二缓冲器的输出端以接收缓冲后的该第二时钟信号，并耦接第二时钟导线以输出第四时钟信号，该第三时钟信号及该第四时钟信号形成的第二差动信号的摆幅小于该第一差动信号的摆幅。

Description

串行解串系统以及其差动比较器
技术领域
本发明涉及一种串行解串系统(SerDes)系统，特别涉及一种用于SerDes系统的差动比较器。
背景技术
随着电子行业技术的发展，传统并行接口的速度提升愈加困难，取而代之的是速度更快的串行接口，于是原本用于光纤通信的串行解串(serializer/deserializer，SerDes)系统成为了为高速串行接口的主流。SerDes系统是一种时分多工(TDM)，点对点(P2P)的串行通信系统，在发送端，多路低速并行信号转换成高速串行信号，经过通道传输后，该高速串行信号在接收端重新转换成低速并行信号。SerDes系统中的高速串行信号通常为差分信号，该高速串行信号具有功耗低，抗干扰强，速度快的特点。
为支持上述高速串行信号的传输，上述通道需要片内高速时钟的驱动，也就是说需要在SerDes系统内建立高速时钟分配网络。
发明内容
因此，本发明提供一种SerDes系统，其将大摆幅(swing)的时钟信号转换为小摆幅的时钟信号，且在每个通道电路中再将小摆幅的时钟信号恢复为大摆幅的时钟信号。
根据本发明一实施例，本发明提供了一种串行解串系统，包括多个通道电路，锁相回路电路，第一缓冲器，第二缓冲器，第一电容器以及第二电容器。每一通道电路耦接第一时钟导线以及第二时钟导线。锁相回路电路产生第一差动信号，该第一差动信号包括第一时钟信号以及第二时钟信号。第一缓冲器耦接该相锁回路电路以接收且缓冲输出第一时钟信号。第二缓冲器耦接该相锁回路电路以接收且缓冲输出该第二时钟信号。第一电容器一端耦接于第一缓冲器的输出端以接收缓冲后的第一时钟信号，另一端耦接第一时钟导线以输出第三时钟信号。第二电容器一端耦接在该第二缓冲器的输出端与以接收缓冲后的该第二时钟信号，另一端耦接该第二时钟导线以输出第四时钟信号。其中，第三时钟信号以及第四时钟信号形成第二差动信号，且该第二差动信号的摆幅小于该第一差动信号的摆幅。
根据本发明另一实施例，本发明提供了一种差动比较器，用于SerDes系统，其包括第一级比较电路、第二级比较电路、以及反相器电路。第一级比较电路接收分别来自第一时钟导线与第二时钟导线的第一输入电压信号以及第二输入电压信号，且根据第一与第二输入电压产生第一比较信号以及第二比较信号。第一输入电压信号以及第二输入电压信号形成第一差动信号。第一级比较电路包括一有源电感电路。第二级比较电路耦接第一级比较电路，且接收第一与第二比较信号，且根据第一与第二比较信号来产生第三比较信号以及第四比较信号。反相器电路耦接第二级比较电路，其接收第三与第四比较信号，且分别根据第三与第四比较信号来产生第一输出电压信号以及第二输出电压信号。第一输出电压信号以及第二输出电压信号形成第二差动信号。第二差动信号的摆幅大于第一差动信号的摆幅。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举一优选实施例，并配合所附的附图，作详细说明如下。
附图说明
图1表示根据本发明一实施例的SerDes系统1。
图2表示根据本发明另一实施例的SerDes系统2。
图3表示根据本发明一实施例的差动比较器30。
图4表示根据本发明一实施例的差动比较器的增益曲线。
图5表示根据本发明另一实施例的差动比较器。
图6表示根据本发明另一实施例的差动比较器。
图7表示差动比较器的主要信号的时序。
图8表示根据本发明另一实施例的差动比较器。
图9A-9B表示根据本发明一实施例的差动比较器的主要信号的时序。
具体实施方式
在下文中将参照相关附图以解说本发明的数个实施例的范例。
图1表示根据本发明一实施例的SerDes系统。在串行解串(SerDes)系统中，为了减少面积与功率消耗，一般由多个通道(LANE)共用一个锁相回路(phase-locked loop，PLL)电路。如图1所示，多个通道10_1～10_X共用一个PLL电路11。PLL电路11产生并输出一对差分时钟信号DCLK10，且通过一对时钟导线L10与L11传输该对差分时钟信号DCLK10至各个通道10_1～10_X。考虑到时钟导线L10与L11的长度会导致线上功率的大量消耗以及信号的延迟，因而需要配置多级中继缓冲器12以对时钟导线L10与L11进行驱动。然而该多级中继缓冲器12的加入会引起电源噪声与元件噪声所导致的信号抖动(jitter)的逐级累积，以及引起元器件不匹配所导致的相位误差的逐级累积。为了减少该电源噪声的影响，利用PLL电路11内稳压器(regulator)的电源电压VDD1与接地电压VSS为每一级中继缓冲器12供电。如图1所示，传输线L12传输电源电压VDD1至每一级中继缓冲器12，传输线L13传输电源电压VSS至每一级中继缓冲器12。但这样会因为需要传送该电源电压VDD1与接地电压GND至各级中继缓冲器12，致使过多的电路布局空间被传输电源电压VDD1与接地电压GND的布线所占用。另外，在图1的配置中，时钟导线L10与L11上传递的是大摆幅(swing)的时钟信号，会消耗较大的动态功率。再者，多级中继缓冲器12本身也会导致信号延迟的问题，导致不同的通道发送数据时不同步。
图2表示根据本发明另一实施例的串行解串系统2。参阅图2，SerDes系统2包括多个通道电路(LANE)20_1～20_Y、锁相回路(phase-locked loop，PLL)电路21、缓冲器22-23、电容器24-25、以及终端电阻电路26。在此实施例中，电容器24与25以金属氧化层金属(metal-oxide-metal，MOM)电容器来实现。PLL电路21产生大摆幅的差分时钟信号CLK20与CLK21。缓冲器22的输入端耦接PLL电路21以接收时钟信号CLK20，以缓冲该输出时钟信号CLK20。缓冲器23的输入端耦接PLL电路21以接收时钟信号CLK21，以缓冲该输出时钟信号CLK21。电容器24耦接在缓冲器22的输出端与时钟导线L20之间，电容器25耦接在缓冲器23的输出端与时钟导线L21之间。通过电容器24与时钟导线L20-L21间的寄生电容CAP的分压，通过缓冲器22与电容器24传送至时钟导线L20的时钟信号CLK20已转换为摆幅较小的时钟信号CLK20’。通过电容器25与寄生电容CAP的分压，通过缓冲器23与电容器25传送至时钟导线L21的时钟信号CLK21转换为摆幅较小的时钟信号CLK21’。如图2所示，时钟信号CLK20’与CLK21’所形成的差动信号DCLK20’具有较小的摆幅。时钟信号CLK20’与CLK21’所形成的新的小摆幅差动信号DCLK20’通过时钟导线L20与L21传送至各个通道电路20_1～20_Y。
终端电阻电路26包括电阻器R20-R23。如图所示，电阻器R20之一端接收操作电压VDD2，且其另一端耦接节点N20。电阻器R21之一端耦接节点N20，且其另一端接收操作电压VSS。操作电压VSS低于操作电压VDD2，例如为接地电压或0V电压。在此实施例中，是以操作电压VSS为接地电压GND作为示范。时钟导线L20的末端耦接节点N20。电阻器R22的一端耦接电源电压VDD2，且其另一端耦接节点N21。电阻器R23的一端耦接节点N21，且其另一端接收操作电压VSS。时钟导线L21的末端耦接节点N21。该终端电阻电路26主要用于为差动信号DCLK20’提供合适的共模电压，因为电阻器R20～R23的阻值远大于缓冲器22～23的输出阻抗，所以该终端电阻电路26该对差动信号DCLK20’的摆幅的影响可以被忽略。
根据图2的实施例，本申请提供的SerDes系统2仅包括一级缓冲器22与23，使得电源噪声与元件噪声所导致的信号抖动(jitter)不至于因累积而增大。此外，PLL电路21中不需额外配置稳压器，因此也减小了PLL电路21的面积并使该PLL电路21更加易于实现。另外，如上所述，在时钟导线L20与L21上传送小摆幅的差动信号DCLK20’，可以减少因传输导致的功率消耗。
根据本发明一实施例，小摆幅的差动信号DCLK20’在每一个通道电路20_1～20_Y中的需要恢复为大摆幅的差动时钟信号，因而，每一通道电路20_1～20_Y需要包括一差动比较器，例如图3所示的差动比较器30。每一通道电路20_1～20_Y的差动比较器30耦接时钟导线L20与L21，以接收在时钟导线L20与L21上的差动信号DCLK20’作为其输入差动信号。详细来说，差动比较器30接收时钟信号CLK20’作为输入差动信号的电压信号Vp，且接收时钟信号CLK21’作为输入差动信号的另一电压信号Vn，并产生大摆幅的输出电压信号Voutp与Voutn，该大摆幅的输出电压信号Voutp与Voutn的摆幅大于差动时钟信号CLK20’的摆幅。根据本发明一实施例，输出电压信号Voutp与Voutn的摆幅等于差动时钟信号CLK20的摆幅。据本发明另一实施例，输出电压信号Voutp与Voutn的摆幅与差动时钟信号CLK20的摆幅有所不同。差动比较器30包括两级比较电路以及反相电路302。上述两级比较电路包括第一级比较电路300与第二级比较电路301。根据本发明一实施例，上述电源电压VDD1与上述电源电压VDD2相同。根据本发明一实施例，上述电源电压VDD1与上述电源电压VDD2不同。
参阅图3，第一级比较电路300包括P型晶体管Mp1，Mp2，Mpc1，与Mpc2；N型晶体管Mn1，Mn2，与Mn0，以及电阻器R1与R2。在图3的实施例以及后续的实施例中，所述晶体管的元件皆以金属氧化物半导体晶体管或称为金属氧化物半导体(metal-oxide-semiconductor，MOS)为例实现，但在其他实施例中不以此为限。N型晶体管Mn1的漏极耦接节点p1，N型晶体管Mn1的源极耦接共模节点cm1，N型晶体管Mn1的栅极接收输入电压信号Vp。N型晶体管Mn2的漏极耦接节点n1，N型晶体管Mn2的源极耦接共模节点cm1，N型晶体管Mn2的栅极接收输入电压信号Vn。P型晶体管Mp1的漏极耦接节点p1，P型晶体管Mp1的源极耦接电压源VS1，P型晶体管Mp1的栅极耦接节点p11。在此实施例中，电压源VS1提供操作电压VDD3，而电压源VS2提供操作电压VSS。P型晶体管Mpc1的漏极与源极都耦接电压源VS1，P型晶体管Mpc1的栅极耦接节点p11，该P型晶体管Mpc1形成一电容器。电阻器R1耦接在节点p11与p1之间。上述P型晶体管Mp1、P型晶体管Mpc1、以及电阻器R1组成有源电感31A。P型晶体管Mp2的漏极耦接节点n1，P型晶体管Mp2的源极耦接耦接电压源VS1，P型晶体管Mp2的栅极耦接节点n11。P型晶体管Mpc2的漏极与源极耦接电压源VS1，P型晶体管Mpc2的栅极耦接节点n11，该P型晶体管Mpc2形成一电容器。电阻器R2耦接在节点n11与n1之间。上述P型晶体管Mp2、P型晶体管Mpc2、以及电阻器R2组成有源电感31B。N型晶体管Mn0的漏极耦接共模节点cm1，N型晶体管Mn0的源极耦接电压源VS2，N型晶体管Mn0的栅极接收偏压电压Vbias1。N型晶体管Mn0作为一电流源。第一级比较电路300根据所接收的电压信号Vp与Vn操作，以在节点p1上产生比较信号Vp1，在节点n1上产生比较信号Vn1。根据本发明一实施例，操作电压VDD3与上述电源电压VDD1。根据本发明一实施例，操作电压VDD3与上述电源电压VDD1不同。
第二级比较电路301包括P型晶体管Mp3～Mp6以及N型晶体管Mn3～Mn6。P型晶体管Mp3的漏极耦接节点p2，P型晶体管Mp3的源极耦接电压源VS1，P型晶体管Mp3的栅极耦接节点p1以接收比较信号Vp1。N型晶体管Mn3的漏极耦接节点p2，N型晶体管Mn3的源极耦接电压源VS2，N型晶体管Mn3的栅极耦接节点p2。P型晶体管Mp5的漏极耦接节点p3，P型晶体管Mp5的源极耦接电压源VS1，P型晶体管Mp5的栅极耦接节点p1以接收比较信号Vp1。N型晶体管Mn5的漏极耦接节点p3，N型晶体管Mn5的源极耦接电压源VS2，N型晶体管Mn5的栅极耦接节点n2。P型晶体管Mp4的漏极耦接节点n2，P型晶体管Mp4的源极耦接电压源VS1，P型晶体管Mp4的栅极耦接节点n1以接收比较信号Vn1。N型晶体管Mn4的漏极耦接节点n2，N型晶体管Mn4的源极耦接电压源VS2，N型晶体管Mn4的栅极耦接节点n2。P型晶体管Mp6的漏极耦接节点n3，P型晶体管Mp6的源极耦接电压源VS1，P型晶体管Mp6的栅极耦接节点n1以接收比较信号Vn1。N型晶体管Mn6的漏极耦接节点n3，N型晶体管Mn6的源极耦接电压源VS2，N型晶体管Mn6的栅极耦接节点p2。第二级比较电路301根据所接收的比较信号Vp1与Vn1操作，以在节点p3上产生比较信号Vp3，在节点n3上产生比较信号Vn3。
反相电路302包括P型晶体管Mp7～Mp8以及N型晶体管Mn7～Mn8。P型晶体管Mp7的漏极耦接节点p4，P型晶体管Mp7的源极耦接电压源VS1，P型晶体管Mp7的栅极耦接节点p3以接收比较信号Vp3。N型晶体管Mn7的漏极耦接节点p4，N型晶体管Mn7的源极耦接电压源VS2，N型晶体管Mn7的栅极耦接节点p3以接收比较信号Vp3。晶体管Mp7与Mn7组成一反相器，该反相器将接收到的比较信号Vp3进行反相以产生输出电压信号Voutp。P型晶体管Mp8的漏极耦接节点n4，P型晶体管Mp8的源极耦接电压源VS1，P型晶体管Mp8的栅极耦接节点n3以接收比较信号Vn3。N型晶体管Mn8的漏极耦接节点n4，N型晶体管Mn8的源极耦接电压源VS2，N型晶体管Mn8的栅极耦接节点n3以接收比较信号Vn3。晶体管Mp8与Mn8组成另一反相器，该另一反相器将接收到的比较信号Vn3进行反相以产生输出电压信号Voutn。输出电压信号Voutp与Voutn是一对差动信号，该对差动信号用作对应的通道电路内的元件或装置的差动时钟信号。
另外，在差动比较器30中，以图3中的虚线L30为对称轴的元件设置为具有相同的尺寸。举例来说，P型晶体管Mpc1与Mpc2关于虚线L30轴对称且具有相同尺寸，P型晶体管Mp1与Mp2关于虚线L30轴对称且具有相同尺寸，N型晶体管Mn1与Mn2关于虚线L30轴对称且具有相同尺寸，P型晶体管Mp3与Mp4关于虚线L30轴对称且具有相同尺寸等等。此外，以虚线L30互为对称的节点上的信号形成差动信号，例如节点p1上的比较信号Vp1与节点n1上的比较信号Vn1形成一对差动信号，节点p3上的比较信号Vp3与节点n3上的比较信号Vn3形成另一对差动信号。因此，虚线L30的左部分电路与右部分电路在频率响应上具有相同的零点与极点。以下将以虚线L30的左部分电路为例来分析零点与极点。需注意的是，由于反相电路302用于增加差动比较器30的驱动能力，因此在本实施例的零/极点分析将不涉及到反相电路302。
第一级比较电路300的输出阻抗Z1(也就是节点p1上的等效阻抗)为：
其中，gmp1表示有源电感31A的P型晶体管Mp1的跨导，R1表示有源电感31A的电阻器R1的电阻值，Cp11表示在节点p11上的总电容。
第二级比较电路301的输出阻抗Z2(也就是节点p3上的等效阻抗)为：
Z2＝rdsn5||rdsp5 (2)
其中，rdsn5表示N型晶体管Mn5的汲-源极电阻，rdsp5表示P型晶体管Mp5的汲-源极电阻。
为了能清楚说明本申请差动比较器30的整体增益Av，忽略节点p2上的等效阻抗对零/极点分析的影响。
差动比较器30的整体增益Av为：
其中，Av(0)为差动比较器30的直流增益。由式(3)中可得知，在频率响应上具有一个零点z1以及三个极点p1、p2、p3。根据式(1)与式(3)，极点p1为：
根据式(2)与式(3)，极点p2为：
其中，C2为晶体管Mp7与Mn7的栅极电容与晶体管Mp5与Mn5的漏极电容的总和。
根据式(1)与式(3)，极点p3为：
根据式(1)与式(3)，有源电感31A引入的零点z1为：
在图4中，曲线41表示了没有图3所示的有源电感31A与31B的差动比较器的增益随输入信号频率的变化，曲线40则表示图3所示的差动比较器30的增益随输入信号频率的变化。如同曲线41所示，对于不具有源电感31A与31B的差动比较器而言，当电路的增益为-3dB，对应频率为f1，也就是增益下降至比直流增益0dB低3dB时，对应频率为f1，电路的增益为直流增益0dB时，对应频率为f3，也就是增益下降至直流增益0dB时对应频率为f3。而参阅图4的曲线40，对图3所示的差动比较器30而言，根据上述式(3)至式(7)，由于零点z1的存在，在零点z1后，差动比较器30的增益呈现出先上升再下降的趋势，其中-3dB的增益对应的频率上升至f2，0dB的直流增益对应的频率上升至f4。因而，藉由有源电感31A与31B，可以增大差动比较器30的频率带宽，使之可处理在更高频的信号下，例如增益值为-3dB时，该差动比较器30可以工作在大于10GHz的频率f2下。而频率带宽的增大，可以使差动比较器30所产生的内部信号翻转时跨越过渡区间的时间缩短，减少电源噪声所致的抖动。
在其他实施例中，第二级比较电路也可包括有源电感电路，以引入其他的零点，藉此进一步增加带宽，包括进一步增加前述-3dB以及0dB增益所对应的带宽。参阅图5，以第二级比较电路501取代图3的第二级比较电路301。第二级比较电路501除了包括前述的P型晶体管Mp3～Mp6以及N型晶体管Mn3～Mn6，还包括了N型晶体管Mnc3与Mnc4以及电阻器R3与R4。P型晶体管Mp3～Mp6以及N型晶体管Mn5与Mn6的连接状况与图3相同，在此省略说明。如图5所示，N型晶体管Mn3的漏极耦接节点p2，N型晶体管Mn3的源极耦接电压源VS2，N型晶体管Mn3的栅极耦接节点p21。N型晶体管Mnc3的漏极与源极耦接电压源VS2，N型晶体管Mnc3的栅极耦接节点p21。N型晶体管Mnc3的操作可视为一电容器。电阻器R3耦接在节点p21与p2之间。N型晶体管Mn3、N型晶体管Mnc3、以及电阻器R3形成一有源电感51A。N型晶体管Mn4的漏极耦接节点n2，N型晶体管Mn4的源极耦接电压源VS2，N型晶体管Mn4的栅极耦接节点n21。N型晶体管Mnc4的漏极与源极耦接电压源VS2，N型晶体管MnC4的栅极耦接节点n21。N型晶体管MnC4的操作可视为一电容器。电阻器R4耦接在节点n21与n2之间。N型晶体管Mn4、N型晶体管Mnc4、以及电阻器R4形成一有源电感51A。
根据图5的实施例，由于第二级比较电路501也包括有源电感51A与51B，在增益的频率响应上又再引入了其他零点。与图3的实施例比较起来，-3dB的增益对应的带宽会扩至大于频率f2，且0dB的增益对应的带宽会扩至大于频率f4，使得图5实施例所示的差动比较器可处理更高频的信号。
图6表示根据本发明另一实施例的差动比较器。参阅图6，差动比较器包括第一级比较电路600、第二级比较电路601、以及反相电路302。第一级比较电路600除了包括前述的P型晶体管Mp1与Mp2以及N型晶体管Mn1与Mn2以外，还包括P型晶体管Mp0、N型晶体管Mnc1与Mnc2、以及电阻器R5与R6。P型晶体管Mp1的漏极耦接节点p1，P型晶体管Mp1的源极耦接共模节点cm2，P型晶体管Mp1的栅极接收电压信号Vp。P型晶体管Mp2的漏极耦接节点n1，P型晶体管Mp2的源极耦接共模节点cm2，P型晶体管Mp2的栅极接收电压信号Vn。N型晶体管Mn1的漏极耦接节点p1，N型晶体管Mn1的源极耦接电压源VS2，N型晶体管Mn1的栅极耦接节点p31。N型晶体管Mnc1的漏极与源极都耦接电压源VS2，N型晶体管Mnc1的栅极耦接节点p31。N型晶体管Mnc1的操作可视为一电容器。电阻器R5耦接在节点p31与p1之间。N型晶体管Mn1、N型晶体管Mnc1、以及电阻器R5形成一有源电感61A。N型晶体管Mn2的漏极耦接节点n1，N型晶体管Mn2的源极耦接耦接电压源VS2，N型晶体管Mn2的栅极耦接节点n31。N型晶体管Mnc2的漏极与源极耦接电压源VS2，N型晶体管Mnc2的栅极耦接节点n31。N型晶体管Mnc2的操作可视为一电容器。电阻器R6耦接在节点n31与n1之间。N型晶体管Mn2、N型晶体管Mnc2、以及电阻器R6形成一有源电感61B。P型晶体管Mp0的漏极耦接共模节点cm2，P型晶体管Mp0的源极耦接电压源VS1，P型晶体管Mp0的栅极接收偏压Vbias2。P型晶体管Mp0作为一电流源。第一级比较电路600根据所接收的电压信号Vp与Vn操作而在节点p1上产生比较信号Vp1，且在节点n1上产生比较信号Vn1。
第二级比较电路601除了包括上述的P型晶体管Mp3～Mp6以及N型晶体管Mn3～Mn6，还包括P型晶体管Mpc3与Mpc4以及电阻器R7与R8。参阅图6，P型晶体管Mp3的漏极耦接节点p2，P型晶体管Mp3的源极耦接电压源VS1，P型晶体管Mp3的栅极耦接节点p41。P型晶体管Mpc3的漏极与源极都耦接电压源VS1，P型晶体管Mpc3的栅极耦接节点p41。P型晶体管Mpc3可视为一电容器。电阻器R7耦接在节点p41与p2之间。P型晶体管Mp3、P型晶体管Mpc3、以及电阻器R7形成一有源电感62A。N型晶体管Mn3的漏极耦接节点p2，N型晶体管Mn3的源极耦接电压源VS2，N型晶体管Mn3的栅极耦接节点p1以接收比较信号Vp1。P型晶体管Mp5的漏极耦接节点p3，P型晶体管Mp5的源极耦接电压源VS1，P型晶体管Mp5的栅极耦接节点n2。N型晶体管Mn5的漏极耦接节点p3，N型晶体管Mn5的源极耦接电压源VS2，N型晶体管Mn5的栅极耦接节点p1以接收比较信号Vp1。P型晶体管Mp4的漏极耦接节点n2，P型晶体管Mp4的源极耦接电压源VS1，P型晶体管Mp4的栅极耦接节点n41。P型晶体管Mpc4的漏极与源极耦接电压源VS1，P型晶体管Mpc4的栅极耦接节点n41。P型晶体管Mpc4的操作可视为一电容器。电阻器R8耦接在节点n41与n2之间。P型晶体管Mp4、P型晶体管Mpc4、以及电阻器R8形成一有源电感62B。N型晶体管Mn4的漏极耦接节点n2，N型晶体管Mn4的源极耦接电压源VS2，N型晶体管Mn4的栅极耦接节点n1以接收比较信号Vn1。P型晶体管Mp6的漏极耦接节点n3，P型晶体管Mp6的源极耦接电压源VS1，P型晶体管Mp6的栅极耦接节点p2。N型晶体管Mn6的漏极耦接节点n3，N型晶体管Mn6的源极耦接电压源VS2，N型晶体管Mn6的栅极耦接节点n1以接收比较信号Vn1。第二级比较电路601根据所接收的比较信号Vp1与Vn1操作而在节点p3上产生比较信号Vp3，且在节点n3上产生比较信号Vn3。
图6中的反相电路302的电路架构如同图3所示302的电路架构相同，可参阅关于图3的相关叙述，在此省略说明。根据图6的实施例，由于第一级比较电路600与第二级比较电路601皆包括有源电感，因此在增益的频率响应上引入了零点，使得频率带宽进一步扩大，其中各个固定增益点，例如-3dB的增益点或者0dB的增益点所对应的频率也随之进一步增大，图6实施例所示的差动比较器可处理高频的信号。
图7表示电压信号Vp与Vn、比较信号Vp1与Vn1、以及比较信号Vp1与Vn1的时序图。如图7所示，电压信号Vp与Vn分别随着时钟信号CLK20与CLK21而在一高电平与一低电平之间切换。参阅图6与图7，当电压信号Vp与Vn电平维持不变时，例如电压信号Vp持续地处于低电平而Vn持续地处于高电平时，比较信号Vp1或Vn1会降至低操作电压VSS，例如0V电压，以完全关断N型晶体管Mn3与Mn5或N型晶体管Mn4与Mn6。当电压信号Vp与Vn发生翻转时，例如在时间点t1发生的翻转，比较信号Vp1或Vn1开始从低操作电压VSS上升。然而，假使比较信号Vp1或Vn1尚未到达稳态而电压信号Vp与Vn再次发生翻转，可能导致比较信号Vp3与Vn3无法到达反相器的高/低临界电压，这使得差动比较电路产生错误的输出电压信号Voutp与Voutn。因此，根据本发明的另一实施例，在第一级比较电路加入箝制电路以避免上述问题。
参阅图8，以第一级比较电路800取代图6的第一级比较电路600。第一级比较电路800除了包括前述的P型晶体管Mp0～Mp2、及N型晶体管Mn1、Mn2、Mnc1、与Mnc2、以及电阻器R5与R6，还包括了N型晶体管M1～M3。P型晶体管Mp0～Mp2、及N型晶体管Mn1、Mn2、Mnc1、与Mnc2、以及电阻器R5与R6的连接状况与图6相同，在此省略说明。
如图8所示，P型晶体管M1的漏极耦接共模节点cm3，P型晶体管M1的源极耦接电压源VS1，P型晶体管M1的栅极接收偏压Vbias2。P型晶体管M1作为一电流源。P型晶体管M2的漏极耦接节点n1，P型晶体管M2的源极耦接共模节点cm3，P型晶体管M2的栅极耦接节点p3以接收比较信号Vp3。P型晶体管M3的漏极耦接节点p1，P型晶体管M3的源极耦接共模节点cm3，P型晶体管M3的栅极耦接节点n3以接收比较信号Vn3。
根据上述配置，P型晶体管M2与M3分别为比较信号Vp3与Vn3所控制。参阅图9A与图8，当电压信号Vp处于高电平而电压信号Vn处于高电平时，比较信号Vp3具有操作电压VDD的电平且比较信号Vn3具有操作电压VSS的电平，藉此分别关断P型晶体管M2且导通P型晶体管M3。此时，来自作为电流源的P型晶体管M1的电流流经P型晶体管M3，使得节点p1上的比较信号Vp1大约维持在P型晶体管的临界电压Vth。相反地，当电压信号Vp处于低电平而电压信号Vn处于低电平时，节点n1上的比较信号Vn1大约维持在P型晶体管的临界电压Vth。
根据上述可得知，比较信号Vp1与Vn1最低的电平为临界电压Vth，如图9B所示。因此，当电压信号Vp与Vn发生翻转时，比较信号Vp1/Vn1能在较短的时间内到达稳态，以使差动比较电路具有较快的工作速率。
虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，本领域技术人员，在不脱离本发明的精神和范围内，当可作更动与润饰，因此本发明的保护范围当视所附权利要求书界定范围为准。

Claims (20)

1.一种串行解串系统，包括：
多个通道电路，每一该通道电路耦接第一时钟导线以及第二时钟导线；
锁相回路电路，产生第一差动信号，该第一差动信号包括第一时钟信号以及第二时钟信号；
第一缓冲器，耦接该相锁回路电路，接收该第一时钟信号，且缓冲输出该第一时钟信号；
第二缓冲器，耦接该相锁回路电路，接收该第二时钟信号，且缓冲输出该第二时钟信号；
第一电容器，耦接在该第一缓冲器的输出端以接收缓冲后的该第一时钟信号，耦接该第一时钟导线以输出第三时钟信号；以及
第二电容器，耦接在该第二缓冲器的输出端与以接收缓冲后的该第二时钟信号，耦接该第二时钟导线以输出第四时钟信号，
其中，该第三时钟信号以及该第四时钟信号形成第二差动信号，该第二差动信号的摆幅小于该第一差动信号的摆幅。
2.如权利要求1所述的串行解串系统，其中，该第一电容器与该第二电容器为金属氧化层金属(metal-oxide-metal，MOM)电容器。
3.如权利要求2所述的串行解串系统，其中，每一该通道电路包括差动比较器，该差动比较器包括：
第一级比较电路，耦接该第一时钟导线与第二时钟导线以接收第三时钟信号以及第四时钟信号，且根据该第三时钟信号以及该第四时钟信号产生第一比较信号以及第二比较信号，其中，该第一级比较电路包括第一有源电感电路；
第二级比较电路，耦接该第一级比较电路，接收该第一比较信号与该第二比较信号，且根据该第一比较信号与该第二比较信号来产生第三比较信号以及第四比较信号；以及
反相器电路，耦接该第二级比较电路，接收该第三比较信号与该第四比较信号，以根据第三比较信号与该第四比较信号产生第一输出电压信号以及第二输出电压信号，其中，该第一输出电压信号以及该第二输出电压信号形成第三差动信号，该第三差动信号的摆幅大于该第二差动信号摆幅。
4.如权利要求3所述的串行解串系统，其中，该第一级比较电路包括：
第一第一型晶体管，该第一第一型晶体管的第一端耦接第一节点，该第一第一型晶体管的第二端耦接第一电压源，以及该第一第一型晶体管的控制端耦接第二节点，其中，该第一比较信号产生于该第一节点；
第二第一型晶体管，该第二第一型晶体管的第一端与第二端耦接该第一电压源，以及该第二第一型晶体管的控制端耦接该第二节点；
第一电阻器，该第一电阻器的一端耦接该第一节点，该第一电阻器的另一端耦接该第二节点；
第三第一型晶体管，该第三晶体管的第二端耦接第三节点的，该第三晶体管的第一端耦接该第一电压源，以及该第三晶体管的控制端耦接第四节点，其中，该第二比较信号产生于该第三节点；
第四第一型晶体管，该第四第一型晶体管的第一端与第二端耦接该第一电压源，以及该第四第一型晶体管的控制端耦接该第四节点；
第二电阻器，该第二电阻器的一端耦接该第三节点，该第二电阻器的另一端该第四节点；
第一第二型晶体管，该第一第二型晶体管的第一端耦接该第一节点，该第一第二型晶体管的第二端耦接第一共模节点，以及该第一第二型晶体管的控制端接收该第三时钟信号；
第二第二型晶体管，该第二第二型晶体管的第一端耦接该第三节点，该第二第二型晶体管的第二端耦接该第一共模节点，以及该第二第二型晶体管的控制端接收该第四时钟信号；以及
第三第二型晶体管，该第三第二型晶体管的第一端具有耦接该第一共模节点，该第三第二型晶体管的第二端耦接第二电压源，以及该第三第二型晶体管的控制端接收偏压电压；
其中，该第一第一型晶体管，该第二第一型晶体管以及该第一电阻器组成第一有源电感，且该第三第一型晶体管，该第四第一型晶体管以及该第二电阻器组成第二有源电感；以及
其中，该第一有源电感与该第二有源电感组成该第一有源电感电路。
5.如权利要求4所述的串行解串系统，其中，该等第一至第四第一型晶体管为P型晶体管，该等第一至第三第二型晶体管为N型晶体管，该第一电压源的电压为该等通道电路的操作电压，且该第二电压源的电压为接地电压。
6.如权利要求4所述的串行解串系统，其中，该等第一至第四第一型晶体管为N型晶体管，该等第一至第三第二型晶体管为P型晶体管，该第一电压源的电压为接地电压，且该第二电压源的电压为该等通道电路的操作电压。
7.如权利要求4所述的串行解串系统，其中，该第一级比较电路还包括：
第五第一型晶体管，该第五第一型晶体管的第一端耦接该第三节点，该第五第一型晶体管的第二端耦接第二共模节点，以及该第五第一型晶体管的控制端接收该第三比较信号：
第六第一型晶体管，该第六第一型晶体管的第一端耦接该第一节点，该第六第一型晶体管的第二端耦接该第二共模节点，以及该第六第一型晶体管的控制端接收该第四比较信号：
第四第二型晶体管，该第四第二型晶体管的第一端耦接该第二电压源，该第四第二型晶体管的第二端耦接该第二共模节点，以及该第四第二型晶体管的控制端接收该偏压电压。
8.如权利要求3所述的串行解串系统，其中，该第二级比较电路包括第二有源电感电路。
9.如权利要求8所述的驱动器，其中，该第二级比较电路包括：
第一第一型晶体管，该第一第一型晶体管的第一端耦接第一节点，该第一第一型晶体管的第二端耦接第一电压源，以及该第一第一型晶体管的控制端接收该第一比较信号；
第二第一型晶体管，该第二第一型晶体管的第一端耦接第二节点，该第二第一型晶体管的第二端耦接该第一电压源，以及该第二第一型晶体管的控制端接收该第一比较信号，其中，该第三比较信号产生于该第二节点；
第三第一型晶体管，该第三第一型晶体管的第一端耦接第三节点，该第三第一型晶体管的第二端耦接该第一电压源，以及该第三第一型晶体管的控制端接收该第二比较信号；
第四第一型晶体管，该第四第一型晶体管的第一端耦接一第四节点，该第四第一型晶体管的第二端耦接该第一电压源，以及该第四第一型晶体管的控制端接收该第二比较信号，其中，该第四比较信号产生于该第四节点；
第一第二型晶体管，该第一第二型晶体管的第一端耦接该第一节点，该第一第二型晶体管的第二端耦接第二电压源，以及该第一第二型晶体管的控制端耦接一第五节点；
第二第二型晶体管，该第二第二型晶体管的第一端与第二端耦接该第二电压源，以及该第二第二型晶体管的控制端耦接该第五节点；
第一电阻器，该第一电阻器的一端耦接该第一节点，该第一电阻器的另一端耦接该第五节点；
第三第二型晶体管，该第三第二型晶体管的第一端耦接该第二节点，该第三第二型晶体管的第二端耦接该第二电压源，以及该第三第二型晶体管的控制端耦接该第三节点；
第四第二型晶体管，该第四第二型晶体管的第一端耦接该第三节点，该第四第二型晶体管的第二端耦接第二电压源，以及该第四第二型晶体管的控制端耦接第六节点；
第五第二型晶体管，该第五第二型晶体管的第一端与第二端耦接该第二电压源，以及该第五第二型晶体管的控制端耦接该第六节点；
第二电阻器，该第二电阻器的一端耦接该第三节点，该第二电阻器的另一端耦接该第六节点；
第六第二型晶体管，该第六第二型晶体管的第一端耦接该第四节点，该第六第二型晶体管的第二端耦接该第二电压源，以及该第六第二型晶体管的控制端耦接该第一节点；
其中，该等第一与第二第二型晶体管以及该第一电阻器组成第一有源电感，且该等第四与第五第二型晶体管以及该第二电阻器组成第二有源电感；以及
其中，该第一有源电感与该第二有源电感组成该第二有源电感电路。
10.如权利要求9所述的串行解串系统，其中，该等第一至第四第一型晶体管为P型晶体管，该等第一至第六第二型晶体管为N型晶体管，该第一电压源的电压为该等通道电路的操作电压，且该第二电压源的电压为接地电压。
11.如权利要求9所述的串行解串系统，其中，该等第一至第四第一型晶体管为N型晶体管，该等第一至第六第二型晶体管为P型晶体管，该第一电压源的电压为接地电压，且该第二电压源的电压为该等通道电路的操作电压。
12.一种差动比较器，用于串行解串系统，包括：
第一级比较电路，接收分别来自第一时钟导线与第二时钟导线的第一输入电压信号以及第二输入电压信号，且根据该等第一与第二输入电压产生第一比较信号以及该第二比较信号，其中，该第一输入电压信号以及该第二输入电压信号形成第一差动信号，且该第一级比较电路包括第一有源电感电路；
第二级比较电路，耦接该第一级比较电路，接收该等第一与第二比较信号，且根据该等第一与第二比较信号来产生第三比较信号以及第四比较信号；以及
反相器电路，耦接该第二级比较电路，接收该等第三与第四比较信号，且分别根据该等第三与第四比较信号来产生第一输出电压信号以及第二输出电压信号，其中，该第一输出电压信号以及该第二输出电压信号形成第二差动信号，该第二差动信号的摆幅大于该第一差动信号的摆幅。
13.如权利要求12所述的差动比较器，其中，该第一级比较电路包括：
第一第一型晶体管，该第一第一型晶体管的第一端耦接第一节点，该第一第一型晶体管的第二端耦接第一电压源，以及该第一第一型晶体管的控制端耦接第二节点，其中，该第一比较信号产生于该第一节点；
第二第一型晶体管，该第二第一型晶体管的第一端与第二端耦接该第一电压源，以及该第二第一型晶体管的控制端耦接该第二节点；
第一电阻器，该第一电阻器的一端耦接该第一节点，该第一电阻器的另一端耦接该第二节点；
第三第一型晶体管，该第三第一型晶体管的第二端耦接第三节点，该第三第一型晶体管的第一端耦接该第一电压源，以及该第三第一型晶体管的控制端耦接第四节点，其中，该第二比较信号产生于该第三节点；
第四第一型晶体管，该第四第一型晶体管的第一端与第二端耦接该第一电压源，以及该第四第一型晶体管的控制端耦接该第四节点；
第二电阻器，该第二电阻器的一端耦接该第三节点，该第二电阻器的另一端耦接该第四节点；
第一第二型晶体管，该第一第二型晶体管的第一端耦接该第一节点，该第一第二型晶体管的第一端的第二端耦接第一共模节点，以及该第一第二型晶体管的第一端的控制端接收该第一输入电压信号；
第二第二型晶体管，该第二第二型晶体管的第一端耦接该第三节点，该第二第二型晶体管的第二端耦接该第一共模节点，以及该第二第二型晶体管的控制端接收该第二输入电压信号；以及
第三第二型晶体管，该第三第二型晶体管的第一端耦接该第一共模节点，该第三第二型晶体管的第二端耦接第二电压源，以及该第三第二型晶体管的控制端接收偏压电压；
其中，该等第一与第二第一型晶体管以及该第一电阻器组成第一有源电感，且该等第三与第四第一型晶体管以及该第二电阻器组成第二有源电感；以及
其中，该第一有源电感与该第二有源电感组成该第一有源电感电路。
14.如权利要求13所述的差动比较器，其中，该等第一至第四第一型晶体管为P型晶体管，该等第一至第三第二型晶体管为N型晶体管，该第一电压源的电压为该等通道电路的操作电压，且该第二电压源的电压为接地电压。
15.如权利要求13所述的差动比较器，其中，该等第一至第四第一型晶体管为N型晶体管，该等第一至第三第二型晶体管为P型晶体管，该第一电压源的电压为接地电压，且该第二电压源的电压为该等通道电路的操作电压。
16.如权利要求13所述的差动比较器，其中，该第一级比较电路还包括：
第五第一型晶体管，该第五第一型晶体管的第一端耦接该第三节点，该第五第一型晶体管的第二端耦接第二共模节点，以及该第五第一型晶体管的控制端接收该第三比较信号：
第六第一型晶体管，该第六第一型晶体管的第一端耦接该第一节点，该第六第一型晶体管的第二端耦接该第二共模节点，以及该第六第一型晶体管的控制端接收该第四比较信号：
第四第二型晶体管，该第四第二型晶体管的第一端耦接该第二电压源，该第四第二型晶体管的第二端耦接该第二共模节点，以及该第四第二型晶体管的控制端接收该偏压电压。
17.如权利要求12所述的差动比较器，其中，该第二级比较电路包括第二有源电感电路。
18.如权利要求17所述的差动比较器，其中，该第二级比较电路包括：
第一第一型晶体管，该第一第一型晶体管的第一端耦接第一节点，该第一第一型晶体管的第二端耦接第一电压源，以及该第一第一型晶体管的控制端接收该第一比较信号；
第二第一型晶体管，该第二第一型晶体管的第一端具有耦接第二节点，该第二第一型晶体管的第二端耦接该第一电压源，以及该第二第一型晶体管的控制端接收该第一比较信号，其中，该第三比较信号产生于该第二节点；
第三第一型晶体管，该第三第一型晶体管的第一端耦接第三节点，该第三第一型晶体管的第二端耦接该第一电压源，以及该第三第一型晶体管的控制端接收该第二比较信号；
第四第一型晶体管，该第四第一型晶体管的第一端耦接第四节点，该第四第一型晶体管的第二端耦接该第一电压源，以及该第四第一型晶体管的控制端接收该第二比较信号，其中，该第四比较信号产生于该第四节点；
第一第二型晶体管，该第一第二型晶体管的第一端耦接该第一节点，该第一第二型晶体管的第二端耦接第二电压源，以及该第一第二型晶体管的第二端的控制端耦接第五节点；
第二第二型晶体管，该第二第二型晶体管的第一端与第二端耦接该第二电压源，以及该第二第二型晶体管的控制端耦接该第五节点；
第一电阻器，该第一电阻器的一端耦接该第一节点，该第一电阻器的另一端耦接第五节点；
第三第二型晶体管，该第三第二型晶体管的第一端耦接该第二节点，该第三第二型晶体管的第二端耦接该第二电压源，以及该第三第二型晶体管的控制端耦接该第三节点；
第四第二型晶体管，该第四第二型晶体管的第一端耦接该第三节点，该第四第二型晶体管的第二端耦接第二电压源，以及该第四第二型晶体管的控制端耦接一第六节点；
第五第二型晶体管，该第五第二型晶体管的第一端与第二端耦接该第二电压源，以及该第五第二型晶体管的控制端耦接该第六节点；
第二电阻器，该第二电阻器的一端耦接该第三节点，该第二电阻器的另一端耦接该第六节点；
第六第二型晶体管，该第六第二型晶体管的第一端耦接该第四节点，该第六第二型晶体管的第二端耦接该第二电压源，以及该第六第二型晶体管的控制端耦接该第一节点；
其中，该等第一与第二第二型晶体管以及该第一电阻器组成第一有源电感，且该等第四与第五第二型晶体管以及该第二电阻器组成第二有源电感；以及
其中，该第一有源电感与该第二有源电感组成该第二有源电感电路。
19.如权利要求18所述的差动比较器，其中，该等第一至第四第一型晶体管为P型晶体管，该等第一至第六第二型晶体管为N型晶体管，该第一电压源的电压为该等通道电路的操作电压，且该第二电压源的电压为接地电压。
20.如权利要求18所述的差动比较器，其中，该等第一至第四第一型晶体管为N型晶体管，该第一至第六第二型晶体管为P型晶体管，该第一电压源的电压为接地电压，且该第二电压源的电压为该等通道电路的操作电压。
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