CN109935523B - 半导体装置封装及其制造方法 - Google Patents

半导体装置封装及其制造方法 Download PDF

Info

Publication number
CN109935523B
CN109935523B CN201810322315.6A CN201810322315A CN109935523B CN 109935523 B CN109935523 B CN 109935523B CN 201810322315 A CN201810322315 A CN 201810322315A CN 109935523 B CN109935523 B CN 109935523B
Authority
CN
China
Prior art keywords
substrate
conductive layer
semiconductor device
disposed
package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201810322315.6A
Other languages
English (en)
Other versions
CN109935523A (zh
Inventor
陈毅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Semiconductor Engineering Inc
Original Assignee
Advanced Semiconductor Engineering Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Semiconductor Engineering Inc filed Critical Advanced Semiconductor Engineering Inc
Publication of CN109935523A publication Critical patent/CN109935523A/zh
Application granted granted Critical
Publication of CN109935523B publication Critical patent/CN109935523B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19106—Disposition of discrete passive components in a mirrored arrangement on two different side of a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

本发明提供一种半导体装置封装，其包含衬底、第一电子组件、第一封装体、电接触件以及第一导电层。所述衬底具有第一表面、第二表面以及在所述第一表面与所述第二表面之间延伸的侧向表面。所述第一电子组件安置在所述衬底的所述第一表面上。所述第一封装体囊封所述第一电子组件。所述电接触件安置在所述衬底的所述第二表面上。所述第一导电层包含第一部分和第二部分。所述第一部分安置在所述第一封装体和所述衬底的所述侧向表面上。所述第二部分与所述电接触件相接触。

Description

半导体装置封装及其制造方法
技术领域
本公开大体上涉及一种半导体装置封装，且涉及一种其中屏蔽层直接连接到接地端子的半导体装置封装。
背景技术
在半导体装置封装中，模制技术可用于囊封半导体装置以形成用于保护的封装体。
屏蔽层可形成于封装体上以降低或减轻电磁干扰(EMI)。屏蔽层可电连接到衬底中的接地层以用于封装或组装半导体装置。因此，接地层的布置可增加半导体装置封装的成本和大小。
发明内容
在一些实施例中，一种半导体装置封装包含衬底、第一电子组件、第一封装体、电接触件以及第一导电层。衬底具有第一表面、第二表面以及在第一表面与第二表面之间延伸的侧向表面。第一电子组件安置在衬底的第一表面上。第一封装体囊封第一电子组件。电接触件安置在衬底的第二表面上。第一导电层包含第一部分和第二部分。第一部分安置在第一封装体和衬底的侧向表面上。第二部分与电接触件相接触。
在一些实施例中，一种制造半导体装置封装的方法包含以下操作：提供衬底；将封装体安置在衬底上；将电接触件安置在衬底上；以及使导电层形成于衬底和封装体上以与电接触件相接触。
附图说明
图1A说明根据本公开的一些实施例的半导体装置封装的横截面视图。
图1B说明根据本公开的一些实施例的示出在图1A中的半导体装置封装的部分的横截面视图。
图1C说明示出在图1B中的半导体装置封装的部分的仰视图。
图1D说明根据本公开的一些实施例的示出在图1A中的半导体装置封装的部分的横截面视图。
图1E说明示出在图1D中的半导体装置封装的部分的仰视图。
图2说明根据本公开的一些实施例的半导体装置封装的横截面视图。
图3说明根据本公开的一些实施例的半导体装置封装的横截面视图。
图4说明根据本公开的一些实施例的半导体装置封装的横截面视图。
图5说明根据本公开的一些实施例的半导体装置封装的横截面视图。
图6A说明根据本公开的一些实施例的半导体装置封装的横截面视图。
图6B说明根据本公开的一些实施例的示出在图6A中的半导体装置封装的部分的横截面视图。
图6C说明示出在图6B中的半导体装置封装的部分的仰视图。
图7说明根据本公开的一些实施例的半导体装置封装的横截面视图。
图8说明根据本公开的一些实施例的半导体装置封装的横截面视图。
图9说明根据本公开的一些实施例的半导体装置封装的横截面视图。
图10A、图10B、图10C、图10D、图10E、图10F以及图10G说明根据本公开的一些实施例的制造半导体装置封装的方法。
图11A、图11B、图11C、图11D、图11E以及图11F说明根据本公开的一些实施例的制造半导体装置封装的方法。
图12A、图12B、图12C、图12D以及图12E说明根据本公开的一些实施例的制造半导体装置封装的方法。
贯穿图式及详细描述使用共同参考标号来指示相同或相似元件。根据以下结合附图进行的详细描述将容易地理解本公开。
具体实施方式
如本文中所使用，如“内”、“内部”、“外”、“外部”、“顶部”、“底部”、“前部”、“后部”、“上部”、“朝上”、“下部”、“朝下”、“垂直”、“垂直地”、“侧向”、“侧向地”、“上方”以及“下方”的相对术语指代组件集合相对于彼此的定向；此定向是根据图式的而非制造或使用期间的所要求定向。
在一或多个实施例中，导电材料形成屏蔽层且可通过电镀技术(例如控制导电材料的溢出)或溅镀技术(例如双重侧部/对偶侧部溅镀技术)从衬底的侧向表面延伸到半导体装置封装的外部连接元件(例如焊球/凸块)。
图1A说明根据本公开的一些实施例的半导体装置封装10的横截面视图。半导体装置封装10包含衬底11、电子组件121、第一封装体12、电接触件13以及第一导电层14。衬底11具有第一表面111、第二表面112以及在第一表面111与第二表面112之间延伸的侧向表面113。电子组件121安置在衬底11的第一表面111上。电子组件121可包含(例如)管芯、芯片、专用集成电路或无源电子装置(例如电容器)。封装体12囊封电子组件121。电接触件13安置在衬底11的第二表面112上。第一导电层14包含第一部分141和第二部分142。第一部分141安置在第一封装体12和衬底11的侧向表面113上。第二部分142与电接触件13相接触。在一些实施例中，另一电子组件122安置在衬底11的第一表面111上。在一些实施例中，第一导电层14的第二部分142与衬底11的第二表面112相接触。在一些实施例中，电子组件123也安置在衬底11的第一表面111上。在一些实施例中，一或多个导电图案化层安置在衬底内。在一些实施例中，半导体装置封装10进一步包含焊料遮罩层115。
焊料遮罩层115可用以保护衬底11的第二表面112。在一些实施例中，焊料遮罩层115为(或包含)感光性干燥薄膜或其它可图案化材料，如聚酰亚胺。在一些实施例中，焊料遮罩层115为(或包含)防焊剂。开口由焊料遮罩层115限定以暴露用于外部电连接的衬底11的第二表面112的部分，且电接触件13中的一或多个可安置在开口中。在一些实施例中，第一导电层14的第二部分142安置在此类开口中。此类开口可以是任何合适的形状，所述形状包含(但不限于)：柱状(例如，圆柱形、椭圆形柱状、正方形柱状、矩形柱状或其它柱状形状)或非柱状(例如，圆锥形、漏斗形状或其它非柱状形状)。由焊料遮罩层115所限定的开口的侧壁可呈弧形的形状。由焊料遮罩层115所限定的开口的侧壁可具有纹理。在一些实施例中，焊料遮罩层115可构成衬底11的第二表面112的至少部分。
在一些实施例中，第一部分141的厚度大于第二部分142的厚度。在一些实施例中，第一部分141的厚度比第二部分142的厚度至少大约三倍(例如第一部分141的厚度以约4或更大的倍数、以约5或更大的倍数或以约6或更大的倍数大于第二部分142的厚度)。
在一些实施例中，电接触件13可以是焊料凸块、金属柱(例如铜柱或包含另一导电金属或合金的导柱)、包含由焊料壳层(例如包含锡(Sn)的壳层)包围的铜芯的导电凸块，或包含由较低熔化温度焊料壳层(例如包含较低熔化温度锡合金)包围的较高熔化温度(熔点)焊料芯体(例如包含较高熔化温度锡合金)的导电凸块。
在一些实施例中，第一导电层14充当封装体12上的屏蔽层以降低或减轻EMI，且可电连接到衬底11中的接地层。通过将第一导电层14的第二部分142直接连接到电接触件13，可降低制造衬底11的成本和包含衬底11的半导体装置封装的尺寸。
图1B说明根据本公开的一些实施例的示出在图1A中的半导体装置封装10的部分的横截面视图。如图1B中所示，第一部分141安置在衬底11的侧向表面113上。电接触件13与第二部分142电接触，且可部分地覆盖第二部分142。在一些实施例中，电接触件13覆盖第二部分142的部分。如图1B中所示，第二部分142并不直接接触衬底11内的接地衬垫114(其可电连接到(或可构成)接地层)。接地衬垫114通过电接触件13电连接到第二部分142。在一些实施例中，第二部分142直接接触衬底11内的接地衬垫114。
图1C说明示出在图1B中的半导体装置封装的部分的仰视图。如图1C中所示，第二部分142并不直接接触衬底11内的接地衬垫114。
图1D说明根据本公开的一些实施例的示出在图1A中的半导体装置封装的部分的横截面视图。如图1D中所示，第一部分141安置在衬底11的侧向表面113上。第二部分142通过延伸到且部分地包围(或抵靠)电接触件13而与电接触件13电接触。在一些实施例中，第二部分142包含覆盖电接触件13(示出在图1E中)的部分的突起。如图1D中所示，第二部分142并不直接接触衬底11内的接地衬垫114。接地衬垫114通过电接触件13电连接到第二部分142。
图1E说明示出在图1D中的半导体装置封装的部分的仰视图。如图1E中所示，第二部分142部分地包围电接触件13(例如包含围绕电接触件13的至少部分延伸的一或多个突起，且覆盖电接触件13的外周的10％或更多，覆盖外周的20％或更多，覆盖外周的30％或更多，覆盖外周的40％或更多，或更多)且并不直接接触衬底11内的接地衬垫114。通过应用示出在图1D和1E中的结构，第二部分142与电接触件13之间的接触面积增加以使得安全性也增加且第二部分142与电接触件13之间剥落的可能性降低。
图2说明根据本公开的一些实施例的半导体装置封装10的横截面视图。示出在图2中的半导体装置封装类似于示出在图1A中的半导体装置封装，其中差异包含第一导电元件15安置在第一封装体12中，且使电子组件121(和/或电子组件122)与电子组件123分离，或安置在电子组件121(和/或电子组件122)与电子组件123之间。第一导电元件15的导电材料形成EMI隔室屏蔽件。EMI隔室屏蔽件可帮助分离电子组件121/122和电子组件123，且允许电子组件121/122和123经受较低EMI且具有较高电磁兼容性(EMC)。另外，此配置为电子组件121/122和123提供整合于封装中的不同功能以降低封装中的元件的数目(例如通过实施合适的特定功能)以便降低封装的大小。
EMI隔室屏蔽件可通过将导电胶注入到从封装体的顶部表面延伸到封装体的底部表面的沟槽/凹槽中形成。EMI隔室屏蔽件提供于封装中以保护装置或组件免受如由其它装置(例如，射频集成电路或在相对较高频率下工作的其它组件)引起的EMI。
图3说明根据本公开的一些实施例的半导体装置封装10的横截面视图。示出在图3中的半导体装置封装10类似于示出在图2中的半导体装置封装，其中差异包含电子组件161和/或电子组件162安置在衬底11的第二表面112上。第二封装体17囊封第二电子组件161。第二导电层18安置在第二模制化合物17上。第二导电层18电连接到电接触件13。在一些实施例中，第二导电层14充当封装体17上的屏蔽层以降低或减轻EMI。
图4说明根据本公开的一些实施例的半导体装置封装10的横截面视图。示出在图4中的半导体装置封装10类似于示出在图3中的半导体装置封装，其中差异包含第二导电元件19安置在第二封装体17中，且使电子组件161和电子组件162分离，或安置在电子组件161与电子组件162之间。
图5说明根据本公开的一些实施例的半导体装置封装10的横截面视图。示出在图5中的半导体装置封装10类似于示出在图4中的半导体装置封装，其中差异包含第二部分142从第一部分141延伸(例如第二部分142与第一部分141相整合，或构成包含第一部分141的整体结构)。
图6A说明根据本公开的一些实施例的半导体装置封装10的横截面视图。示出在图6A中的半导体装置封装10类似于示出在图1A中的半导体装置封装，其中差异包含电子组件261和262安置在衬底11的第二表面112上，以及第二封装体27囊封电子组件261和262以及电接触件23。第二封装体27具有侧向表面271和第一表面272。电接触件23从第二模制化合物27的第一表面272暴露(例如从其中突起)。
在一些实施例中，第一导电层24的第一部分241安置在第二模制化合物27的侧向表面271上。第一导电层24的第二部分242安置在第二模制化合物27的第一表面272上。在一些实施例中，第三电子组件123安置在衬底11的第一表面111上。
图6B说明根据本公开的一些实施例的示出在图6A中的半导体装置封装的部分的横截面视图。如图6B中所示，第一部分241安置在衬底11的侧向表面113上。第二部分242通过延伸到且部分地包围电接触件23而与电接触件23电接触。在一些实施例中，第二部分242包含覆盖电接触件23(示出在图6C中)的部分的突起。接地衬垫114通过电接触件23电连接到第二部分242。
图6C说明示出在图6B中的半导体装置封装的部分的仰视图。如图6C中所示，第二部分242部分地包围电接触件23。在一些实施例中，第二部分242包含覆盖电接触件23的至少部分的突起部分(例如包含围绕电接触件23的至少部分延伸的一或多个突起，且覆盖电接触件23的外周的10％或更多，覆盖外周的20％或更多，覆盖外周的30％或更多，覆盖外周的40％或更多，或更多)。
图7说明根据本公开的一些实施例的半导体装置封装10的横截面视图。示出在图7中的半导体装置封装10类似于示出在图6A中的半导体装置封装，其中差异包含第一导电元件15安置在第一封装体12中，且使电子组件121和122以及电子组件123分离，或安置在电子组件121和122与电子组件123之间。
图8说明根据本公开的一些实施例的半导体装置封装10的横截面视图。示出在图8中的半导体装置封装10类似于示出在图7中的半导体装置封装，其中差异包含导电元件291和293安置在第二封装体27中且包围电子组件261。在一些实施例中，导电元件291和293包围电子组件261和电子组件262。在一些实施例中，第二导电层28安置在第二封装体27上且连接到导电元件291和293。在一些实施例中，导电元件291和293电连接到电接触件23。
图9说明根据本公开的一些实施例的半导体装置封装10的横截面视图。示出在图9中的半导体装置封装10类似于示出在图8中的半导体装置封装，其中差异包含第三导电元件292安置在第二封装体27中且使电子组件261与电子组件262分离。
图10A、图10B、图10C、图10D、图10E、图10F以及图10G说明根据本公开的一些实施例的制造半导体装置封装10的方法。
图10A说明提供衬底11。衬底11具有第一表面111、第二表面112以及在第一表面111与第二表面112之间延伸的侧向表面113。电子组件121安置在衬底11的第一表面111上。在一些实施例中，另一电子组件122安置在衬底11的第一表面111上。在一些实施例中，电子组件123也安置在衬底11的第一表面111上。在一些实施例中，焊料遮罩层115安置在衬底的第二表面112上。
图10B说明安置模制化合物以使封装体12形成于衬底11上。封装体12囊封电子组件121、122以及123。
图10C说明使导电层14形成于衬底11的侧向表面113和示出在图10B中的封装体12上。导电层14包含第一部分141和第二部分142。第一部分141安置在封装体12和衬底11的侧向表面113上。第二部分142安置在衬底11的第二表面112上。
图10D说明将电接触件13安置在衬底11的第二表面112和焊料遮罩层115上。在一些实施例中，在导电层14形成于衬底11和封装体12上之后，将电接触件13安置在衬底11上。导电层14的第二部分142与电接触件13相接触。在一些实施例中，随后形成示出在图1B和图1C中的结构。尽管图10A示出在早期制造阶段处的焊料遮罩层115中的开口，然而仍可在电接触件13形成之前的任何时间形成开口。
图10E说明使导电层14的第一部分141形成于衬底11的侧向表面113和示出在图10B中的封装体12上。图10C和图10E不同之处至少在于：导电层14的第二部分142形成于与导电层14的第一部分141不同的时间(例如在形成导电层14的第一部分141之后形成导电层14的第二部分142)。
图10F说明将电接触件13安置在衬底11的第二表面112和示出在图10E中的焊料遮罩层115上。
图10G说明使导电层14的第二部分142形成于衬底11的第二表面112上以接触电接触件13。在一些实施例中，随后形成图1D和图1E的结构。在一些实施例中，所述方法进一步包含回焊电接触件13。图10G的半导体装置封装10对应于示出在图1A中的半导体装置封装。
图11A、图11B、图11C、图11D、图11E以及图11F说明根据本公开的一些实施例的制造半导体装置封装的方法。
图11A说明提供衬底11。衬底11具有第一表面111、第二表面112以及在第一表面111与第二表面112之间延伸的侧向表面113。电子组件121安置在衬底11的第一表面111上。在一些实施例中，另一电子组件122安置在衬底11的第一表面111上。在一些实施例中，电子组件123也安置在衬底11的第一表面111上。电子组件161和/或电子组件162安置在衬底11的第二表面112上。焊料遮罩层115安置在衬底的第二表面112上。
图11B说明安置模制化合物的第一部分以使第一封装体12形成于衬底11的第一表面111上，且安置模制化合物的第二部分以使第二封装体17形成于衬底11的第二表面112上。在一些实施例中，第一封装体12囊封电子组件121、122以及123。第二封装体17囊封电子组件161和162。在一些实施例中，第一导电元件15安置在第一封装体12中且使电子组件121和122与电子组件123分离。第二导电元件19安置在第二封装体17中且使电子组件161与电子组件162分离。
图11C说明使导电层14形成于衬底11的侧向表面113和示出在图11B中的第一封装体12上。导电层14包含第一部分141和第二部分142。第一部分141安置在第一封装体12和衬底11的侧向表面113上。第二部分142安置在衬底11的第二表面112上。
图11D说明使导电层18形成于第二封装体17上。在形成导电层18之前或之后，可将电接触件13安置在衬底11的第二表面112上。导电层14的第二部分142与电接触件13相接触。在一些实施例中，随后形成示出在图1B和图1C中的结构。最后，形成示出在图5中的半导体装置封装。
图11E说明使导电层14的第一部分141形成于衬底11的侧向表面113和示出在图11B中的第一封装体12上。图11C和图11E不同之处在于：导电层14的第二部分142形成于与导电层14的第一部分141不同的时间(例如在形成导电层14的第一部分141之后形成导电层14的第二部分142)。
图11F说明使导电层18形成于第二封装体17上且使导电层14的第二部分142形成于衬底11的第二表面112上。在形成导电层18之前或之后，电接触件13可安置在衬底11的第二表面112上。导电层14的第二部分142与电接触件13相接触。在一些实施例中，随后形成示出在图1D和图1E中的结构。最后，形成示出在图4中的半导体装置封装。尽管图11A示出在较早制造阶段处的焊料遮罩层115中的开口，然而所述开口仍可形成于在电接触件13形成之前的任何时间。
图12A、图12B、图12C、图12D以及图12E说明根据本公开的一些实施例的制造半导体装置封装的方法。
图12A说明提供衬底11。衬底11具有第一表面111、第二表面112以及在第一表面111与第二表面112之间延伸的侧向表面113。电子组件121安置在衬底11的第一表面111上。在一些实施例中，另一电子组件122安置在衬底11的第一表面111上。在一些实施例中，电子组件123也安置在衬底11的第一表面111上。电子组件261和/或电子组件262安置在衬底11的第二表面112上。焊料遮罩层115安置在衬底11的第二表面112上。电接触件23安置在衬底11的第二表面112和焊料遮罩层115上。
图12B说明安置模制化合物的第一部分以使第一封装体12形成于衬底11的第一表面111上。图12B也说明安置模制化合物的第二部分以使第二封装体27形成于衬底11的第二表面112上。在一些实施例中，第一封装体12囊封电子组件121、122以及123。第二封装体27囊封电子组件261和262以及电接触件23且暴露电接触件23的部分。
图12C说明使导电层24形成于衬底11的侧向表面113、第一封装体12以及示出在图12B中的第二封装体27的侧向表面271上。导电层24包含第一部分241和第二部分242。第一部分241安置在第一封装体12、衬底11的侧向表面113以及第二封装体27的侧向表面271上。第二部分242安置在第二封装体27上以接触电接触件23。
图12D说明使导电层24的第一部分241形成于衬底11的侧向表面113、第一封装体12以及示出在图12B中的第二封装体27的侧向表面271上。图12C和图12D不同之处在于：导电层24的第二部分242形成于与导电层24的第一部分241不同的时间(例如在形成导电层24的第一部分241之后形成导电层24的第二部分242)。
图12E说明使导电层24的第二部分242形成于第二封装体27上。导电层24的第二部分242与电接触件23相接触。在一些实施例中，随后形成示出在图6B和图6C中的结构。最后，形成示出在图6A中的半导体装置封装。
示出在图7、图8以及图9中的半导体装置封装可通过类似于制造示出在图12A、图12B、图12C、图12D以及图12E中的半导体装置封装的方法的方法形成。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个指代物。
如本文中所使用，术语“连接(connect/connected/connection)”指代操作性耦合或链接。连接组件可直接或间接地彼此耦合，例如通过另一组件集合。
如本文中所使用，术语“导电(conductive)”、“导电(electrically conductive)”和“电导率”指代传递电流的能力。导电材料通常指示展现对于电流流动的极少或零对抗的那些材料。电导率的一个度量为西门子每米(S/m)。通常，导电材料是具有大于约104S/m(例如，至少105S/m或至少106S/m)的电导率的一种材料。材料的电导率有时可随温度而变化。除非另外规定，否则在室温下测量材料的导电性。
如本文中所使用，术语“大约”、“大体上”、“大体”和“约”指代相当大的程度。当结合事件或情况使用时，术语可指事件或情况准确发生的情况以及事件或情况紧密近似地发生的情况，例如当解释本文中所描述的制造方法的典型容差水平时。举例来说，当结合数值使用时，术语可指代小于或等于所述数值的±10％的变化范围，如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％)，那么可认为所述两个数值“基本上”相同或相等。
另外，有时在本文中按范围格式来呈现量、比率和其它数值。应理解，此类范围格式是为便利和简洁起见，且应灵活地解释为包含明确地指定为范围限制的数值以及涵盖于所述范围内的所有个别数值或子范围，如同明确地指定每一数值和子范围一般。
在一些实施例的描述中，提供于另一组件“上”或“上方”的组件可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。
尽管已参考本公开的特定实施例描述并说明本公开，然而这些描述和说明并不限制本公开。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下，作出各种改变且取代等效物。
如各种实例实施例中所示出的结构和方法的构造和布置仅为说明性的。由此，所有此类修改都试图包含在本公开的范围内。任何程序或方法步骤的次序或序列可根据替代实施例变化或再定序。可在不脱离本公开的范围的情况下在实例实施例的设计、操作条件和布置上进行其它替代、修改、改变和省略。

Claims (23)

1.一种半导体装置封装，其包括：
衬底，其具有第一表面、第二表面以及在所述第一表面与所述第二表面之间延伸的侧向表面；
第一电子组件，其安置在所述衬底的所述第一表面上；
第一封装体，其囊封所述第一电子组件；
电接触件，其安置在所述衬底的所述第二表面上；以及
第一导电层，其包含：
第一部分，其安置在所述第一封装体和所述衬底的所述侧向表面上，和
第二部分，其与所述电接触件相接触，其中所述第二部分包含突起，所述突起部分地包围所述电接触件的外周。
2.根据权利要求1所述的半导体装置封装，其中所述第一导电层的所述第二部分与所述衬底的所述第二表面相接触。
3.根据权利要求2所述的半导体装置封装，其进一步包括：
第二电子组件，其安置在所述衬底的所述第一表面上；
第一导电元件，其安置在所述第一封装体中且使所述第一电子组件与所述第二电子组件分离。
4.根据权利要求1所述的半导体装置封装，其进一步包括：
接地衬垫，其设置于所述衬底内；
第二电子组件，其安置在所述衬底的所述第二表面上；
第二封装体，其囊封所述第二电子组件；以及
第二导电层，其安置在所述第二封装体上，且所述第二导电层通过所述接地衬垫电连接所述第一导电层的所述第二部分。
5.根据权利要求4所述的半导体装置封装，其进一步包括：
第三电子组件，其安置在所述衬底的所述第二表面上；以及
第二导电元件，其安置在所述第二封装体中且使所述第二电子组件与所述第三电子组件分离。
6.根据权利要求1所述的半导体装置封装，其中所述第一导电层的所述第一部分的下表面通过所述第二部分露出。
7.根据权利要求1所述的半导体装置封装，其进一步包括：接地衬垫，其设置于所述衬底内，其中在所述半导体装置封装的仰视视角中，所述接地衬垫的一部分未被所述电接触件覆盖。
8.根据权利要求1所述的半导体装置封装，其中所述第一导电层的所述第二部分与所述第一导电层的所述第一部分相整合。
9.根据权利要求8所述的半导体装置封装，其中所述第一导电层的所述第一部分的厚度大于所述第一导电层的所述第二部分的厚度。
10.根据权利要求7所述的半导体装置封装，其中所述第一导电层与所述接地衬垫隔开，且所述第一导电层通过所述电接触件电连接所述第一导电层。
11.根据权利要求1所述的半导体装置封装，其进一步包括：
第二电子组件，其安置在所述衬底的所述第二表面上；以及
第二封装体，其囊封所述第二电子组件和所述电接触件，所述第二封装体具有侧向表面和第一表面，其中所述电接触件从所述第二封装体的所述第一表面暴露；
其中所述第一导电层的所述第一部分安置在所述第二封装体的所述侧向表面上；
其中所述第一导电层的所述第二部分安置在所述第二封装体的所述第一表面上。
12.根据权利要求11所述的半导体装置封装，其进一步包括：
第三电子组件，其安置在所述衬底的所述第一表面上；
第一导电元件，其安置在所述第一封装体中且使所述第一电子组件与所述第三电子组件分离。
13.根据权利要求12所述的半导体装置封装，其进一步包括：
第二导电元件，其安置在所述第二封装体中且包围所述第二电子组件；以及
第二导电层，其安置在所述第二封装体上且连接到所述第二导电元件，
其中所述第二导电元件电连接到所述电接触件。
14.根据权利要求13所述的半导体装置封装，其进一步包括：
第四电子组件，其安置在所述衬底的所述第二表面上；以及
第三导电元件，其安置在所述第二封装体中且使所述第二电子组件与所述第四电子组件分离。
15.根据权利要求1所述的半导体装置封装，其进一步包括：
焊料屏蔽层，其具有侧向表面，所述电接触件接触所述焊料屏蔽层的所述侧向表面。
16.根据权利要求1所述的半导体装置封装，其中所述第一导电层的所述第二部分在接触所述第一部分处具有第一宽度，在接触所述电连接件处具有第二宽度，所述第一宽度与所述第二宽度不同。
17.根据权利要求16所述的半导体装置封装，所述第一宽度小于所述第二宽度。
18.根据权利要求1所述的半导体装置封装，其进一步包括：
接地衬垫，其设置于所述衬底内，
其中所述第一导电层的所述第二部分设置在所述衬底的所述第一表面上，且在所述半导体装置封装的仰视视角中，所述第二部分与所述接地衬垫界定间隙，所述间隙在所述衬底上的投影被所述电接触件在所述衬底上的投影包围。
19.根据权利要求4所述的半导体装置封装，其中所述第二导电层进一步通过所述电接触件电连接所述第一导电层的所述第二部分。
20.一种制造半导体装置封装的方法，其包括：
提供衬底；
将第一封装体安置在所述衬底的上表面上；
使第一导电层形成于所述衬底和所述第一封装体上，其中所述第一导电层包括形成在所述衬底的侧向表面上的第一部分及形成在所述衬底的下表面上的第二部分；以及
在形成所述第一导电层后，形成电接触件于所述衬底的所述下表面上，使所述电接触件覆盖所述第一导电层的所述第二部分。
21.根据权利要求20所述的方法，进一步包括：
在形成所述第一导电层前，形成电子组件于所述衬底的所述下表面上；以及
形成第二封装体覆盖所述电子组件。
22.根据权利要求20所述的方法，进一步包括：
形成第二导电层于所述第二封装体上，其中所述第二导电层通过所述衬底的接地衬垫而电连接所述第一导电层。
23.根据权利要求22所述的方法，其中在使所述电接触件覆盖所述第一导电层的所述第二部分时，使所述电接触件接触所述衬底的所述接地衬垫，并使所述第二导电层通过所述接地衬垫电连接所述电接触件。
CN201810322315.6A 2017-12-15 2018-04-11 半导体装置封装及其制造方法 Active CN109935523B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/844,415 2017-12-15
US15/844,415 US10535612B2 (en) 2017-12-15 2017-12-15 Semiconductor device package and method of manufacturing the same

Publications (2)

Publication Number Publication Date
CN109935523A CN109935523A (zh) 2019-06-25
CN109935523B true CN109935523B (zh) 2023-04-07

Family

ID=66814716

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810322315.6A Active CN109935523B (zh) 2017-12-15 2018-04-11 半导体装置封装及其制造方法

Country Status (2)

Country Link
US (1) US10535612B2 (zh)
CN (1) CN109935523B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10923435B2 (en) 2018-11-28 2021-02-16 Shiann-Tsong Tsai Semiconductor package with in-package compartmental shielding and improved heat-dissipation performance
US11239179B2 (en) * 2018-11-28 2022-02-01 Shiann-Tsong Tsai Semiconductor package and fabrication method thereof
US10896880B2 (en) * 2018-11-28 2021-01-19 Shiann-Tsong Tsai Semiconductor package with in-package compartmental shielding and fabrication method thereof
TWI744572B (zh) * 2018-11-28 2021-11-01 蔡憲聰 具有封裝內隔室屏蔽的半導體封裝及其製作方法
US11211340B2 (en) 2018-11-28 2021-12-28 Shiann-Tsong Tsai Semiconductor package with in-package compartmental shielding and active electro-magnetic compatibility shielding
WO2020206625A1 (en) * 2019-04-10 2020-10-15 Intel Corporation Resilient electrical connectors for electromagnetic interference shielding structures in integrated circuit assemblies
US11177221B2 (en) * 2019-10-18 2021-11-16 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US11302647B2 (en) * 2020-05-14 2022-04-12 Advanced Semiconductor Engineering, Inc. Semiconductor device package including conductive layers as shielding and method of manufacturing the same
CN111816629B (zh) * 2020-09-14 2020-12-15 甬矽电子(宁波)股份有限公司 电磁屏蔽封装结构和电磁屏蔽封装结构制作方法
US11776861B2 (en) * 2021-09-07 2023-10-03 STATS ChipPAC Pte. Ltd. Compartment shielding with metal frame and cap

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104347533A (zh) * 2013-08-01 2015-02-11 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN104851871A (zh) * 2014-02-19 2015-08-19 株式会社东芝 布线板及使用其的半导体器件
CN106711125A (zh) * 2015-11-12 2017-05-24 艾马克科技公司 半导体封装及其制造方法
TWI603456B (zh) * 2016-09-30 2017-10-21 矽品精密工業股份有限公司 電子封裝結構及其製法
US9831197B1 (en) * 2017-02-02 2017-11-28 Sigurd Microelectronics Corp. Wafer-level package with metal shielding structure and the manufacturing method thereof

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8378477B2 (en) 2010-09-14 2013-02-19 Stats Chippac Ltd. Integrated circuit packaging system with film encapsulation and method of manufacture thereof
TWI459521B (zh) 2012-03-08 2014-11-01 矽品精密工業股份有限公司 半導體封裝件及其製法
US8766654B2 (en) * 2012-03-27 2014-07-01 Universal Scientific Industrial Co., Ltd. Package structure with conformal shielding and inspection method using the same
JP2015176966A (ja) * 2014-03-14 2015-10-05 株式会社東芝 電子機器
KR101616625B1 (ko) * 2014-07-30 2016-04-28 삼성전기주식회사 반도체 패키지 및 그 제조방법
US10163867B2 (en) * 2015-11-12 2018-12-25 Amkor Technology, Inc. Semiconductor package and manufacturing method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104347533A (zh) * 2013-08-01 2015-02-11 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN104851871A (zh) * 2014-02-19 2015-08-19 株式会社东芝 布线板及使用其的半导体器件
CN106711125A (zh) * 2015-11-12 2017-05-24 艾马克科技公司 半导体封装及其制造方法
TWI603456B (zh) * 2016-09-30 2017-10-21 矽品精密工業股份有限公司 電子封裝結構及其製法
US9831197B1 (en) * 2017-02-02 2017-11-28 Sigurd Microelectronics Corp. Wafer-level package with metal shielding structure and the manufacturing method thereof

Also Published As

Publication number Publication date
US20190189565A1 (en) 2019-06-20
CN109935523A (zh) 2019-06-25
US10535612B2 (en) 2020-01-14

Similar Documents

Publication Publication Date Title
CN109935523B (zh) 半导体装置封装及其制造方法
US10741528B2 (en) Semiconductor device with an electrically-coupled protection mechanism and associated systems, devices, and methods
CN107230663B (zh) 具有减小的应力的半导体封装件
US9254994B2 (en) Package structure having MEMS element
US20180197824A1 (en) Anti-emi shielding package and method of making same
CN111952273B (zh) 半导体器件封装及其制造方法
CN108417563A (zh) 半导体装置封装和其制造方法
CN107919348B (zh) 具有电感的组件及其封装结构
CN111146177B (zh) 半导体封装件
CN104882417A (zh) 集成无源倒装芯片封装
CN110600440A (zh) 一种埋入式封装结构及其制备方法、终端
CN108735716B (zh) 封装结构
CN111279474B (zh) 具有分层保护机制的半导体装置及相关系统、装置及方法
CN102153045B (zh) 具微机电元件的封装结构及其制法
CN105990268B (zh) 电子封装结构及其制法
US6933597B1 (en) Spacer with passive components for use in multi-chip modules
CN103858227A (zh) 晶圆级应用的rf屏蔽部
TWI332275B (en) Semiconductor package having electromagnetic interference shielding and fabricating method thereof
TWI395292B (zh) 半導體封裝結構及其製造方法
CN108666279B (zh) 电子封装件及其制法
US8653661B2 (en) Package having MEMS element and fabrication method thereof
TWI663663B (zh) 電子封裝構件及其製作方法
TWI397157B (zh) 具微機電元件之封裝結構及其製法
KR101677270B1 (ko) 반도체 패키지 및 그 제조 방법
KR100754716B1 (ko) 전자회로 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant