CN109920362B - 数据锁存单元及驱动方法、数据锁存器及驱动方法、显示装置 - Google Patents

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Abstract

本发明提供一种数据锁存单元及驱动方法、数据锁存器及驱动方法、显示装置，涉及显示技术领域，用于解决显示装置刷新频率较低的问题。数据锁存单元，包括：选择子电路，连接第一数据信号端、第二数据信号端、时钟脉冲信号端以及第一控制子电路，用于将第一数据信号端和第二数据信号端的数据信号传输至第一控制子电路；第一控制子电路，还连接第一控制信号端和第一锁存子电路，用于将数据信号传输至第一锁存子电路；第一锁存子电路，还连接第一电压端，用于接收数据信号，并锁存数据信号；第二控制子电路，连接第一锁存子电路、第二控制信号端和信号输出端，用于将锁存在第一锁存子电路内部的数据信号传输至信号输出端。

Description

数据锁存单元及驱动方法、数据锁存器及驱动方法、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种数据锁存单元及驱动方法、数据锁存器及驱动方法、显示装置。
背景技术
随着显示技术的发展，台式显示产品、电子设备、可穿戴显示设备等显示装置得到了广泛的应用，而显示装置的功耗问题，一直倍受消费者的关注。
以目前可穿戴产品中的手表为例，手表的功耗问题一直是本领域技术人员较为关注的技术问题。目前采用MIP(Memory In Pixel，存储在像素中)电路的手表产品，因其具有低功耗的特性，而广泛的应用在目前的市场中。
MIP电路主要是通过采用的SPI(Serial Peripheral Interface，串行外设接口)技术来减少功耗的，SPI技术中，是将Source IC(源极驱动电路)部分做在阵列基板(Array)上，由一个数据信号端传输所有的数据信号。这样一来，可以降低IC(Integrated Circuit，集成电路)的成本，又可以减少功耗。
然而，由于采用SPI技术的产品的刷新频率主要由数据信号端传输数据信号的数据量决定。现有技术中采用一个数据信号端传输所有的数据信号的方案虽然可以降低功耗，但刷新频率较低，一般只能达到2MHZ左右，无法满足用户需求。
发明内容
本发明的实施例提供一种数据锁存单元及驱动方法、数据锁存器及驱动方法、显示装置，用于解决显示装置刷新频率较低的问题。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供一种数据锁存单元，包括：选择子电路、第一控制子电路、第一锁存子电路以及第二控制子电路；所述选择子电路，连接第一数据信号端、第二数据信号端、时钟脉冲信号端以及所述第一控制子电路，用于在所述时钟脉冲信号端的控制下，将所述第一数据信号端和所述第二数据信号端的数据信号传输至所述第一控制子电路；所述第一控制子电路，还连接第一控制信号端和所述第一锁存子电路，用于在所述第一控制信号端的控制下，将所述数据信号传输至所述第一锁存子电路；所述第一锁存子电路，还连接第一电压端，用于接收所述数据信号，并在所述第一电压端的控制下锁存所述数据信号；所述第二控制子电路，连接所述第一锁存子电路、第二控制信号端和信号输出端，用于在所述第二控制信号端的控制下，将锁存在所述第一锁存子电路内部的所述数据信号传输至所述信号输出端。
可选的，所述选择子电路包括多路选择器；所述多路选择器的第一输入端连接所述第一数据信号端，所述多路选择器的第二输入端连接所述第二数据信号端，所述多路选择器的通道选择信号端连接所述时钟脉冲信号端，所述多路选择器的输出端连接所述第一控制子电路。
可选的，所述第一控制子电路包括第一传输门子电路；所述第一传输门子电路的输入端连接所述选择子电路，所述第一传输门子电路的输出端连接所述第一锁存子电路，所述第一传输门子电路的控制端连接所述第一控制信号端。
可选的，所述第一锁存子电路包括与非门和反向器；所述与非门的第一输入端连接所述第一控制子电路，所述与非门的第二输入端连接所述第一电压端，所述与非门的输出端连接所述反向器的输入端和所述第二控制子电路；所述反向器的输出端连接所述与非门的第一输入端。
可选的，所述第二控制子电路包括第二传输门子电路；所述第二传输门子电路的输入端连接所述第一锁存子电路，所述第二传输门子电路的输出端连接所述信号输出端，所述第二传输门子电路的控制端连接所述第二控制信号端。
第二方面，提供一种数据锁存器，包括N个如第一方面任一项所述的数据锁存单元；不同所述数据锁存器单元连接不同的时钟脉冲信号端和不同的第一控制信号端；其中，N为偶数。
可选的，N个所述数据锁存单元连接同一第一数据信号端。
可选的，N个所述数据锁存单元连接同一第二数据信号端。
可选的，N个所述数据锁存单元连接同一第二控制信号端。
第三方面，提供一种显示装置，包括第二方面所述的数据锁存器；所述显示装置还包括多根数据线，多根所述数据线分为若干组，每组包括N根所述数据线，每组所述数据线与所述数据锁存器中数据锁存单元的信号输出端一一对应且电连接；其中，N为偶数。
第四方面，提供一种如第一方面任一项所述的数据锁存单元的驱动方法，包括：向时钟脉冲信号端输入第一信号，选择子电路在所述时钟脉冲信号端的控制下，将第一数据信号端的数据信号传输至第一控制子电路；或者，向时钟脉冲信号端输入第二信号，选择子电路在所述时钟脉冲信号端的控制下，将第二数据信号端的数据信号传输至第一控制子电路；向第一控制信号端输入开启信号，所述第一控制子电路在所述第一控制信号端的控制下，将所述数据信号传输至第一锁存子电路；向第一电压端输入固定电压信号，所述第一锁存子电路在所述第一电压端的控制下，对所述数据信号进行锁存；向第二控制信号端输入开启信号，第二控制子电路在所述第二控制信号端的控制下，将锁存在所述第一锁存子电路内部的所述数据信号传输至信号输出端。
第五方面，提供一种如第二方面所述的数据锁存器的驱动方法，N个数据锁存单元均分为两组；所述数据锁存器的驱动方法包括：依次控制第一组中的N/2个所述数据锁存单元锁存第一数据信号端的数据信号；在同一时段内，依次控制第二组中的N/2个所述数据锁存单元锁存第二数据信号端的数据信号；控制N个所述数据锁存单元将锁存在各自内部的数据信号传输至信号输出端。
本发明的实施例提供一种数据锁存单元及驱动方法、数据锁存器及驱动方法、显示装置，本申请实施例提供的数据锁存单元，连接第一数据信号端和第二数据信号端，既可以将第一数据信号端的数据信号传输至信号输出端，又可以将第二数据信号端的数据信号传输至信号输出端。这样一来，在显示面板包括多个数据锁存单元的情况下，其中一部分数据锁存单元接收第一数据信号端传输的数据信号，与此同时，另一部分的数据锁存单元接收第二数据信号端传输的数据信号。以显示面板包括8个数据锁存单元为例，相关技术中需要8个脉冲才能将8个数据信号传输至数据线，而本申请中，仅需要4个脉冲即可将8个数据信号传输至数据线，数据信号的传输速度增加了一倍，可明显缩短数据信号传输所需的时间，提高显示装置的刷新频率。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种显示面板的布局示意图；
图2为本申请实施例提供的一种像素电路的结构示意图；
图3为相关技术提供的一种数据锁存器的结构示意图；
图4为图3所示的数据锁存器的驱动时序图；
图5为本申请实施例提供的一种数据锁存单元的结构示意图；
图6a为图5所示的数据锁存单元中各子电路的结构示意图；
图6b为本申请实施例提供的另一种数据锁存单元的结构示意图；
图7为图5所示的数据锁存单元的结构示意图；
图8为本申请实施例提供的一种数据锁存器的结构示意图；
图9为图8所示的数据锁存器的驱动时序图；
图10-图14为本申请实施例提供的数据锁存器驱动过程示意图；
图15为本申请实施例提供的另一种数据锁存器的结构示意图。
附图标记：
100-有效显示区；101-周边区；10-显示面板；20-亚像素；201-像素电路；30-数据锁存器；50-放大器；60-选择子电路；61-多路选择器；70-第一控制子电路；71-第一传输门子电路；80-第一锁存子电路；81-与非门；82-反向器；90-第二控制子电路；91-第二传输门子电路。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
以下，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。
本申请的一些实施例提供一种显示装置。显示装置例如可以是手机、平板电脑、个人数字助理(personal digital assistant，PDA)、车载电脑、可穿戴显示设备等，例如可以为手表。本申请实施例对上述显示装置的具体形式不做特殊限制。
其中，显示装置可以是显示面板，也可以是包含显示面板和边框等结构的装置。以下以显示装置为包括边框等结构的装置为例进行示意。
显示装置包括如图1所示的显示面板10。该显示面板10包括有效显示区(ACT2iveArea，AA)100和位于该有效显示区100周边的周边区101。
上述有效显示区100包括多个亚像素(sub pixel)20。为了方便说明，本申请中上述多个亚像素20是以矩阵形式排列为例进行的说明。此时，沿水平方向X排列成一排的亚像素20称为同一行亚像素，沿竖直方向Y排列成一排的亚像素20称为同一列亚像素，同一行亚像素可以与一根栅线GL连接，同一列亚像素可以与一根数据线DL连接。亚像素20内设置有用于控制亚像素20进行显示的像素电路201，像素电路201设置在显示面板的衬底基板上。
以下以显示面板10为液晶显示面板为例，对亚像素20中的像素电路201进行举例说明。当然，显示面板10也可以是发光二极管显示面板，或有机发光二极管(organic lightemitting diode,OLED)显示面板。
示例性的，如图2所示，像素电路201包括晶体管M和液晶电容C。该液晶电容C的两个极板分别由像素电极和公共电极构成。晶体管M的栅极连接栅线GL，第一极连接数据线DL，第二极连接液晶电容C，用于将数据线DL上的数据信号传输至液晶电容C。
如图2所示，每根数据线DL上均需接收数据信号，以显示面板10包括P列亚像素20为例，有P根数据线DL需要接收数据信号。
如图3所示，相关技术中采用SPI技术的显示面板，是通过一个数据信号端SI向P根数据线DL分别传输信号，数据信号端SI通过数据锁存器30与多根数据线DL连接。
数据锁存器30包括8个数据锁存单元LAT，数据锁存单元LAT连接时钟脉冲信号端CP、时钟信号端CLK、数据信号端SI、数据线DL。8个数据锁存单元LAT连接同一数据信号端SI和时钟信号端CLK，8个数据锁存单元LAT分别连接不同的时钟脉冲信号端CP和数据线DL。
P根数据线DL分为P/8组，每组中的8根数据线DL与8个数据锁存单元LAT一一对应且电连接。
如图4所示，在数据传输过程中，数据信号端SI依次输出所有数据线DL上的信号，第一个脉冲(一个脉冲例如可以是一个CLK的宽度)，第一时钟脉冲信号端CP1打开，第一数据锁存单元LAT1接收R1的信号，并将R1信号锁存在第一数据锁存单元LAT1内，然后第一时钟脉冲信号端CP1关闭。
第二个脉冲，第二时钟脉冲信号端CP2打开，第二数据锁存单元LAT2接收G1的信号，并将G1信号锁存在第二数据锁存单元LAT2内，然后第二时钟脉冲信号端CP2关闭。
第三个脉冲，第三时钟脉冲信号端CP3打开，第三数据锁存单元LAT3接收B1的信号，并将B1信号锁存在第三数据锁存单元LAT3内，然后第三时钟脉冲信号端CP3关闭。
第四个脉冲，第四时钟脉冲信号端CP4打开，第四数据锁存单元LAT4接收D1的信号，并将D1信号锁存在第四数据锁存单元LAT4内，然后第四时钟脉冲信号端CP4关闭。
第五个脉冲，第五时钟脉冲信号端CP5打开，第五数据锁存单元LAT5接收R2的信号，并将R2信号锁存在第五数据锁存单元LAT5内，然后第五时钟脉冲信号端CP5关闭。
第六个脉冲，第六时钟脉冲信号端CP6打开，第六数据锁存单元LAT6接收G2的信号，并将G2信号锁存在第六数据锁存单元LAT6内，然后第六时钟脉冲信号端CP6关闭。
第七个脉冲，第七时钟脉冲信号端CP7打开，第七数据锁存单元LAT7接收B2的信号，并将B2信号锁存在第七数据锁存单元LAT7内，然后第七时钟脉冲信号端CP7关闭。
第八个脉冲，第八时钟脉冲信号端CP8打开，第八数据锁存单元LAT8接收D2的信号，并将D2信号锁存在第八数据锁存单元LAT8内，然后第八时钟脉冲信号端CP8关闭。
在第八个脉冲，时钟信号端CLK同时输入时钟信号，将锁存在8个数据锁存单元LAT中的数据信号同时传输至与各数据锁存单元LAT连接的数据线DL中。
可以理解的是，一个数据锁存单元LAT连接多根数据线DL，每根数据线DL上连接有控制单元，在轮到某根数据线DL接收数据信号时，与数据线DL连接的控制单元才会开启。控制单元开启后，数据线DL才能接收到数据信号。因此，虽然一个数据锁存单元LAT连接多根数据线DL，但是数据锁存单元LAT每次输出的数据信号只有一根数据线DL会接收。
然后从第9～16个数据信号开始，重复上述过程，知道所有数据信号传输完毕。
通过上述传输过程，可以看出8个数据锁存单元LAT依次接收完数据信号后，才能把数据信号传输给数据线DL。这样一来，需要经过8个脉冲，否则数据会发生丢失和错乱，而这就导致采用SPI技术的显示面板的刷新频率较低。
基于上述结构，虽然可以满足低功耗的需求，但是无法满足刷新频率的需求，而刷新频率与显示效果有关，用户对刷新频率的需求高于对低功耗的需求。
基于此，本申请实施例的显示装置也采用SPI技术，每根数据线DL连接一个数据锁存单元LAT，通过数据锁存单元LAT向数据线DL传输数据信号。
本申请的一些实施例提供一种数据锁存单元LAT，如图5所示，包括选择子电路60、第一控制子电路70、第一锁存子电路80以及第二控制子电路90。
如图5所示，选择子电路60，连接第一数据信号端SI1、第二数据信号端SI2、时钟脉冲信号端CP以及第一控制子电路70，用于在时钟脉冲信号端CP的控制下，将第一数据信号端SI1和第二数据信号端SI2的数据信号传输至第一控制子电路70。
其中，不对选择子电路60的具体结构进行限定，能够在时钟脉冲信号端CP输入第一信号的情况下，将第一数据信号端SI1的数据信号传输至第一控制子电路70。在时钟脉冲信号端CP输入第二信号的情况下，将第二数据信号端SI2的数据信号传输至第一控制子电路70即可。
可以理解的是，无论时钟脉冲信号端CP输入哪种信号，选择子电路60总是会将第一数据信号端SI1和第二数据信号端SI2中的一个信号端上的数据信号向第一控制子电路70传输。
在一些实施例中，如图6a所示，选择子电路60包括多路选择器61。
多路选择器61的第一输入端连接第一数据信号端SI1，多路选择器61的第二输入端连接第二数据信号端SI2，多路选择器61的通道选择信号端连接时钟脉冲信号端CP，多路选择器61的输出端连接第一控制子电路70。
在时钟脉冲信号端CP输入第一信号的情况下，多路选择器61选择将第一数据信号端SI1的数据信号传输至第一控制子电路70。在时钟脉冲信号端CP输入第二信号的情况下，多路选择器61选择将第二数据信号端SI2的数据信号传输至第一控制子电路70。
如图5所示，第一控制子电路70，还连接第一控制信号端CT1和第一锁存子电路80，用于在第一控制信号端CT1的控制下，将数据信号传输至第一锁存子电路80。
其中，不对第一控制子电路70的具体结构进行限定，能够在第一控制信号端CT1输入第一信号的情况下，将数据信号传输至第一锁存子电路80。在第一控制信号端CT1输入第二信号的情况下，停止将数据信号传输至第一锁存子电路80即可。
这样一来，虽然选择子电路60持续向第一控制子电路70输入了数据信号，但第一锁存子电路80并不一定能够接收到数据信号。
可以理解的是，此处的第一控制子电路70起到一个开关的作用，用于控制是否连通选择子电路60和第一锁存子电路80。
在一些实施例中，如图6a所示，第一控制子电路70包括第一传输门子电路71。
第一传输门子电路71的输入端连接选择子电路60，第一传输门子电路71的输出端连接第一锁存子电路80，第一传输门子电路71的控制端连接第一控制信号端CT1。
在第一控制信号端CT1输入第一信号的情况下，第一传输门子电路71开启，控制选择子电路60和第一锁存子电路80连通。在第一控制信号端CT1输入第二信号的情况下，第一传输门子电路71关闭，控制选择子电路60和第一锁存子电路80断开。
其中，在选择子电路60包括多路选择器61的情况下，第一传输门子电路71的输入端连接多路选择器61的输出端。
如图5所示，第一锁存子电路80，还连接第一电压端V1，第一锁存子电路80用于接收数据信号，并在第一电压端V1的控制下锁存上述数据信号。
其中，不对第一锁存子电路80的具体结构进行限定，能够接收第一控制子电路70传输的数据信号，并且在第一电压端V1输入固定电压的情况下，将数据信号锁存在第一锁存子电路80内部即可。
在一些实施例中，如图6a所示，第一锁存子电路80包括与非门81和反向器82。
与非门81的第一输入端连接第一控制子电路70，与非门81的第二输入端连接第一电压端V2，与非门81的输出端连接反向器82的输入端和第二控制子电路90。
反向器82的输出端连接与非门81的第一输入端。
如图6a所示，第一电压端V1输入固定电压信号，数据信号在与非门81和反向器82形成的回路中传输，从而实现对数据信号的锁存。
其中，在第一控制子电路70包括传输门子电路71的情况下，与非门81的第一输入端连接传输门子电路71的输出端。
如图5所示，第二控制子电路90，连接第一锁存子电路80、第二控制信号端CT2和信号输出端OUT，用于在第二控制信号端CT2的控制下，将锁存在第一锁存子电路80内部的数据信号传输至信号输出端OUT。
此处，数据锁存单元LAT的信号输出端OUT与显示面板中的数据线DL电连接。
其中，不对第二控制子电路90的具体结构进行限定，能够在第二控制信号端CT2输入第一信号的情况下，将锁存在第一锁存子电路80中的数据信号传输至信号输出端OUT。在第二控制信号端CT2输入第二信号的情况下，停止将锁存在第一锁存子电路80中的数据信号传输至信号输出端OUT即可。
可以理解的是，此处的第二控制子电路90起到一个开关的作用，用于控制是否连通第一锁存子电路80和信号输出端OUT。
在一些实施例中，如图6a所示，第二控制子电路90包括第二传输门子电路91。
第二传输门子电路91的输入端连接第一锁存子电路80，第二传输门子电路91的输出端连接信号输出端OUT，第二传输门子电路91的控制端连接第二控制信号端CT2。
其中，在第一锁存子电路80包括与非门81和反向器82的情况下，第二传输门子电路91的输入端连接与非门81的输出端。
本申请实施例提供的数据锁存单元LAT，连接第一数据信号端SI1和第二数据信号端SI2，既可以将第一数据信号端SI1的数据信号传输至信号输出端OUT，又可以将第二数据信号端SI2的数据信号传输至信号输出端OUT。这样一来，在显示面板包括多个数据锁存单元LAT的情况下，其中一部分数据锁存单元LAT接收第一数据信号端SI1传输的数据信号，与此同时，另一部分的数据锁存单元LAT接收第二数据信号端SI2传输的数据信号。以显示面板包括8个数据锁存单元LAT为例，相关技术中需要8个脉冲才能将8个数据信号传输至数据线DL，而本申请中，仅需要4个脉冲即可将8个数据信号传输至数据线DL，数据信号的传输速度增加了一倍，可明显缩短数据信号传输所需的时间，提高显示装置的刷新频率。
在一些实施例中，如图6b所示，数据锁存单元LAT还包括放大器50。
放大器50的一端连接第二控制子电路90，另一端连接信号输出端OUT，用于对第二控制子电路90输出的输出信号进行放大后，传输至信号输出端OUT。
基于上述数据锁存单元LAT，本申请实施例还提供一种数据锁存单元LAT的驱动方法，如图7所示，驱动方法包括：
向时钟脉冲信号端CP输入第一信号，选择子电路60在时钟脉冲信号端CP的控制下，将第一数据信号端SI1的数据信号传输至第一控制子电路70(如图7中的L阶段)。
或者，向时钟脉冲信号端CP输入第二信号，选择子电路60在时钟脉冲信号端CP的控制下，将第二数据信号端SI2的数据信号传输至第一控制子电路70(如图7中的M阶段)。
例如，在时钟脉冲信号端CP输入高电平信号的情况下，选择子电路60将第一数据信号端SI1的数据信号传输至第一控制子电路70。在时钟脉冲信号端CP输入低电平信号的情况下，选择子电路60将第二数据信号端SI2的数据信号传输至第一控制子电路70。
其中，上述高电平信号是相对上述低电平信号而言为高电平，高电平信号例如可以为负值。
可以理解的是，时钟脉冲信号端CP要么输入第一信号，要么输入第二信号，而时钟脉冲信号端CP输入第一信号的情况下，选择子电路60在时钟信号端的控制下，将第一数据信号端SI1的数据信号传输至第一控制子电路70。时钟信号端输入第二信号的情况下，选择子电路60在时钟信号端的控制下，将第二数据信号端SI2的数据信号传输至第一控制子电路70。
因此，选择子电路60会持续向第一控制子电路70输入数据信号。但数据信号能否传输至第一锁存子电路80，与第一控制子电路70有关。
向第一控制信号端CT1输入开启信号，第一控制子电路70在第一控制信号端CT1的控制下，将数据信号传输至第一锁存子电路80。
第一控制子电路70在第一控制信号端CT1的开启信号的控制下导通，将选择子电路60传输的数据信号传输至第一锁存子电路80。第一控制子电路70在第一控制信号端CT1的截止信号的控制下断开，选择子电路60传输的数据信号无法传输至第一锁存子电路80。
可以理解的是，此处的数据信号，可以是第一数据信号端SI1传输的数据信号，也可也是第二数据信号端SI2传输的信号，与时钟脉冲信号端CP的信号有关。
以图7为例，在L阶段，时钟脉冲信号端CP输入高电平信号，选择子电路60将第一数据信号端SI1的R1信号传输至第一控制子电路70，第一控制子电路70在第一控制信号端CT1的开启信号的控制下导通，将选择子电路60传输的R1信号传输至第一锁存子电路80。
在M阶段，时钟脉冲信号端CP输入低电平信号，选择子电路60将第二数据信号端SI2的R4信号传输至第一控制子电路70，第一控制子电路70在第一控制信号端CT1的开启信号的控制下导通，将选择子电路60传输的R4信号传输至第一锁存子电路80。
向第一电压端V1输入固定电压信号，第一锁存子电路80在第一电压端V1的控制下，对数据信号进行锁存。
固定电压信号例如可以是低电平信号，也可以是高电平信号，与与非门81具体的结构有关。
向第二控制信号端CT2输入开启信号，第二控制子电路90在第二控制信号端CT2的控制下，将存储在第一锁存子电路80内部的数据信号传输至信号输出端OUT。
在第一控制子电路70导通的情况下，选择子电路60输出的数据信号会传输至第一锁存子电路80，第一锁存子电路80对该数据信号进行存储。在第二控制信号端CT2输入截止信号的情况下，数据信号一直锁存在第一锁存子电路80中。在第二控制信号端CT2输入开启信号的情况下，数据信号传输至信号输出端OUT。数据信号经信号输出端传输至数据线DL。
可以理解的是，第二控制信号端CT2输入开启信号的时刻，可以与第一控制信号端CT1输入开启信号的时刻相同，也可以不同，根据需要合理设置即可。
本申请实施例提供的数据锁存单元LAT的驱动方法，数据锁存单元LAT连接第一数据信号端SI1和第二数据信号端SI2，既可以将第一数据信号端SI1的数据信号传输至信号输出端OUT，又可以将第二数据信号端SI2的数据信号传输至信号输出端OUT。这样一来，在显示面板包括多个数据锁存单元LAT的情况下，在驱动过程中，其中一部分数据锁存单元LAT接收第一数据信号端SI1传输的数据信号，与此同时，另一部分的数据锁存单元LAT接收第二数据信号端SI2传输的数据信号。以显示面板包括8个数据锁存单元LAT为例，相关技术中需要8个脉冲才能将8个数据信号传输至数据线，而本申请中，仅需要4个脉冲即可将8个数据信号传输至数据线，可明显缩短数据信号传输所需的时间，提高显示装置的刷新频率。
本申请的一些实施例还提供一种数据锁存器，如图8所示，包括N个上述数据锁存单元LAT(图8中以数据锁存器包括8个数据锁存单元LAT为例进行示意)。
其中，不同数据锁存器单元连接不同的时钟脉冲信号端CP和不同的第一控制信号端CT1；N为偶数。
例如，N可以为2、4、6、8等。
以下以N等于8为例，示例一种上述数据锁存器的工作过程，其中，将第1-4级数据锁存单元LAT划分为第一组，将第5-8级数据锁存单元LAT划分为第二组。如图9所示，数据锁存器在L阶段时：
S10、CP1＝1，CT1-1＝1，CT2＝0。如图10所示，第一级数据锁存单元LAT1中，时钟脉冲信号端CP1输入第一信号，第一控制信号端CT1-1输入开启信号，第一电压端V1输入固定电压信号，第一级数据锁存单元LAT1将第一数据信号端SI1的R1信号锁存。
其中，在此阶段，第一组中，只有第一级数据锁存单元LAT1接收第一数据信号端SI1的数据信号，其他三级数据锁存单元LAT既不接收第一数据信号端SI1的数据信号，也不接收第二数据信号端SI2的数据信号。
与此同时，CP5＝0，CT1-5＝1，CT2＝0。如图10所示，第五级数据锁存单元LAT5中，时钟脉冲信号端CP5输入第二信号，第一控制信号端CT1-5输入开启信号，第一电压端V1输入固定电压信号，第五级数据锁存单元LAT5将第二数据信号端SI2的R2信号锁存。
其中，在此阶段，第二组中，只有第五级数据锁存单元LAT5接收第二数据信号端SI2的数据信号，其他三级数据锁存单元LAT既不接收第一数据信号端SI1的数据信号，也不接收第二数据信号端SI2的数据信号。
S20、然后，CP1＝0，CT1-1＝0，CT2＝0。第一级数据锁存单元LAT1的时钟脉冲信号端CP1输入第二信号，第一控制信号端CT1-1输入截止信号，第一电压端V1输入固定电压信号，第一数据信号端SI1的R1信号锁存在第一级数据锁存单元LAT1中。
在此阶段中，虽然第一级数据锁存单元LAT1接收第二数据信号端SI2上的数据信号，但是由于第一控制信号端CT1-1输入的是截止信号，所以第一级数据锁存单元LAT1并未对第二数据信号端SI2上的数据信号进行锁存。
CP5＝1，CT1-5＝0，CT2＝0。第五级数据锁存单元LAT5的时钟脉冲信号端CP5输入第一信号，第一控制信号端CT1-5输入截止信号，第一电压端V1输入固定电压信号，第二数据信号端SI2的R2信号锁存在第五级数据锁存单元LAT5中。
在此阶段中，虽然第五级数据锁存单元LAT5接收第一数据信号端SI1上的数据信号，但是由于第一控制信号端CT1-5输入的是截止信号，所以第五级数据锁存单元LAT5并未对第一数据信号端SI1上的数据信号进行锁存。
与此同时，CP2＝1，CLK2-1＝1，CT2＝0。如图11所示，第二级数据锁存单元LAT2中，时钟脉冲信号端CP2输入第一信号，第一控制信号端CT1-2输入开启信号，第一电压端V1输入固定电压信号，第二级数据锁存单元LAT2将第一数据信号端SI1的G1信号锁存。
其中，在此阶段，第一组中，只有第二级数据锁存单元LAT2接收第一数据信号端SI1的数据信号，其他三级数据锁存单元LAT既不接收第一数据信号端SI1的数据信号，也不接收第二数据信号端SI2的数据信号。
如图11所示，CP6＝0，CT1-6＝1，CT2＝0。第六级数据锁存单元LAT6中，时钟脉冲信号端CP6输入第二信号，第一控制信号端CT1-6输入开启信号，第一电压端V1输入固定电压信号，第六级数据锁存单元LAT6将第二数据信号端SI2的G2信号锁存。
其中，在此阶段，第二组中，只有第六级数据锁存单元LAT6接收第二数据信号端SI2的数据信号，其他三级数据锁存单元LAT既不接收第一数据信号端SI1的数据信号，也不接收第二数据信号端SI2的数据信号。
S30、然后，CP2＝0，CT1-2＝0，CT2＝0。第二级数据锁存单元LAT2的时钟脉冲信号端CP2输入第二信号，第一控制信号端CT1-2输入截止信号，第一电压端V1输入固定电压信号，第一数据信号端SI1的G1信号锁存在第二级数据锁存单元LAT2中。
CP6＝1，CT1-6＝0，CT2＝0。第六级数据锁存单元LAT6的时钟脉冲信号端CP6输入第一信号，第一控制信号端CT1-6输入截止信号，第一电压端V1输入固定电压信号，第二数据信号端SI2的G2信号锁存在第六级数据锁存单元LAT6中。
与此同时，CP3＝1，CT1-3＝1，CT2＝0。如图12所示，第三级数据锁存单元LAT3中，时钟脉冲信号端CP3输入第一信号，第一控制信号端CT1-3输入开启信号，第一电压端V1输入固定电压信号，第三级数据锁存单元LAT3将第一数据信号端SI1的B1信号锁存。
其中，在此阶段，第一组中，只有第三级数据锁存单元LAT3接收第一数据信号端SI1的数据信号，其他三级数据锁存单元LAT既不接收第一数据信号端SI1的数据信号，也不接收第二数据信号端SI2的数据信号。
如图12所示，CP7＝0，CT1-7＝1，CT2＝0。第七级数据锁存单元LAT7中，时钟脉冲信号端CP7输入第二信号，第一控制信号端CT1-7输入开启信号，第一电压端V1输入固定电压信号，第七级数据锁存单元LAT7将第二数据信号端SI2的B2信号锁存。
其中，在此阶段，第二组中，只有第七级数据锁存单元LAT7接收第二数据信号端SI2的数据信号，其他三级数据锁存单元LAT既不接收第一数据信号端SI1的数据信号，也不接收第二数据信号端SI2的数据信号。
S40、然后，CP3＝0，CT1-3＝0，CT2＝1。第三级数据锁存单元LAT3的时钟脉冲信号端CP3输入第二信号，第一控制信号端CT1-3输入截止信号，第一电压端V1输入固定电压信号，第一数据信号端SI1的B1信号锁存在第三级数据锁存单元LAT3中。
CP7＝1，CT1-7＝0，CT2＝1。第七级数据锁存单元LAT7的时钟脉冲信号端CP7输入第一信号，第一控制信号端CT1-7输入截止信号，第一电压端V1输入固定电压信号，第二数据信号端SI2的B2信号锁存在第七级数据锁存单元LAT7中。
与此同时，CP4＝1，CT1-4＝1，CT2＝1。如图13所示，第四级数据锁存单元LAT4中，时钟脉冲信号端CP4输入第一信号，第一控制信号端CT1-4输入开启信号，第一电压端V1输入固定电压信号，第四级数据锁存单元LAT4将第一数据信号端SI1的D1信号锁存。
其中，在此阶段，第一组中，只有第四级数据锁存单元LAT4接收第一数据信号端SI1的数据信号，其他三级数据锁存单元LAT既不接收第一数据信号端SI1的数据信号，也不接收第二数据信号端SI2的数据信号。
如图13所示，CP8＝0，CT1-8＝1，CT2＝1。第八级数据锁存单元LAT8中，时钟脉冲信号端CP8输入第二信号，第一控制信号端CT1-8输入开启信号，第一电压端V1输入固定电压信号，第八级数据锁存单元LAT8将第二数据信号端SI2的D2信号锁存。
其中，在此阶段，第二组中，只有第八级数据锁存单元LAT8接收第二数据信号端SI2的数据信号，其他三级数据锁存单元LAT既不接收第一数据信号端SI1的数据信号，也不接收第二数据信号端SI2的数据信号。
与此同时，如图13所示，CT2＝1，第二控制信号端CT2输入开启信号，将锁存在第一级数据锁存单元LAT1、第二级数据锁存单元LAT2、第三级数据锁存单元LAT3、第四级数据锁存单元LAT4、第五级数据锁存单元LAT5、第六级数据锁存单元LAT6、第七级数据锁存单元LAT7、第八级数据锁存单元LAT8中的数据信号同时输出至与信号输出端OUT连接的8根数据线DL。
在M阶段：
S100、CP1＝0，CT1-1＝1，CT2＝0。第一级数据锁存单元LAT1中，时钟脉冲信号端CP1输入的第二信号不变，第一控制信号端CT11输入开启信号，第一电压端V1输入固定电压信号，第一级数据锁存单元LAT1将第二数据信号端SI2的R4信号锁存。
其中，在此阶段，第一组中，只有第一级数据锁存单元LAT1接收第二数据信号端SI2的数据信号，其他三级数据锁存单元LAT既不接收第一数据信号端SI1的数据信号，也不接收第二数据信号端SI2的数据信号。
与此同时，CP5＝1，CT1-5＝1，CT2＝0。第五级数据锁存单元LAT5中，时钟脉冲信号端CP5输入的第一信号不变，第一控制信号端CT15输入开启信号，第一电压端V1输入固定电压信号，第五级数据锁存单元LAT5将第一数据信号端SI1的R3信号锁存。
其中，在此阶段，第二组中，只有第五级数据锁存单元LAT5接收第一数据信号端SI1的数据信号，其他三级数据锁存单元LAT既不接收第一数据信号端SI1的数据信号，也不接收第二数据信号端SI2的数据信号。
S200、然后，CP1＝1，CT1-1＝0，CT2＝0。第一级数据锁存单元LAT1的第一控制信号端CT1-1输入截止信号，第一电压端V1输入固定电压信号，第二数据信号端SI2的R4信号锁存在第一级数据锁存单元LAT1中。
CP5＝1，CT1-5＝0，CT2＝0。第五级数据锁存单元LAT5的第一控制信号端CT1-5输入截止信号，第一电压端V1输入固定电压信号，第一数据信号端SI1的R3信号锁存在第五级数据锁存单元LAT5中。
与此同时，CP2＝0，CLK2-1＝1，CT2＝0。第二级数据锁存单元LAT2中，时钟脉冲信号端CP2输入的第二信号不变，第一控制信号端CT1-2输入开启信号，第一电压端V1输入固定电压信号，第二级数据锁存单元LAT2将第二数据信号端SI2的G4信号锁存。
其中，在此阶段，第一组中，只有第二级数据锁存单元LAT2接收第二数据信号端SI2的数据信号，其他三级数据锁存单元LAT既不接收第一数据信号端SI1的数据信号，也不接收第二数据信号端SI2的数据信号。
CP6＝1，CT1-6＝1，CT2＝0。第六级数据锁存单元LAT6中，时钟脉冲信号端CP6输入的第一信号不变，第一控制信号端CT1-6输入开启信号，第一电压端V1输入固定电压信号，第六级数据锁存单元LAT6将第一数据信号端SI1的G3信号锁存。
其中，在此阶段，第二组中，只有第六级数据锁存单元LAT6接收第一数据信号端SI1的数据信号，其他三级数据锁存单元LAT既不接收第一数据信号端SI1的数据信号，也不接收第二数据信号端SI2的数据信号。
S300、然后，CP2＝1，CT1-2＝0，CT2＝0。第二级数据锁存单元LAT2的第一控制信号端CT1-2输入截止信号，第一电压端V1输入固定电压信号，第二数据信号端SI2的G4信号锁存在第二级数据锁存单元LAT2中。
CP6＝0，CT1-6＝0，CT2＝0。第六级数据锁存单元LAT6的第一控制信号端CT1-6输入截止信号，第一电压端V1输入固定电压信号，第一数据信号端SI1的G3信号锁存在第六级数据锁存单元LAT6中。
与此同时，CP3＝0，CT1-3＝1，CT2＝0。第三级数据锁存单元LAT3中，时钟脉冲信号端CP3输入的第二信号不变，第一控制信号端CT1-3输入开启信号，第一电压端V1输入固定电压信号，第三级数据锁存单元LAT3将第二数据信号端SI2的B4信号锁存。
其中，在此阶段，第一组中，只有第三级数据锁存单元LAT3接收第二数据信号端SI2的数据信号，其他三级数据锁存单元LAT既不接收第一数据信号端SI1的数据信号，也不接收第二数据信号端SI2的数据信号。
CP7＝1，CT1-7＝1，CT2＝0。第七级数据锁存单元LAT7中，时钟脉冲信号端CP7输入的第一信号不变，第一控制信号端CT1-7输入开启信号，第一电压端V1输入固定电压信号，第七级数据锁存单元LAT7将第一数据信号端SI1的B3信号锁存。
其中，在此阶段，第二组中，只有第七级数据锁存单元LAT7接收第一数据信号端SI1的数据信号，其他三级数据锁存单元LAT既不接收第一数据信号端SI1的数据信号，也不接收第二数据信号端SI2的数据信号。
S400、然后，CP3＝1，CT1-3＝0，CT2＝1。第三级数据锁存单元LAT3的第一控制信号端CT1-3输入截止信号，第一电压端V1输入固定电压信号，第二数据信号端SI2的B4信号锁存在第三级数据锁存单元LAT3中。
CP7＝0，CT1-7＝0，CT2＝1。第七级数据锁存单元LAT7的第一控制信号端CT1-7输入截止信号，第一电压端V1输入固定电压信号，第一数据信号端SI1的B3信号锁存在第七级数据锁存单元LAT7中。
与此同时，CP4＝0，CT1-4＝1，CT2＝1。第四级数据锁存单元LAT4中，时钟脉冲信号端CP4输入的第二信号不变，第一控制信号端CT1-4输入开启信号，第一电压端V1输入固定电压信号，第四级数据锁存单元LAT4将第二数据信号端SI2的D4信号锁存。
其中，在此阶段，第一组中，只有第四级数据锁存单元LAT4接收第二数据信号端SI2的数据信号，其他三级数据锁存单元LAT既不接收第一数据信号端SI1的数据信号，也不接收第二数据信号端SI2的数据信号。
CP8＝1，CT1-8＝1，CT2＝1。第八级数据锁存单元LAT8中，时钟脉冲信号端CP8输入的第一信号不变，第一控制信号端CT1-8输入开启信号，第一电压端V1输入固定电压信号，第八级数据锁存单元LAT8将第一数据信号端SI1的D3信号锁存。
其中，在此阶段，第二组中，只有第八级数据锁存单元LAT8接收第一数据信号端SI1的数据信号，其他三级数据锁存单元LAT既不接收第一数据信号端SI1的数据信号，也不接收第二数据信号端SI2的数据信号。
与此同时，CT2＝1，如图14所示，第二控制信号端CT2输入开启信号，将锁存在第一级数据锁存单元LAT1、第二级数据锁存单元LAT2、第三级数据锁存单元LAT3、第四级数据锁存单元LAT4、第五级数据锁存单元LAT5、第六级数据锁存单元LAT6、第七级数据锁存单元LAT7、第八级数据锁存单元LAT8中的数据信号同时输出至与信号输出端OUT连接的8根数据线DL。
重复上述L阶段和M阶段，直至所有的数据线DL上均传输信号。
本申请实施例提供的数据锁存器，每一级数据锁存单元LAT均连接第一数据信号端SI1和第二数据信号端SI2，既可以将第一数据信号端SI1的数据信号传输至信号输出端OUT，又可以将第二数据信号端SI2的数据信号传输至信号输出端OUT。这样一来，在数据传输过程中，其中一部分数据锁存单元LAT接收第一数据信号端SI1传输的数据信号，与此同时，另一部分的数据锁存单元LAT接收第二数据信号端SI2传输的数据信号。以显示面板包括8个数据锁存单元LAT为例，相关技术中需要8个脉冲才能将8个数据信号传输至数据线DL，而本申请中，仅需要4个脉冲即可将8个数据信号传输至数据线DL，可明显缩短数据信号传输所需的时间，提高显示装置的刷新频率。
此外，如表1所示，在显示面板中需要传输的数据量固定的情况下，相关技术中，在显示面板的刷新频率为2MHZ的情况下，每个脉冲的持续时间能达到0.85ns。而本申请中，在显示面板的刷新频率为2MHZ的情况下，每个脉冲的持续时间能达到1.6ns，所以，在相同刷新率情况下，本申请中每个脉冲的时间增加接近两倍，冗余量大大增加，可增加信号的持续时间，保证充电充足。
而若是相关技术中和本申请中每个脉冲的持续时间均为0.85ns时，由于相关技术中需要8个脉冲才能传输一组数据信号，而本申请中仅需4个脉冲即可传输一组数据信号。因此，相关技术中显示面板的刷新频率只能达到2MHZ，而本申请中显示面板的刷新频率可达到3.7MHZ，可明显提高刷新频率。
表1 本申请和相关技术中显示装置的参数对比
Figure BDA0002029072330000211
为了简化线路排布，在一些实施例中，如图8所示，N个数据锁存单元LAT连接同一第一数据信号端SI1。
为了简化线路排布，在一些实施例中，如图8所示，N个数据锁存单元LAT连接同一第二数据信号端SI2。
为了简化线路排布，在一些实施例中，如图8所示，N个数据锁存单元LAT连接同一第二控制信号端CT2。
为了简化线路排布，在一些实施例中，如图8所示，N个数据锁存单元LAT连接同一第一电压端V1。
本申请实施例还提供一种数据缓存器的驱动方法，基于上述数据缓存器，将数据缓存器包括的N个数据锁存单元LAT均分为两组，数据缓存器的驱动方法包括：
依次控制第一组中的N/2个数据锁存单元LAT锁存第一数据信号端SI1的数据信号；在同一时段内，依次控制第二组中的N/2个数据锁存单元LAT锁存第二数据信号端SI2的数据信号。
可以理解的是，控制第一组中的第i级数据锁存单元LAT1-i锁存第一数据信号端SI1的数据信号时，在同一时段内，控制第一组中的其他数据锁存单元LAT与第一数据信号端SI1和第二数据信号端SI2断开。其中，i为1～N/2的整数。
例如N＝8，则i可以为1或2或3或4。
也就是说，第一组中的第i级数据锁存单元LAT1-i接收第一数据信号端SI1的数据信号时，第一组中的其他数据锁存单元LAT既不接收第一数据信号端SI1的数据信号，也不接收第二数据信号端SI2的数据信号。
如图15所示，以N等于8，第一组和第二组分别包括4个数据锁存单元LAT为例。
在驱动过程中，第一组中的第1级数据锁存单元LAT1-1接收第一数据信号端SI1的数据信号时，第一组中的第2级数据锁存单元LAT1-2、第3级数据锁存单元LAT1-3、第4级数据锁存单元LAT1-4均既不接收第一数据信号端SI1的数据信号，也不接收第二数据信号端SI2的数据信号。
其中，如图15所示，数据锁存单元LAT1在显示面板上的排布顺序，根据需要合理设置，此处的排序仅是以驱动顺序为例，并不是排布顺序。
同理，控制第二组中的第i级数据锁存单元LAT2-i锁存第二数据信号端SI2的数据信号时，在同一时段内，控制第二组中的其他数据锁存单元LAT与第一数据信号端SI1和第二数据信号端SI2断开；i为1～N/2的整数。
也就是说，第二组中的第i级数据锁存单元LAT2-i接收第二数据信号端SI2的数据信号时，第二组中的其他数据锁存单元LAT既不接收第一数据信号端SI1的数据信号，也不接收第二数据信号端SI2的数据信号。
控制N个数据锁存单元LAT将锁存在各自内部的数据信号传输至信号输出端OUT。
例如，为了节省时间，同时向N个数据锁存单元LAT的第二控制信号端CT2输入开启信号，N个数据锁存单元LAT将存储在各自内部的数据信号同时传输至信号输出端OUT。
可以理解的是，当将本申请提供的数据缓存器应用于上述显示装置时，显示装置中包括的多根数据线DL可划分为多组，每组包括N根数据线DL。
在此情况下，如图15所示，每组中的N根数据线DL与数据锁存器中的N个数据锁存单元LAT一一对应且电连接。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (9)

1.一种数据锁存单元，其特征在于，包括：选择子电路、第一控制子电路、第一锁存子电路以及第二控制子电路；
所述选择子电路，连接第一数据信号端、第二数据信号端、时钟脉冲信号端以及所述第一控制子电路，用于在所述时钟脉冲信号端的控制下，将所述第一数据信号端和所述第二数据信号端的数据信号传输至所述第一控制子电路；
所述第一控制子电路，还连接第一控制信号端和所述第一锁存子电路，用于在所述第一控制信号端的控制下，将所述数据信号传输至所述第一锁存子电路；
所述第一锁存子电路，还连接第一电压端，用于接收所述数据信号，并在所述第一电压端的控制下锁存所述数据信号；
所述第二控制子电路，连接所述第一锁存子电路、第二控制信号端和信号输出端，用于在所述第二控制信号端的控制下，将锁存在所述第一锁存子电路内部的所述数据信号传输至所述信号输出端；
其中，所述第一锁存子电路包括与非门和反向器；
所述与非门的第一输入端连接所述第一控制子电路，所述与非门的第二输入端连接所述第一电压端，所述与非门的输出端连接所述反向器的输入端和所述第二控制子电路；
所述反向器的输出端连接所述与非门的第一输入端。
2.根据权利要求1所述的数据锁存单元，其特征在于，所述选择子电路包括多路选择器；
所述多路选择器的第一输入端连接所述第一数据信号端，所述多路选择器的第二输入端连接所述第二数据信号端，所述多路选择器的通道选择信号端连接所述时钟脉冲信号端，所述多路选择器的输出端连接所述第一控制子电路。
3.根据权利要求1所述的数据锁存单元，其特征在于，所述第一控制子电路包括第一传输门子电路；
所述第一传输门子电路的输入端连接所述选择子电路，所述第一传输门子电路的输出端连接所述第一锁存子电路，所述第一传输门子电路的控制端连接所述第一控制信号端。
4.根据权利要求1所述的数据锁存单元，其特征在于，所述第二控制子电路包括第二传输门子电路；
所述第二传输门子电路的输入端连接所述第一锁存子电路，所述第二传输门子电路的输出端连接所述信号输出端，所述第二传输门子电路的控制端连接所述第二控制信号端。
5.一种数据锁存器，其特征在于，包括N个如权利要求1-4任一项所述的数据锁存单元；
不同所述数据锁存器单元连接不同的时钟脉冲信号端和不同的第一控制信号端；
其中，N为偶数。
6.根据权利要求5所述的数据锁存器，其特征在于，N个所述数据锁存单元连接同一第一数据信号端；
和/或，
N个所述数据锁存单元连接同一第二数据信号端；
和/或，
N个所述数据锁存单元连接同一第二控制信号端。
7.一种显示装置，其特征在于，包括权利要求5或6所述的数据锁存器；
所述显示装置还包括多根数据线，多根所述数据线分为若干组，每组包括N根所述数据线，每组所述数据线与所述数据锁存器中数据锁存单元的信号输出端一一对应且电连接；
其中，N为偶数。
8.一种如权利要求1-4任一项所述的数据锁存单元的驱动方法，其特征在于，包括：
向时钟脉冲信号端输入第一信号，选择子电路在所述时钟脉冲信号端的控制下，将第一数据信号端的数据信号传输至第一控制子电路；或者，向时钟脉冲信号端输入第二信号，选择子电路在所述时钟脉冲信号端的控制下，将第二数据信号端的数据信号传输至第一控制子电路；
向第一控制信号端输入开启信号，所述第一控制子电路在所述第一控制信号端的控制下，将所述数据信号传输至第一锁存子电路；
向第一电压端输入固定电压信号，所述第一锁存子电路在所述第一电压端的控制下，对所述数据信号进行锁存；
向第二控制信号端输入开启信号，第二控制子电路在所述第二控制信号端的控制下，将锁存在所述第一锁存子电路内部的所述数据信号传输至信号输出端。
9.一种如权利要求5或6所述的数据锁存器的驱动方法，其特征在于，N个数据锁存单元均分为两组；所述数据锁存器的驱动方法包括：
依次控制第一组中的N/2个所述数据锁存单元锁存第一数据信号端的数据信号；在同一时段内，依次控制第二组中的N/2个所述数据锁存单元锁存第二数据信号端的数据信号；
控制N个所述数据锁存单元将锁存在各自内部的数据信号传输至信号输出端。
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