KR20130085000A - 패널용 구동 회로 - Google Patents

패널용 구동 회로 Download PDF

Info

Publication number
KR20130085000A
KR20130085000A KR1020130005276A KR20130005276A KR20130085000A KR 20130085000 A KR20130085000 A KR 20130085000A KR 1020130005276 A KR1020130005276 A KR 1020130005276A KR 20130005276 A KR20130005276 A KR 20130005276A KR 20130085000 A KR20130085000 A KR 20130085000A
Authority
KR
South Korea
Prior art keywords
data
circuit
selection
gamma
panel
Prior art date
Application number
KR1020130005276A
Other languages
English (en)
Inventor
충-신 수
Original Assignee
시트로닉스 테크놀로지 코퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 시트로닉스 테크놀로지 코퍼레이션 filed Critical 시트로닉스 테크놀로지 코퍼레이션
Publication of KR20130085000A publication Critical patent/KR20130085000A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0271—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping
    • G09G2320/0276—Adjustment of the gradation levels within the range of the gradation scale, e.g. by redistribution or clipping for the purpose of adaptation to the characteristics of a display device, i.e. gamma correction
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes

Abstract

본 발명은 감마 전압 생성 회로, 복수의 선택 유닛 및 적어도 하나의 소스 구동 회로를 포함하는 패널용 구동 회로를 제공한다. 감마 전압 생성 회로는 복수의 선택 유닛에 대한 복수의 감마 전압을 생성한다. 복수의 선택 유닛은 선택 데이터에 따라 시간 분할 방법을 이용하여 감마 전압 생성 회로에 의해 생성된 복수의 감마 전압을 소스 구동 회로에 출력한다. 디스플레이 데이터에 따라, 소스 구동 회로는 타겟 전압으로서 복수의 선택 유닛의 출력의 감마 전압을 수신하도록 선택한다. 또한, 소스 구동 회로는 타겟 전압에 따라 패널을 구동하기 위한 구동 신호를 생성한다.

Description

패널용 구동 회로{DRIVING CIRCUIT FOR PANEL}
본 발명은 일반적으로 패널용 구동 회로에 관한 것으로, 특히, 칩 내에서 상호접속을 실질적으로 감소시켜 칩 사이즈, 소비 전력 및 제조 비용을 크게 감소시키는 패널용 구동 회로에 관한 것이다.
현재, 박막 트랜지스터 액정 디스플레이(TFTLCD)의 패널은 텔레비전, 컴퓨터 디스플레이, 이동 전화 디스플레이, 빌보드 등의 다양한 종류의 장비에 광범위하게 적용되어 왔다. TFTLCD의 구동 방법은 게이트 구동 회로를 이용하여 픽셀 내 게이트의 온/오프를 제어하고 소스 구동 회로를 이용하여 픽셀 내에 정확한 전압을 출력하는 것이다. 또한, 소스 구동 회로에 의해 출력된 전압은 감마 전압 생성회로에 의해 생성된다. 따라서, LCD의 구동 회로는 LCD 상에 정확한 색을 생성하기 위해 디스플레이에서 액정의 배향을 제어한다.
종래 기술의 LCD 내의 소스 구동 회로의 각각은 디지털/아날로그 변환기(DAC) 및 버퍼 등의 장치를 포함한다. 그렇지만, 종래 기술에 따른 LCD는 수백의 소스 구동 회로를 포함한다. DAC와 감마 전압 생성 회로를 상호접속하는 회로는 가장 큰 면적을 차지할 것이다. 이 상황은 특히 높은 픽셀을 필요로 하는 디스플레이 기술에서 더 심각하다. 결과적으로, 실질적인 전력 소비를 증가시키지 않고서 칩 면적을 감소시키는 기술이 매우 중요해졌다. 상술한 설명에 기초하여, LCD의 색 데이터가 6비트이면, DAC는 26 개의 핀을 필요로 할 것이다. 유사하게, 감마 전압 생성 회로는 64개의 접속 와이어를 DAC로 안내하고 6비트 해상도를 갖는 감마 전압, 즉, 64 감마 전압을 제공하기 위하여 64개의 핀을 필요로 할 것이다. 적색(R), 녹색(G) 및 청색(B)용 감마 전압 생성 회로가 독립적이면, R, G 및 B용 감마 전압은 DAC로의 192개의 접속 와이어를 필요로 하는 3개의 감마 생성 회로에 의해 생성될 것이다. R, G 및 B용의 독립적인 감마 전압 생성 회로를 갖는 8비트 고해상도 LCD에 대하여, 감마 전압 생성 회로용 핀 수는 768개일 것이고, DAC 및 감마 전압 생성 회로를 상호접속하는 768개의 접속 와이어가 존재할 것이다.
종래 기술에 따른 LCD 내의 구동 회로에 요구되는 핀 수 및 다양한 장치를 상호접속하기 위한 회로 면적은 매우 크다. 이러한 단점을 해결하기 위하여, 본 발명은 구동 회로용 핀 수 및 다양한 장치를 상호접속하는 회로 면적을 감소시키는 시간 분할 방법을 채용한다. 따라서, LCD의 구동 회로의 제조 비용 및 불필요한 전력 소비를 감소시킬 수 있다.
본 발명의 목적은 회로 면적 및 제조 비용을 감소시키기 위하여 각 소스 구동 회로의 DAC와 칩 내부 사이의 상호접속을 실질적으로 감소시키는 패널용 구동 회로를 제공하는 것이다.
본 발명은 감마 전압 생성 회로, 복수의 선택 유닛 및 적어도 하나의 소스 구동 회로를 포함하는 패널용 구동 회로를 제공한다. 감마 전압 생성 회로는 복수의 선택 유닛에 대해 복수의 감마 전압을 생성한다. 복수의 선택 유닛은 선택 데이터에 따라 시간 분할 방법을 이용하여 감마 전압 생성 회로에 의해 생성된 복수의 감마 전압을 소스 구동 회로로 출력한다. 디스플레이 데이터에 따르면, 소스 구동 회로는 타겟 전압으로서 복수의 선택 유닛의 출력의 감마 전압을 수신하도록 선택한다. 또한, 소스 구동 회로는 타겟 전압에 따라 패널을 구동하기 위한 구동 신호를 생성한다.
도 1은 본 발명에 따른 게이트 구동 회로의 블록도.
도 2는 본 발명에 따른 소스 구동 회로의 블록도.
도 3은 본 발명에 따른 선택 데이터의 타이밍도.
도 4는 본 발명에 따른 감마 전압 생성 회로의 감마 전압 테이블을 나타내는 도면.
도 5는 본 발명에 따른 출력 전압의 선택 테이블을 나타내는 도면.
도 6은 본 발명의 실시예에 따른 DAC 회로를 나타내는 도면.
도 7은 본 발명에 따른 소스 구동 회로의 또 다른 블록도.
본 발명의 구조 및 특징 뿐만 아니라 효과성을 더 이해하고 인식하기 위하여, 다음과 같은 본 발명의 상세한 설명이 실시예 및 첨부된 도면과 함께 제공된다.
본 발명은 회로 내의 이용가능한 면적을 증가시키거나 회로 기판의 크기를 감소시키기 위하여 각 소스 구동 회로의 DAC와 회로 내부 사이의 상호접속의 면적을 감소시키고자 하는 것이다. 따라서, 다양한 전자 장치에 대한 제조 비용은 감소할 수 있고 전자 장치의 크기가 감소할 수 있다. 본 발명은 많은 수의 일련된 관련 로직 데이터 또는 전기 신호를 송신하고 칩 내의 상호접속을 감소시키는 전자 제품에 적용될 수 있다. 패널용 구동 회로는 본 발명의 기술적인 세부사항을 기재하는 예로서 사용된다.
먼저, 도 1 및 2는 본 발명에 따른 패널용 구동 회로의 블록도이다. 도면에 도시된 바와 같이, 본 발명은 칩 내의 상호접속을 실질적으로 감소시키기 위해 감마 전압 생성 회로(10), 복수의 선택 유닛(20 내지 27) 및 적어도 하나의 소스 구동 회로(30)를 포함한다. 감마 전압 생성 회로(10)는 복수의 감마 전압(G0-G63)을 생성한다. 복수의 선택 유닛(20-27)은 감마 전압 생성 회로(10)에 결합되고, 선택 데이터(GC)에 따라 시간 분할 방법을 이용하여 복수의 감마 전압(G0-G64)을 출력한다. 소스 구동 회로(30)는 복수의 선택 유닛(20-27)에 결합되고 디스플레이 데이터(SDSP)에 따라 타겟 전압(VTAR)으로서 복수의 선택 유닛(20-27) 중의 하나에 의해 출력된 감마 전압(GS0, ..., GS6 또는 GS7)을 수신하도록 선택한다. 그 외에도, 소스 구동 회로(30)는 타겟 전압(VTAR)에 따라 패널을 구동하기 위한 구동 신호(SO)를 생성한다.
복수의 감마 전압(G0-G63)은 감마 곡선에 따라 감마 전압 생성 회로(10)에 의해 생성된다. 본 실시예에 따르면, 감마 곡선은 복수의 감마 전압(G0-G63)을 생성하는 64개의 전압 세그먼트로 분할된다. 감마 전압 생성 회로(10)가 감마 곡선에 따라 복수의 감마 전압(G0-G63)을 생성하는 기술은 당업자에게 공지되어 있으므로, 여기에서는 상세히 설명하지 않는다.
본 발명에 따른 복수의 선택 유닛(20-27)은 디코더 및 복수의 로직 게이트에 의해 또는 복수의 스위치 및 스위치 제어 회로에 의해 구성될 수 있는 멀티플렉서이다. 복수의 선택 유닛(20-27)의 회로 아키텍쳐는 여기에서 상세히 설명하지 않는다. 복수의 선택 유닛(20-27)은 감마 전압 생성 회로(10)에 결합되고 선택 데이터(GC)에 따라 시간 분할 방법으로 감마 전압 생성 회로(10)에 의해 생성된 복수의 감마 전압(G0-G63)을 출력한다. 본 실시예에 따른 선택 데이터(GC)는 3비트 바이너리 로직 데이터(GC0, GC1, GC2)를 포함한다. 즉, 로직 데이터(GC0, GC1, GC2)는 각각 0(로우 레벨) 또는 1(하이 레벨)이다. 선택 데이터(GC)가 0이면, 로직 데이터(GC0, GC1, GC2)는 각각 0, 0, 0이라는 것을 의미한다. 선택 데이터(GC)가 1이면, 로직 데이터(GC0, GC1, GC2)는 각각 1, 0, 0이라는 것을 의미한다. 선택 데이터(GC)가 7이면, 로직 데이터(GC0, GC1, GC2)는 각각 1, 1, 1이라는 것을 의미한다. 나머지는 유추에 의해 추론될 수 있다.
상술한 선택 데이터(GC)는 카운터 유닛(40), 클록 생성 유닛 또는 레벨 생성 유닛에 의해 생성될 수 있다. 본 발명의 실시예에 따르면, 카운터 유닛(40)은 선택 데이터(GC)가 어떻게 생성되는지를 설명하는데 사용된다. 카운터 유닛(40)은 복수의 선택 유닛(20-27)에 결합되어 시간 시퀀스(T1, ... T7 또는 T8)에 따라 순차적으로 선택 데이터(GC)를 생성한다. 여기서, 시간 시퀀스(T1, ... T7 또는 T8)는 카운터 유닛(40)이 로직 데이터(GC0, GC1, GC2)를 순차적으로 생성할 때 해당 시간 시퀀스이다. 예를 들어, 도면에 도시된 바와 같이, 제1 시간 시퀀스(T1)에서, 제1 선택 데이터(GC)는 000이고, 제2 시간 시퀀스(T2)에서, 제2 선택 데이터(GC)는 100이고, 제3 시간 시퀀스(T3)에서, 제3 선택 데이터(GC)는 010인 등등이다. 이에 의해, 각 시간 시퀀스(T1-T8)에서, 선택 데이터(GC)의 개별 세트가 생성될 것이다. 각 시간 시퀀스(T1-T8)에서, 카운터 유닛(40)은 복수의 선택 유닛(20-27)이 시간 분할 방법으로 복수의 감마 전압(G0-G63)을 출력하도록 제어하기 위하여 복수의 선택 유닛(20-27)에 생성된 선택 데이터(GC)를 송신한다. 여기서, 시간 분할 방법은 각 시간 시퀀스(T1-T8)에서, 감마 전압 생성 회로(10)가 패널을 구동하기 위하여 복수의 선택 유닛(20-27)을 통해 상이한 값의 복수의 감마 전압(G0-G63)을 출력하는 것을 의미한다.
도 1을 다시 참조하면, 감마 전압 생성 회로(10)가 8개의 감마 전압에 각각 결합된 복수의 선택 유닛(20-27)에 64개의 감마 전압(G0-G63)을 출력하는 것을 나타낸다. 즉, 선택 유닛(20)은 감마 전압(G0-G7)에 결합되고, 선택 유닛(21)은 감마 전압(G8-G15)에 결합되고, ... 선택 유닛(27)은 감마 전압(G56-G63)에 결합된다. 이에 의해, 선택 데이터가 0이면, 선택 유닛(20)은 그에 결합된 제1 감마 전압(G0)을 수신하도록 선택하고, 선택 유닛(21)은 그에 결합된 제1 감마 전압(G8)을 수신하도록 선택하고, ..., 선택 유닛(27)은 그에 결합된 제1 감마 전압(G56)을 수신하도록 선택한다. 즉, 복수의 선택 유닛(20-27)에 의해 출력된 8개의 감마 전압(GS0-GS7)은 각각 G0, G8, ..., G56이다. 선택 데이터가 1이면, 선택 유닛(20)은 그에 결합된 제2 감마 전압(G1)을 수신하도록 선택하고, 선택 유닛(21)은 그에 결합된 제2 감마 전압(G9)을 수신하도록 선택하고, ..., 선택 유닛(27)은 그에 결합된 제2 감마 전압(G57)을 수신하도록 선택한다. 즉, 복수의 선택 유닛(20-27)에 의해 출력된 8개의 감마 전압(GS0-GS7)은 각각 G1, G9, ..., G57이다.
도 4는 다른 선택 데이터(GC)에 따라 복수의 감마 전압(G0-G63)을 선택하고 8개의 감마 전압을 출력하는 복수의 선택 유닛(20-27)의 세부사항을 나타낸다. 도면은 본 발명에 따른 감마 전압 생성 회로의 감마 전압 테이블을 나타낸다. 도면에 도시된 바와 같이, 선택 데이터(GC)가 7이면, 선택 유닛(20)은 제8 감마 전압(G7)을 수신하도록 선택하고, 선택 유닛(21)은 제8 감마 전압(G15)을 수신하도록 선택하고, ... 선택 유닛(27)은 제8 감마 전압(G63)을 수신하도록 선택한다. 즉, 복수의 선택 유닛(20-27)에 의해 출력된 8개의 감마 전압(GS0-GS7)은 각각 G7, G15, ... G63이다. 따라서, 복수의 선택 유닛(20-27)은 상이한 시간 시퀀스(T1, ..., T7 또는 T8)에서 8개의 감마 전압(GS0-GS7)의 출력 감마 전압(G0, ..., G62 또는 G63)을 변경한다. 그러므로, 본 발명에 따른 복수의 선택 유닛(20-27)은 시간 분할 개념을 이용하여 감마 전압 생성 회로(10)에 의해 생성된 64개의 감마 전압(G0-G63)을 선택하고 소스 구동 회로(30)를 위한 8개의 감마 전압(GS0-GS7)을 생성하여 디스플레이의 패널의 픽셀을 선택 및 구동한다.
도 4에 도시된 바와 같이, 테이블은 디스플레이의 색 해상도의 요구사항에 따라 변경될 수 있다. 디스플레의 색 해상도가 3비트이면, 감마 전압 테이블은 8개의 감마 전압 레벨을 저장하고, 디스플레이의 색 해상도가 6비트이면, 감마 전압 테이블은 64개의 감마 전압 레벨을 저장한다. 본 발명의 실시예에 따르면, 색 해상도는 6비트이다. 따라서, 로직 데이터(GC0, GC1, GC2)가 010=2이면, 로직 데이터(GC0, GC1, GC2)에 따라 복수의 선택 유닛(20-27)에 의해 출력된 8개의 감마 전압(GS0-GS7)은 각각 G2, G10, G18, G26, G34, G42, G50 및 G50이다. 나머지 로직 데이터(GC0, GC1, GC2)에 따라 복수의 선택 유닛(20-27)에 의해 출력된 8개의 감마 전압(GS0-GS7)의 결과는 도 4에 도시되고, 세부사항이 더 기재될 것이다. 또한, 본 실시예에 따른 감마 전압 테이블은 복수의 선택 유닛(20-27)이 어떻게 선택 데이터에 따라 감마 전압 생성 회로(10)에 의해 출력된 64개의 감마 전압을 시간 분할 방법으로 선택하고 소스 구동 회로(30)를 위한 8개의 감마 전압(GS0-GS7)을 생성하여 디스플레이를 선택 및 구동하는지를 분명하게 설명하는데 사용된다. 그렇지만, 본 실시예는 복수의 선택 유닛(20-27)이 시간 분할 방법으로 선택 데이터(GC)에 따라 64개의 감마 전압을 선택할 수 있기 전에 감마 전압 테이블을 저장하기 위해 디스플레이의 구동 회로의 아키텍쳐에서 추가의 저장 유닛을 필요로 하지 않는다.
도 1, 2 및 4를 다시 참조한다. 본 발명의 실시예에 따르면, 복수의 선택 유닛(20-27)은 각 소스 구동 회로의 DAC와 칩 내부 사이의 상호접속 면적을 감소시키는데 사용된다. 도 1에 도시된 바와 같이, 감마 전압 생성 회로(10)가 디스플레이의 6비트 색 해상도에 따른 64개의 감마 전압(G0-G63)을 생성할 때, 64개의 와이어가 64개의 감마 전압(G0-G63)을 출력하는데 필요하다. 그렇지만, 디스플레이의 색 해상도가 8비트로 증가하면, 감마 전압 생성 회로(10)는 256개의 감마 전압(G0-G255)을 생성하고, 이는 256개의 감마 전압(G0-G255)을 출력하는 256개의 와이어를 필요로 한다. 따라서, 도 1에 도시된 바와 같이, 8개의 데이터 포트 및 3개의 선택 포트를 갖는 복수의 선택 유닛(20-27)을 이용하면서, 감마 전압 생성 회로(10)에 의해 본래 요구되는 64개의 와이어는 단지 8개로 감소하였다.
복수의 선택 유닛(20-23)이 16개의 데이터 포트 및 4개의 선택 포트를 가지면, 감마 전압 생성 회로(10)에 의해 본래 요구되는 64개의 와이어는 단지 4개로 감소하였다. 즉, 소스 구동 회로(30)가 차지하는 회로 면적은 실질적으로 감소한다. 또한, 선택 데이터(GC) 내에 포함된 로직 데이터는, 복수의 선택 유닛(20-23)이 64개의 감마 전압(G0-G63)을 선택하고 4개의 감마 전압(GS0-GS3)을 생성하도록 제어하는 4비트 데이터(GC0-GC3)로 변경될 필요가 있다. 또한, 복수의 선택 유닛(20-27)의 수는 복수의 감마 전압(G0-G63)의 수의 배수이다. 따라서, 디스플레이의 색 해상도가 향상되면, 회로 면적은 감마 전압 생성 회로의, 및 감마 전압 생성 회로(10)와 소스 구동 회로(30) 간의 상호접속의 많은 개수의 와이어 때문에 증가하지 않을 것이다. 따라서, 본 발명은 디스플레이 장치의 제조 비용 뿐만 아니라 배선 손실을 감소시킬 수 있다. 즉, 본 발명은 각 소스 구동 회로의 DAC와 칩 내부 사이의 상호접속의 면적을 실질적으로 감소시키는 패널용 구동 회로이다. 따라서, 이용가능한 회로 면적이 증가한다.
도 2에 도시된 바와 같이, 소스 구동 회로(30)는 복수의 선택 유닛(20-27)에 결합되어 디스플레이 데이터(SDSP)에 따라 복수의 선택 유닛(20, ... 26, 또는 27) 중의 하나에 의해 출력되는 감마 전압(GS0, ..., GS6 또는 GS7)을 선택한다. 또한, 소스 구동 회로(30)는 디스플레이의 패널을 구동하기 위하여 선택된 선택 유닛(20, ..., 26, 또는 27)의 감마 전압(GS0, ..., GS6 또는 GS7)에 따라 구동 신호(SO)를 생성한다. 본 발명에 따른 디스플레이 데이터(SDSP)는 패널 상에 디스플레이되는 데이터이다. 디스플레이 데이터(SDSP)는 제1 데이터(SDSP1) 및 제2 데이터(SDSP2)를 포함한다. 본 실시예에 따르면, 6비트 디스플레이 데이터(SDSP)가 설명에 사용되며, 이는 디스플레이 데이터(SDSP)가 000000으로부터 111111까지의 범위 내의 바이너리 값이라는 것을 의미한다. 여기서, 디스플레이 데이터(SDSP)의 값은 예를 들어 010101이다. 3개의 최상위 비트(CD0, CD1, CD2)는 제1 데이터(SDSP1)가 010인 것을 의미하지만, 3개의 최하위 비트(CD3, CD4, CD5)는 제2 데이터(SDSP2)가 101인 것을 의미한다. 또한, 6비트 디스플레이 데이터(SDSP)가 본 실시예에 따른 설명에 사용되지만, 디스플레이 데이터(SDSP)는 6비트로 제한되지 않고 4비트 또는 8비트 데이터일 수 있다. 또한, 제1 및 제2 데이터(SDSP1, SDSP2)의 데이터 비트의 분배는 균일한 분배로 제한되지 않는다. 제1 데이터(SDSP1)는 2비트를 갖지만 제2 데이터(SDSP2)는 4비트를 갖는 것이 가능하다. 따라서, 본 발명에 따른 소스 구동 회로(30)를 변경함으로써 설계자가 6비트 디스플레이 데이터(SDSP)를 다른 비트 디스플레이 데이터로 변경하거나 비트 데이터를 제1 및 제2 데이터(SDSP1, SDSP2)로 재분배하기를 원하는 경우, DAC와 칩 내부 사이의 상호접속을 감소시키는 목적을 여전히 달성할 수 있다. 세부 사항은 더 설명하지 않는다.
소스 구동 회로(30)는 비교 유닛(301), 디지털/아날로그 변환(DAC) 회로(302), 및 커패시터(303)를 포함한다. 소스 구동 회로(30)의 비교 유닛(301)은 카운터 유닛(40)에 결합되어 선택 데이터(GC) 뿐만 아니라 010인 제1 데이터(SDSP1)를 수신한다. 그 후, 비교 유닛(301)은 제1 데이터(SDSP1)와 선택 데이터(GC)를 비교하고 타이밍 신호(CMPO)를 생성한다. 카운터 유닛(40)에 의해 생성된 선택 데이터(GC)는 시간 시퀀스(T1-T8)에 따라 순차적으로 생성된다. 즉, 선택 데이터(GC)는 각각 제1 시간 시퀀스(T1), 제2 시간 시퀀스(T2), ..., 및 제8 시간 시퀀스(T8)에서 순차적으로 000, ..., 011 또는 111로서 생성된다. 따라서, 본 발명에 따른 비교 유닛(301)은 순차적으로 000의 선택 데이터(GC)를 제1 데이터(SDSP1)와 비교하고, 100의 선택 데이터(GC)를 제1 데이터(SDSP1)와 비교하고, 111의 선택 데이터(GC)를 제1 데이터(SDSP1)와 비교한다. 그렇지만, 제1 데이터(SDSP1)는 010이기 때문에, 카운터 유닛(40)이 선택 데이터(GC)를 000... 010으로서 카운트하고 010의 값을 갖는 제1 데이터(SDSP1)보다 작거나 같으면, 비교 회로(301)는 하이 레벨, 즉, 로직 "1", 타이밍 신호(CMPO)를 출력한다. 반대로, 카운터 유닛(40)이 선택 데이터(GC)를 110... 111로서 카운트하고 010의 값을 갖는 제1 데이터(SDSP1)보다 크면, 비교 회로(301)는 로우 레벨, 즉, 로직 "0", 타이밍 신호(CMPO)를 출력한다.
상술한 비교 유닛(301)의 비교 방법은 단지 설명하기 위해 사용된 것으로 비교 유닛(301)의 설계 범위를 제한하기 위한 것이다. 따라서, 비교 유닛(301)은 카운터 유닛(40)이 제1 데이터(SDSP1)보다 큰 선택 데이터(GC)를 카운트하면 하이 레벨 타이밍 신호(CMPO)를 출력하고 카운터 유닛(40)이 제1 데이터(SDSP1)보다 작거나 같은 선택 데이터(GC)를 카운트하면 로우 레벨 타이밍 신호(CMPO)를 출력하도록 설계될 수 있다. 또한, 카운터 유닛(40)은 비교 유닛(301)을 위한 선택 데이터(GC)를 카운트 업 또는 다운할 수 있다. 마찬가지로, 비교 유닛(301)은 선택 데이터(GC)를 제1 데이터(SDSP1)와 순차적으로 비교하고 로우 또는 하이 레벨 타이밍 신호(CMPO)를 DAC 회로(302)로 출력할 수 있다.
타이밍 신호(CMPO)에 따르면, 타겟 전압(VTAR)이 선택 유닛(20, ..., 26 또는 27)에 의해 소스 구동 회로(30)에 출력되는 감마 전압(GS0, ..., GS6 또는 GS7)과 동일하면, 본 발명에 따른 DAC 회로(302)는 타겟 전압(VTAR)의 시간 시퀀스(T1, ..., T7 또는 T8)를 알 수 있다. 즉, 타겟 전압(VTAR)은 시간 시퀀스(T1, ..., T7 또는 T8)에 대응하고 DAC 회로(302)는 타이밍 신호(CMPO)에 따라 타겟 전압(VTAR)이 언제 시간 시퀀스(T1, ..., T7 또는 T8)에 대응하는 지를 알고 있다. 도 4를 예로 들면, 디스플레이 데이터(SDSP)가 010101이면, 디스플레이 데이터(SDSP)의 제1 데이터(SDSP1)는 010이다. 비교 유닛(301)은 제1 시간 시퀀스(T1)로부터 제8 시간 시퀀스(T8)로 카운터 유닛(40)에 의해 출력된 선택 데이터(GC)를 제1 데이터(SDSP1)와 순차적으로 비교한다. 선택 데이터(GC)가 제1 데이터(SDSP1)보다 작거나 같으면, 로우 레벨 타이밍 신호(CMPO)를 출력한다. 결과적으로, 타이밍 신호(CMPO)의 전압 레벨이 변경될 때, 타겟 전압(VTAR)이 제3 시간 시퀀스(T3)에 위치하는 것이 알려진다.
도 2 및 도 5를 참조한다. 도 5는 본 발명에 따른 DAC 회로의 출력 전압의 선택 테이블을 나타낸다. 도면에 도시된 바와 같이, DAC 회로(302)는 복수의 선택 유닛(20-27) 및 비교 유닛(301)에 결합된다. DAC 회로(302)는 타이밍 신호(CMPO), 제2 데이터(SDSP2) 및 복수의 선택 유닛(20-27)에 의해 출력된 복수의 감마 전압(GS0-GS7) 중의 하나를 수신한다. DAC 회로(302)는 제2 데이터(SDSP2)에 따라 DAC 회로(302)의 출력 전압(DACO)으로서 복수의 선택 유닛(20-27)에 의해 출력된 복수의 감마 전압(GS0-GS7) 중의 하나를 선택한다. 타이밍 신호(CMPO)가 하이이면, DAC 회로(302)는 선택된 감마 전압(GS0, ..., GS6 또는 GS7)에 따라 출력한다. 타이밍 신호(CMPO)가 로우이면, DAC 회로(302)는 여전히 제2 데이터(SDSP2)에 따라 복수의 감마 전압(GS0-GS7) 중의 하나를 선택한다. 그렇지만, 타이밍 신호(CMPO)가 로우이기 때문에, DAC 회로(302)는 복수의 감마 전압(GS0-GS7)을 출력하지 않는다. 즉, DAC 회로(302)가 반복적으로 하이 타이밍 신호(CMPO)를 수신하면, DAC 회로(302)가 로우 타이밍 신호(CMPO)를 수신할 때까지 DAC 회로(302)는 상이한 시간 시퀀스(T1, ..., T7 또는 T8)에서 제2 데이터(SDSP2)에 의해 선택된 선택 유닛(20-27)에 의해 출력된 감마 전압(GS0, ..., GS6 또는 GS7)의 출력을 유지한다. 따라서, DAC 회로(302)는, 타겟 전압(VTAR)이 바로 DAC 회로(302)가 감마 전압(GS0, ..., GS6 또는 GS7)의 출력을 중지하는 시간 시퀀스 바로 전의 시간 시퀀스에서의 감마 전압(GS0, ..., GS6 또는 GS7)인 것을 알게 된다. 예를 들어, DAC 회로(302)가 제3 시간 시퀀스에서 감마 출력(GS0, ..., GS6, 또는 GS7)의 출력을 중지하면, DAC 회로(302)는 제2 시간 시퀀스(T2)에서 생성된 감마 전압이 타겟 전압(VTAR)임을 알게 된다.
도 6은 본 발명의 실시예에 다른 DAC 회로를 나타낸다. 도면에 도시된 바와 같이, 본 발명에 따른 DAC 회로(302)는 복수의 인버터(3020-3022) 및 복수의 송신 게이트(40-47, 50-53, 60-61)를 포함한다. 따라서, 제2 데이터(SDSP2)에 따라, 복수의 인버터(3020-3022)는 복수의 송신 게이트(40-47, 50-53, 60-61)가 감마 전압(GS0-GS7)을 패널을 구동하기 위하여 소스 구동 회로(30)에 선택적으로 송신하도록 제어한다. 복수의 송신 게이트(40-47)는 직렬로 접속되어 각각 감마 전압(GS0-GS7)을 수신한다. 또한, 복수의 송신 게이트(50-53)는 직렬로 접속되고, 복수의 송신 게이트(60-61)가 출력 전압(DACO)을 출력하기 위하여 직렬로 접속된다. 인버터(3020)는 송신 게이트(40-47)의 온 또는 오프를 제어하기 위하여 복수의 송신 게이트(40-47)에 결합되고, 인버터(3021)는 송신 게이트(50-53)의 온 또는 오프를 제어하기 위하여 복수의 송신 게이트(50-53)에 결합되고; 및 인버터(3022)는 송신 게이트(60-61)의 온 또는 오프를 제어하기 위하여 복수의 송신 게이트(60-61)에 결합된다. 복수의 송신 게이트(40-47, 50-53, 60-61)의 각각은 n형 금속 산화물 반도체 트랜지스터(NMOS) 및 p형 MOS(PMOS)로 구성된다. NMOS의 드레인은 PMOS의 소스에 결합되고, NMOS의 소스는 PMOS의 드레인에 결합된다. 송신 게이트(40)의 NMOS의 게이트는 인버터(3020)의 출력에 결합되고, 송신 게이트(40)의 PMOS의 게이트는 인버터(3020)의 입력에 결합된다. 송신 게이트(40)의 NMOS의 소스 및 송신 게이트(40)의 PMOS의 드레인은 감마 전압(GS0)을 송신 게이트(50)에 송신하기 위한 송신 게이트(41) 및 송신 게이트(50)에 더 결합된다. 송신 게이트(41, 40) 간의 차는 송신 게이트(41)의 NMOS의 게이트가 인버터(3020)의 입력에 결합되고 송신 게이트(41)의 PMOS의 게이트가 인버터(3020)의 출력에 결합되는 것이다.
또한, 송신 게이트(41)의 NMOS의 소스 및 송신 게이트(41)의 PMOS의 드레인은 감마 전압(GS1)을 송신 게이트(50)에 송신하기 위하여 송신 게이트(50)에 더 결합된다. 마찬가지로, 송신 게이트(42)의 NMOS의 소스, 송신 게이트(42)의 PMOS의 드레인, 송신 게이트(43)의 NMOS의 소스 및 송신 게이트(43)의 PMOS의 드레인은 송신 게이트(51)에 결합되고, 송신 게이트(42), 송신 게이트(43) 및 인버터(3020) 간의 결합은 송신 게이트(40), 송신 게이트(41) 및 인버터(3020) 간의 결합과 유사하다. 또한, 송신 게이트(44-47, 50-53, 60-61) 및 인버터(3021-3022) 간의 결합은 송신 게이트(40-43) 및 인버터(3020) 간의 결합과 유사하다. 그러므로, 송신 게이트(44-47, 50-53, 60-61) 및 인버터(3021-3022) 간의 상세한 결합에 대해서는 도 6을 참조하고, 그 설명을 반복하지 않는다.
따라서, DAC 회로(302)의 복수의 인버터(3020-3022)가 각각 1(CD3), 0(CD4) 1(CD5)의 제2 데이터(SDSP2)를 수신하면, 값(1)을 갖는 비트 데이터(CD3)는 각각 감마 전압(GS1)을 송신 게이트(50)로 송신하고 감마 전압(GS3)을 송신 게이트(51)로 송신하고 감마 전압(GS5)을 송신 게이트(52)로 송신하고 감마 전압(GS7)을 송신 게이트(53)로 송신하기 위하여 인버터(3020)를 통해 송신 게이트(41, 43, 45, 47)를 제어하고 온한다. 또한, 값(0)을 갖는 비트 데이터(CD4)는 각각 감마 전압(GS1)을 송신 게이트(60)로 송신하고 감마 전압(GS5)을 송신 게이트(61)로 송신하기 위하여 인버터(3021)를 통해 송신 게이트(50, 52)를 제어하고 온하고, 값(1)을 갖는 비트 데이터(CD5)는 바로 DAC 회로(302)의 출력 전압(DACO)인 감마 전압(GS5)을 출력하기 위하여 인버터(3022)를 통해 송신 게이트(61)를 제어하고 온한다. 그렇지만, 도 6은 본 발명에 따른 DAC 회로(302)가 복수의 감마 전압(GS0-GS7)을 어떻게 선택하는지의 실시예일 뿐이고, 본 발명은 DAC 회로(302)가 구성되는 방법을 제한하지 않는다. 예를 들어, 복수의 비교기는 각각, 패널을 구동하기 위한 구동 신호(SO)로서 선택적으로 복수의 감마 전압(GS0-GS7) 중의 하나를 출력하도록 복수의 트랜지스터를 제어하기 위하여 비트 데이터(CD3-CD5)를 수신하는데 사용될 수 있다.
도 2에 도시된 바와 같이, 커패시터(303)는 DAC 회로(302)의 출력에 결합된다. 커패시터(303)는 패널을 구동하기 위하여 타겟 전압(VTAR)에 따라 구동 신호(SO)를 생성한다. 즉, DAC 회로(302)가 하이 레벨 타이밍 신호(CMPO)를 수신하면, DAC 회로(302)는 제2 데이터(SDSP2)에 따라 감마 전압(GS0-GS7) 중의 하나를 선택하고 DAC회로(302)가 로우 레벨 타이밍 신호(CMPO)를 수신할 때까지 충전 또는 방전하기 위하여 커패시터(303)에 선택된 감마 전압을 출력하고, 이때, DAC 회로(302)의 출력 신호는 플로팅이다. 반면에, 커패시터(303) 양단의 저장된 전압(SDRI)이 패널을 구동하기 위한 구동 전압(SO)이 되도록 제어한다. DAC 회로(302)가 감마 전압을 출력하지 않으면, 구동 신호(SO)를 출력하는 증폭 유닛(304)의 소스가, DAC 회로(302)에 의해 출력되는 감마 전압 대신에, 커패시터(303) 상의 구동 신호(SDRI)에 의해 공급되도록 변경된다. 따라서, 구동 신호(SDRI)는 증폭 유닛(304)에 의해 구동 신호(SO)로 증폭되고 패널을 구동하기 위하여 출력된다. 또한, 소스 구동 회로(30)는, 구동 신호를 생성하고 패널을 구동하기 위하여, 디스플레이 데이터(SDSP)를 저장하고 비교 유닛(301) 및 DAC 회로(302)가 제1 및 제2 데이터(SDSP1, SDSP2)를 각각 판독하도록 가속화하는 버퍼 유닛(305)를 더 포함할 수 있다.
상술한 설명에 따르면, 버퍼 유닛(305)에 의해 수신된 디스플레이 데이터(SDSP)가 010101이면, 카운터 유닛(40)은, 도 5에 도시된 바와 같이, 000으로서 제1 선택 데이터를 카운트하기 시작하고, 1(CD3) 0(CD4) 1(CD5)=5의 제2 데이터 SDSP2에 따라, DAC 회로(302)는 복수의 선택 유닛(20-27)에 의해 출력된 복수의 감마 전압(GS0-GS7) 중에서 제6 선택 유닛(25)에 의해 출력된 감마 전압(GS5)을 선택한다. 다음의 시간 시퀀스(T1, ..., T7, 또는 T8)에서, DAC 회로(302)가 하이 레벨 타이밍 신호(CMPO)를계속 수신함에 따라, DAC 회로(302)는 여전히 제6 선택 회로(25)에 의해 출력된 감마 전압(GS5)을 출력하는 등등이다. 카운터 유닛(40)이 010으로서 제3 선택 데이터(GC)까지 카운트하면, DAC 회로(302)는 하이 레벨 타이밍 신호(CMPO)를 반복적으로 수신하기 때문에, 카운트 유닛(40)이 110으로서 제4 선택 데이터(GC)까지 카운트할 때까지 선택된 제6 감마 전압(GS5)이 충전을 위해 커패시터(303)로 출력된다. DAC 회로(302)가 로우 레벨 타이밍 신호(CMPO)를 수신한 후에, DAC 회로(302)는 선택된 제6 선택 유닛(25)에 의해 출력된 감마 전압(GS5)의 출력을 중지한다. 도 4에 도시된 바와 같이, 제1 선택 데이터(GC)가 000이면, 제2 데이터(SDSP2)에 따라 DAC 회로(302)의 제6 선택 유닛(25)에 의해 출력된 감마 전압(GS5)은 G40이고; 제2 선택 데이터(GC)가 100이면, 제2 데이터(SDSP2)에 따라 DAC 회로(302)의 제6 선택 유닛(25)에 의해 출력된 감마 전압(GS5)은 G41이고; 제3 선택 데이터(GC)가 010이면, 제2 데이터(SDSP2)에 따라 DAC 회로(302)의 제6 선택 유닛(25)에 의해 출력된 감마 전압(GS5)은 G42이다. 따라서, DAC 회로(302)에 의해 출력된 마지막 전압은 G42의 감마 전압이다.
DAC 회로(302)에 의해 출력된 감마 전압은 결합된 커패시터(303)를 충전하고 구동 신호(SDRI)를 생성할 것이다. 또한, 증폭 유닛(304)은 커패시터(303) 및 DAC 회로(302)에 결합된다. 따라서, 증폭 유닛(304)은 디스플레이 또는 패널를 구동하고 따라서 요구되는 픽쳐를 생성하기 위하여 구동 신호(SDRI)에 따라 증폭된 구동 신호(SO)를 생성할 것이다. 또한, DAC 회로(302)에 의해 출력된 감마 전압이 G40의 감마 전압으로부터 G41의 감마 전압으로 그리고 G42의 감마 전압으로 변경되기 때문에, 커패시터(303)에 의해 생성된 구동 신호(SDRI)는 G40의 감마 전압으로부터 G42의 감마 전압으로 점차 변경된다. 커패시터(303)를 충전하는 마지막 감마 전압(G42)은 타겟 전압(VTAR)이다. 반대로, 카운터 유닛(40)가 카운트 다운 카운팅이면, 즉, 선택 데이터(GC)가 7로부터 0으로 카운트되면, 커패시터(303)에 의해 생성된 구동 신호(SDRI)의 전압은 타겟 전압(VTAR)인 G42의 감마 전압이다. 이것은 당업자에게 공지되어 있으며, 따라서, 세부사항은 더 설명하지 않는다. 그렇지만, 실시예는 카운트업 카운팅을 채택한다. 따라서, 커패시터(303)의 구동 신호(SDRI)가 G40의 감마 전압으로부터 G42의 감마 전압으로 변경된 후에, 증폭 유닛(304)에 의해 구동 신호(SO)로 증폭되고 패널을 구동하기 위하여 출력된다.
도 7은 본 발명에 따른 소스 구동 회로(30)의 또 다른 블록도이다. 도면에 도시된 바와 같이, 상이한 패널의 특성에 따르면, 커패시터(303) 및 증폭 유닛(304)은 본 발명에 따른 소스 구동 회로(30)의 설계에서 생략될 수 있다. 따라서, 소스 구동 회로(30)는 커패시터(303)의 충전 및 방전을 제어하고 구동 신호(SDRI)를 생성할 필요가 없다. 또한, 소스 구동 회로(30)는 증폭 유닛(304)을 이용하여 구동 회로(SDRI)를 증폭하고 패널을 구동하기 전에 구동 신호(SO)를 생성할 필요가 없다. 대신에, 소스 구동 회로(30)는 패널을 구동하기 위하여 직접 DAC 회로(30)에 의해 생성된 출력 전압(DACO)을 출력한다. 결과적으로, 상이한 패널을 구동하는 동안, 본 발명에 따른 소스 구동 회로(30)는 칩 내부의 상호접속 뿐만 아니라 DAC 회로(302)의 수를 실질적으로 감소시킬 수 있다. 패널의 종류에 따라, 소스 구동 회로(30)의 내부 회로는 소형으로 설계될 수 있고, 따라서, 칩 면적을 줄이고 제조 비용을 절약할 수 있다.
요약하면, 본 발명은 감마 전압 생성 회로, 복수의 선택 유닛 및 적어도 하나의 소스 구동 회로를 포함하는 패널용 구동 회로를 제공한다. 감마 전압 생성 회로는 복수의 선택 유닛에 대한 복수의 감마 전압을 생성한다. 복수의 선택 유닛은 선택 데이터에 따라 시간 분할 방법을 이용하여 감마 전압 생성 회로에 의해 생성된 복수의 감마 전압을 소스 구동 회로로 출력한다. 디스플레이 데이터에 따라, 소스 구동 회로는 타겟 전압으로서 복수의 선택 유닛의 출력의 감마 전압을 수신하도록 선택한다. 또한, 소스 구동 회로는 타겟 전압에 따라 패널을 구동하기 위한 구동 신호를 생성한다.
따라서, 본 발명은 신규성, 진보성 및 유용성 때문에 합법적 요건에 부합한다. 그러나, 상술한 설명은 단지 본 발명의 실시예이며, 본 발명의 범위를 제한하는데 사용되지 않는다. 본 발명의 청구범위에 기재된 형상, 구조, 특징 또는 사상에 따른 동등한 변형 또는 변경은 본 발명의 첨부된 청구범위 내에 포함된다.
40: 카운터 유닛
10: 감마 전압 생성 회로
20, 21, 27: 선택 유닛
304: 증폭 유닛
302: 디지털/아날로그 변환 회로
301: 비교 유닛
305: 버퍼 유닛

Claims (9)

  1. 패널용 구동 회로로서,
    복수의 감마 전압을 생성하는 감마 전압 생성 회로;
    상기 감마 전압 생성 회로에 결합되어 선택 데이터에 따라 시간 분할 방법을 이용하여 상기 복수의 감마 전압을 출력하는 복수의 선택 유닛; 및
    상기 복수의 선택 유닛에 결합되어 디스플레이 데이터에 따라 타겟 전압으로서 상기 선택 유닛들 중의 하나에 의해 출력된 감마 전압을 수신하도록 선택하고 상기 타겟 전압에 따라 패널을 구동하기 위한 구동 신호를 생성하는 적어도 하나의 소스 구동 회로
    를 포함하는 패널용 구동 회로.
  2. 제1항에 있어서, 상기 복수의 선택 유닛에 결합되어 시간 시퀀스에 따라 상기 선택 데이터를 생성하고 상기 복수의 선택 유닛이 상기 시간 분할 방법을 이용하여 상기 복수의 감마 전압을 출력하도록 제어하기 위하여 상기 선택 데이터를 상기 복수의 선택 유닛으로 송신하는 카운터 유닛을 더 포함하는 패널용 구동 회로.
  3. 제1항에 있어서, 상기 소스 구동 회로는,
    타이밍 신호를 생성하기 위하여 상기 디스플레이 데이터의 제1 데이터를 수신하고 상기 제1 데이터를 상기 선택 데이터와 비교하는 비교 유닛;
    상기 복수의 선택 유닛 및 상기 비교 유닛에 결합되어 상기 디스플레이 데이터의 제2 데이터 및 상기 타이밍 신호에 따라 상기 타겟 전압으로서 상기 복수의 선택 유닛 중의 하나에 의해 출력된 감마 전압을 선택하는 디지털/아날로그 변환 회로; 및
    상기 디지털/아날로그 변환 회로에 결합되어 상기 타겟 전압에 따라 상기 패널을 구동하기 위한 구동 신호를 생성하는 커패시터를 포함하는 패널용 구동 회로.
  4. 제3항에 있어서, 상기 디스플레이 데이터를 수신하고 상기 디스플레이 데이터의 상기 제1 데이터를 상기 비교 유닛에 출력하고 상기 디스플레이 데이터의 상기 제2 데이터를 상기 디지털/아날로그 변환 회로에 출력하는 버퍼 유닛을 더 포함하는 패널용 구동 회로.
  5. 제3항에 있어서, 상기 소스 구동 회로는 상기 디지털/아날로그 변환 회로 및 상기 커패시터에 결합되어 상기 구동 신호를 증폭하고 상기 패널을 구동하는 증폭 유닛을 더 포함하는 패널용 구동 회로.
  6. 제3항에 있어서, 상기 비교 유닛은 비교하고, 상기 선택 데이터가 상기 제1 데이터보다 작거나 같으면, 상기 디지털/아날로그 변환 회로는 상기 타겟 전압을 출력하고 상기 커패시터를 충전하고; 선택 데이터가 상기 제1 데이터보다 크면, 상기 디지털/아날로그 변환 회로는 상기 커패시터가 상기 패널을 구동하기 위한 상기 구동 신호를 출력하도록 제어하는 패널용 구동 회로.
  7. 제3항에 있어서, 상기 비교 유닛은 비교하고, 상기 선택 데이터가 상기 제1 데이터보다 크면, 상기 디지털/아날로그 변환 회로는 상기 타겟 전압을 출력하고 상기 커패시터를 충전하고; 선택 데이터가 상기 제1 데이터보다 작거나 같으면, 상기 디지털/아날로그 변환 회로는 상기 커패시터가 상기 패널을 구동하기 위한 상기 구동 신호를 출력하도록 제어하는 패널용 구동 회로.
  8. 제1항에 있어서, 상기 복수의 선택 유닛의 수는 상기 복수의 감마 전압의 수의 배수인 패널용 구동 회로.
  9. 제1항에 있어서, 상기 감마 전압 생성 회로는 감마 곡선에 따라 상기 복수의 감마 전압을 생성하는 패널용 구동 회로.
KR1020130005276A 2012-01-18 2013-01-17 패널용 구동 회로 KR20130085000A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201261587685P 2012-01-18 2012-01-18
US61/587,685 2012-01-18

Publications (1)

Publication Number Publication Date
KR20130085000A true KR20130085000A (ko) 2013-07-26

Family

ID=46859093

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130005276A KR20130085000A (ko) 2012-01-18 2013-01-17 패널용 구동 회로

Country Status (5)

Country Link
US (1) US20130181965A1 (ko)
JP (1) JP2013148899A (ko)
KR (1) KR20130085000A (ko)
CN (2) CN102693705A (ko)
TW (1) TW201331921A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102693705A (zh) * 2012-01-18 2012-09-26 矽创电子股份有限公司 面板驱动电路
KR102383828B1 (ko) * 2015-07-14 2022-04-06 주식회사 엘엑스세미콘 소스 드라이버 집적회로 및 감마기준전압 발생장치
CN106297690A (zh) * 2016-08-11 2017-01-04 深圳市华星光电技术有限公司 伽马参考电压产生器、产生方法以及液晶显示装置
KR102449454B1 (ko) * 2017-12-11 2022-10-04 삼성디스플레이 주식회사 계조 확장이 가능한 표시 장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002366112A (ja) * 2001-06-07 2002-12-20 Hitachi Ltd 液晶駆動装置及び液晶表示装置
JP2005099665A (ja) * 2003-08-22 2005-04-14 Renesas Technology Corp 表示装置用駆動装置
JP4290627B2 (ja) * 2004-10-04 2009-07-08 シャープ株式会社 表示素子駆動装置及びその表示素子駆動装置を備えた表示装置並びに表示素子駆動方法
JP4798753B2 (ja) * 2005-02-28 2011-10-19 ルネサスエレクトロニクス株式会社 表示制御回路および表示制御方法
US8259052B2 (en) * 2005-03-07 2012-09-04 Lg Display Co., Ltd. Apparatus and method for driving liquid crystal display with a modulated data voltage for an accelerated response speed of the liquid crystal
JP2007072365A (ja) * 2005-09-09 2007-03-22 Renesas Technology Corp 表示装置用駆動装置
CN101473542A (zh) * 2006-11-07 2009-07-01 松下电器产业株式会社 数字模拟转换电路
KR20080043606A (ko) * 2006-11-14 2008-05-19 삼성전자주식회사 계조 전압 생성 모듈 및 이를 포함하는 액정 표시 장치 및이의 구동 방법
KR100840102B1 (ko) * 2007-02-23 2008-06-19 삼성에스디아이 주식회사 유기 전계발광 표시장치
CN101373584B (zh) * 2007-08-21 2011-07-06 联咏科技股份有限公司 源极驱动装置
CN100530340C (zh) * 2007-09-27 2009-08-19 友达光电股份有限公司 液晶显示器
KR20090116288A (ko) * 2008-05-07 2009-11-11 삼성전자주식회사 소스 드라이버 및 이를 포함하는 디스플레이 장치
JP2009271429A (ja) * 2008-05-09 2009-11-19 Toshiba Corp 表示駆動装置
CN102693705A (zh) * 2012-01-18 2012-09-26 矽创电子股份有限公司 面板驱动电路

Also Published As

Publication number Publication date
CN103000153A (zh) 2013-03-27
JP2013148899A (ja) 2013-08-01
US20130181965A1 (en) 2013-07-18
TW201331921A (zh) 2013-08-01
CN102693705A (zh) 2012-09-26

Similar Documents

Publication Publication Date Title
US20090278865A1 (en) Source driver and display device including the same
US7239300B2 (en) Driving apparatus and display module
KR101857808B1 (ko) 스캔구동부와 이를 이용한 유기전계발광표시장치
KR101840186B1 (ko) 액정 표시 장치 및 그 구동 방법
JP5133585B2 (ja) ソースドライバーの消費電力を低減させる方法及び関連装置
US9552783B2 (en) Source driver and display device having the same
US6963325B2 (en) Display driving apparatus with compensating current and liquid crystal display apparatus using the same
US6756959B2 (en) Display driving apparatus and display apparatus module
US8044911B2 (en) Source driving circuit and liquid crystal display apparatus including the same
CN112669745B (zh) 扫描驱动器和具有该扫描驱动器的显示装置
KR20130085000A (ko) 패널용 구동 회로
US10777112B2 (en) Display driver IC and display apparatus including the same
US20050264518A1 (en) Drive circuit achieving fast processing and low power consumption, image display device with the same and portable device with the same
US20190189047A1 (en) Data driving device and display device including the same
TW202234372A (zh) 驅動顯示面板的方法及其顯示驅動電路
CN112242127B (zh) 驱动装置的输出电路
US10803811B2 (en) Display apparatus, driver for driving display panel and source driving signal generation method
KR20050097032A (ko) 액정표시장치의 구동장치 및 방법
JPH11327514A (ja) 駆動回路、表示ユニット、及びこれを用いた携帯機器
US20070229440A1 (en) Source driver of an lcd panel with reduced voltage buffers and method of driving the same
US20100053125A1 (en) Display driver integrated circuit apparatus and method of operating the same
US20210335277A1 (en) Data driver and display device including a data driver
US10923034B2 (en) Driving system of display panel and display device using the same
US20170092206A1 (en) Pre-emphasis circuit
KR20060065275A (ko) 액정표시장치의 소스 구동회로 및 소스구동 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application