JP2013148899A - パネル駆動回路 - Google Patents

Abstract

【課題】パネル駆動回路の提供。
【解決手段】パネル駆動回路はガンマ電圧生成回路、複数の選択ユニット、及び少なくとも一つのソース駆動回路を包含する。ガンマ電圧生成回路は複数のガンマ電圧を生成してこれら選択ユニットに出力し、これら選択ユニットは選択データに基づき、時間分割して該ガンマ電圧生成回路が生成したこれらガンマ電圧を該ソース駆動回路に出力し、該ソース駆動回路は表示データに基づき、これら選択ユニットの一つが出力する該ガンマ電圧を目標電圧として選択して受信し、且つソース駆動回路は該目標電圧に基づき駆動信号を生成してパネルを駆動する。
【選択図】図１

Description

本発明は一種のパネル駆動回路に係り、特に、大幅にチップ内部の配線を減らすパネル駆動回路であり、それは大幅にチップ面積の消耗を減らしてパワーロスと生産コストの減少を達成する。

現在、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ，ＴＦＴ）の液晶ディスプレイ（Ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ，ＬＣＤ）のパネルはすでに広く各種設備、たとえば、テレビジョン、コンピュータスクリーン、携帯電話ディスプレイ或いは看板等に応用されている。薄膜トランジスタの液晶ディスプレイの駆動方式は、ゲート駆動回路を利用して画素内のゲート端の開閉を制御し、且つソース駆動回路を利用して正確な電圧を該画素内に出力し、且つ、ソース駆動回路の出力する電圧は、ガンマ（Ｇａｍｍａ）電圧生成回路が生成する。こうして、液晶ディスプレイの駆動回路は、ディスプレイ内部の液晶の回転方向を制御することで、正確な色彩を液晶ディスプレイにおいて発生する。

ある伝統的な液晶ディスプレイ内の各一組のソース駆動回路は、デジタルアナログ変換器（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ，ＤＡＣ）とバッファ（Ｂｕｆｆｅｒ）等の素子を包含する。しかし、伝統的な液晶ディスプレイ中には数百組のソース駆動回路が包含され、デジタルアナログ変換器とガンマ電圧生成回路を相互に接続する線路の占有する面積は最大となり得る。このような状況は、高画素が要求される表示技術上、特に厳重となり、これにより、大量のパワー消耗を増すことなく、チップ面積を減らす技術が非常に重要となる。

以上に基づき、液晶ディスプレイのカラーデータが６ビット（Ｂｉｔｓ）の時、デジタルアナログ変換器は２⁶個のチップピン数を有し、同様にガンマ電圧生成回路も６４個のチップピン数を必要とし、これにより６４本の配線をデジタルアナログ変換器に接続し、６ビット解析度のガンマ電圧（すなわち６４個のガンマ電圧）を提供する。

しかし、もし赤Ｒ、緑Ｇ、及び青Ｂのガンマ電圧生成回路が独立していれば、すなわち、赤Ｒ、緑Ｇ、及び青Ｂのガンマ電圧はそれぞれ三つのガンマ電圧生成回路により生成され、これにより、３個のガンマ電圧生成回路が合計で１９２本の配線でデジタルアナログ変換器に接続する必要がある。

しかし、８ビットの更に高解析度の液晶ディスプレイで且つ赤Ｒ、緑Ｇ、及び青Ｂのガンマ電圧生成回路が独立している時は、すなわち、ガンマ電圧生成回路のピン数は７６８個必要となり、並びに７６８本の配線でデジタルアナログ変換器とガンマ電圧生成回路を相互に接続しなければならない。

伝統的な液晶ディスプレイの駆動回路が必要とするチップピン数と回路の各素子を相互に接続する線路面積は非常に膨大となり、このため、本発明は上述の欠点を鑑みて、時分割方式を利用することで、駆動回路のチップピン数と回路上の各素子の相互接続用の線路面積を減らし、これにより液晶ディスプレイの駆動回路の生産コストと不必要なパワー消耗を減らす。

本発明の目的の一つは、パネル駆動回路を提供することにあり、それは、チップの各一組のソース駆動回路のデジタルアナログ変換器と内部配線を大幅に減らせるパネル駆動回路とされ、回路面積の消耗と生産コストを減らせるものとする。

請求項１の発明は、パネル駆動回路において、
複数のガンマ電圧を生成するガンマ電圧生成回路と、
該ガンマ電圧生成回路に接続され、並びに選択データに基づき時分割方式でこれらガンマ電圧を出力する複数の選択ユニットと、
これら選択ユニットに接続され、並びに表示データに基づきこれら選択ユニットの一つが出力した該ガンマ電圧を目標電圧として選択して受信し、且つ該目標電圧に基づき駆動信号を生成してパネルを駆動する少なくとも一つのソース駆動回路と、
を包含することを特徴とする、パネル駆動回路としている。
請求項２の発明は、請求項１記載のパネル駆動回路において、
計数ユニットであって、これら選択ユニットに接続され、並びにタイミングに基づき順に該選択データを生成し、並びに該選択データをこれら選択ユニットに伝送することでこれら選択ユニットを制御してこれらガンマ電圧を時分割方式で出力させる、上記計数ユニットをさらに包含したことを特徴とする、パネル駆動回路としている。
請求項３の発明は、請求項１記載のパネル駆動回路において、該ソース駆動回路は、
比較ユニットであって、該表示データの第１データを受け取り、並びに該第１データを該選択データと比較してタイミング信号を生成する上記比較ユニットと、
デジタルアナログ変換回路であって、これら選択ユニットと該比較ユニットに接続され、該デジタルアナログ変換回路は該表示データの第２データと該タイミング信号に基づきこれら選択ユニットの一つが出力した該ガンマ電圧を選択して該目標電圧となす、該デジタルアナログ変換回路と、
コンデンサであって、該デジタルアナログ変換回路に接続され、並びに該目標電圧に基づいて駆動信号を生成して該パネルを駆動する、上記コンデンサと、
を包含することを特徴とする、パネル駆動回路としている。
請求項４の発明は、請求項３記載のパネル駆動回路において、該ソース駆動回路は、さらに、
バッファユニットであって、該表示データを受け取り、並びに該表示データの該第１データを該比較ユニットに出力し、且つ該表示データの該第２データを該デジタルアナログ変換回路に出力する、上記バッファユニットを包含することを特徴とする、パネル駆動回路としている。
請求項５の発明は、請求項３記載のパネル駆動回路において、該ソース駆動回路は、さらに、
増幅ユニットであって、該デジタルアナログ変換回路と該コンデンサに接続され、該増幅ユニットは該駆動信号を増幅するのに用いられて、該パネルを駆動する、上記増幅ユニットを包含することを特徴とする、パネル駆動回路としている。
請求項６の発明は、請求項３記載のパネル駆動回路において、該比較ユニットが比較して該選択データが該第１データと等しいかそれより小さい時、該デジタルアナログ変換回路は該目標電圧を出力して該コンデンサに対して充電し、該比較回路が比較して該選択データが該第１データより大きい時、該デジタルアナログ変換回路は該コンデンサを制御して該駆動信号を出力させて該パネルを駆動することを特徴とする、パネル駆動回路としている。
請求項７の発明は、請求項３記載のパネル駆動回路において、該比較ユニットが比較して該選択データが該第１データより大きい時、該デジタルアナログ変換回路は該目標電圧を出力して該コンデンサに対して充電し、該比較回路が比較して該選択データが該第１データより小さいか等しい時、該デジタルアナログ変換回路は該コンデンサを制御して該駆動信号を出力させて該パネルを駆動することを特徴とする、パネル駆動回路としている。
請求項８の発明は、請求項１記載のパネル駆動回路において、これら選択ユニットの個数とこれらガンマ電圧の個数の間には倍数の関係があることを特徴とする、パネル駆動回路としている。
請求項９の発明は、請求項１記載のパネル駆動回路において、該ガンマ電圧生成回路はガンマ曲線に基づきこれらガンマ電圧を生成することを特徴とする、パネル駆動回路としている。

本発明は、一種のパネル駆動回路とされ、それは、ガンマ電圧生成回路、複数の選択ユニット及び少なくとも一つのソース駆動回路を包含する。ガンマ電圧生成回路は、複数のガンマ電圧を生成してこれら選択ユニットに出力し、これら選択ユニットは、選択データに基づき、時分割方式で該ガンマ電圧生成回路が生成したこれらガンマ電圧を該ソース駆動回路に出力し、該ソース駆動回路は表示データに基づきこれら選択ユニットの一つが出力した該ガンマ電圧を目標電圧として選択して受信し、且つソース駆動回路は該目標電圧により駆動信号を生成して、パネルを駆動する。

本発明のゲート駆動回路のブロック図である。 本発明のソース駆動回路のブロック図である。 本発明の選択データタイミング図である。 本発明のガンマ電圧生成回路のガンマ電圧表である。 本発明の出力電圧の選択表である。 本発明のデジタルアナログ変換回路の実施例図である。 本発明のソース駆動回路の他のブロック図である。

本発明は一種のパネル駆動回路とされ、それは、ガンマ電圧生成回路、複数の選択ユニット、及び少なくとも一つのソース駆動回路を包含する。ガンマ電圧生成回路は複数のガンマ電圧を生成してこれら選択ユニットに出力し、これら選択ユニットは選択データに基づき、時間分割して該ガンマ電圧生成回路が生成したこれらガンマ電圧を該ソース駆動回路に出力し、該ソース駆動回路は表示データに基づき、これら選択ユニットの一つが出力する該ガンマ電圧を目標電圧として選択して受信し、且つソース駆動回路は該目標電圧に基づき駆動信号を生成してパネルを駆動する。

本発明の技術内容、構造特徴、達成する目的を詳細に説明するため、以下に実施例を挙げ並びに図面を組み合わせて説明する。

本発明はチップ上の各一組のソース駆動回路のデジタルアナログ変換器と内部の配線の面積を減らして、回路板上の応用可能な面積を増加する或いは回路板のサイズを減らすことで、各種電子装置の生産コストを減らす或いは電子装置のサイズの縮小を達成する。こうして、本発明は大量の一連の関係ロジックデータ或いは電気信号を伝送する電子製品に応用されて、電子製品が応用するチップ内部の配線を減らせ、これにより、本発明はパネルの駆動回路を以て本発明の技術の説明となす。

まず、図１及び図２を参照されたい。それは本発明のパネル駆動回路のブロック図である。図示されるように、本発明は、ガンマ電圧生成回路１０、複数の選択ユニット（２０、２１・・・２７）及び少なくとも一つのソース駆動回路３０を包含し、チップ内部の配線の大幅な減少を達成するパネル駆動回路である。

そのうち、ガンマ電圧生成回路１０は、複数のガンマ電圧（Ｇ０、Ｇ１・・・Ｇ６３）を生成し、これら選択ユニット（２０、２１・・・２７）はガンマ電圧生成回路１０に接続され、並びに選択データＧＣに基づき、時分割方式でこれらガンマ電圧（Ｇ０、Ｇ１・・・Ｇ６３）を出力する。ソース駆動回路３０はこれら選択ユニット（２０、２１・・・２７）に接続され並びに表示データＳ_DSPに基づきこれら選択ユニット（２０、２１・・・２７）の一つが出力する該ガンマ電圧（ＧＳ０・・・ＧＳ６或いはＧＳ７）を目標電圧Ｖ_TARとして選択し、且つソース駆動回路３０は該目標電圧Ｖ_TARに基づき駆動信号ＳＯを生成し、パネルを駆動する。

これらガンマ電圧（Ｇ０、Ｇ１・・・Ｇ６３）は、ガンマ電圧生成回路１０がガンマ曲線に基づき生成し、すなわち、本実施例では該ガンマ曲線は６４段の電圧に分けられこれらガンマ電圧（Ｇ０、Ｇ１・・・Ｇ６３）を生成する。そのうち、ガンマ電圧生成回路１０がガンマ曲線に基づきこれらガンマ電圧（Ｇ０、Ｇ１・・・Ｇ６３）を生成するのは、この技術領域中の通常の知識を有する者が熟知する技術であるため、ここではこれ以上の説明は行わない。

本発明のこれら選択ユニット（２０、２１・・・２７）はマルチプレクサとされ、それは、デコーダと複数のロジックゲートにより構成されるか、複数のスイッチとスイッチ制御回路で構成される。ここではこれら選択ユニット（２０、２１・・・２７）の回路構造については詳細に説明しない。

本発明のこれら選択ユニット（２０、２６・・・２７）はガンマ電圧生成回路１０に接続され、並びに選択データＧＣに基づき、時分割方式でガンマ電圧生成回路１０が生成したこれらガンマ電圧（Ｇ０、Ｇ１・・・Ｇ６３）を出力する。

本発明の指す選択データＧＣは、３ビットのロジックデータ（ＧＣ０、ＧＣ１及びＧＣ２）を包含し、このロジックデータ（ＧＣ０、ＧＣ１及びＧＣ２）は全部が二進数のロジックデータとされ、すなわち、ロジックデータ（ＧＣ０、ＧＣ１及びＧＣ２）は、それぞれ０（ローレベル）或いは１（ハイレベル）とされる。

選択データＧＣが０の時、すなわち、ロジックデータ（ＧＣ０、ＧＣ１及びＧＣ２）が、それぞれ０（ＧＣ０）、０（ＧＣ１）及び０（ＧＣ２）であることを代表する。選択データＧＣが１の時は、ロジックデータ（ＧＣ０、ＧＣ１及びＧＣ２）がそれぞれ１（ＧＣ０）、０（ＧＣ１）及び０（ＧＣ２）であることを代表する。選択データＧＣが７の時は、ロジックデータ（ＧＣ０、ＧＣ１及びＧＣ２）がそれぞれ１（ＧＣ０）、１（ＧＣ１）及び１（ＧＣ２）であることを代表し、これを以て類推される。

上述の選択データＧＣは、計数ユニット３９、クロック生成ユニット或いはレベル生成ユニットより生成可能であり、本発明の実施例は計数ユニット３９を以て、選択データＧＣがどのように生成されるのかを説明する。

計数ユニット３９は複数の選択ユニット（２０、２１・・・２７）に接続され、且つタイミング（Ｔ１・・・Ｔ７或いはＴ８）により順に選択データＧＣを生成する。ここでいうところのタイミング（Ｔ１・・・Ｔ７或いはＴ８）は計数ユニット３９が順に生成するロジックデータ（ＧＣ０、ＧＣ１及びＧＣ２）がそれぞれ対応する各一つのタイミング（Ｔ１・・・Ｔ７、Ｔ８）を指す。

たとえば、図３に示されるように、第１タイミングＴ１の時、第１の選択データＧＣは０００とされ、第２タイミングＴ２の時、第２の選択データＧＣは１００とされ、第３タイミングＴ３の時、第３の選択データＧＣは０１０とされ、他はこれにより類推されるとおりである。これにより、各一つのタイミング（Ｔ１・・・Ｔ７、Ｔ８）でそれぞれが選択データＧＣを生成する。こうして、計数ユニット３９は各タイミング（Ｔ１・・・Ｔ７、Ｔ８）で発生した選択データＧＣをこれら選択ユニット（２０、２１．．．２７）に送ることで、これら選択ユニット（２０、２１．．．２７）を制御して時分割方式でこれらガンマ電圧（Ｇ０、Ｇ１．．．Ｇ６３）を出力させる。

ここで言う時分割方式とは、ガンマ電圧生成回路１０が各一つのタイミング（Ｔ１・・・Ｔ７、Ｔ８）においてこれら選択ユニット（２０、２１．．．２７）を介して異なるこれらガンマ電圧（Ｇ０、Ｇ１．．．Ｇ６３）を出力し、パネルを駆動することを指す。

再び図１を参照されたい。それは、あきらかに、ガンマ電圧生成回路１０が６４個のガンマ電圧（Ｇ０、Ｇ１．．．Ｇ６３）を、これら選択ユニット（２０、２１．．．２７）へと出力し、且つこれら選択ユニット（２０、２１．．．２７）が、それぞれ８個のガンマ電圧に接続され、すなわち、選択ユニット２０がガンマ電圧Ｇ０〜Ｇ７に接続され、選択ユニット２１がガンマ電圧Ｇ８〜Ｇ１５に接続され・・・選択ユニット２７がガンマ電圧Ｇ５６〜Ｇ６３に接続されることを表示している。

これにより、選択データＧＣが０の時、すなわち選択ユニット２０は自身に接続された第１のガンマ電圧Ｇ０を選択して受信し、選択ユニット２１は自身に接続された第１のガンマ電圧Ｇ８を選択して受信し・・・選択ユニット２７は自身に接続された第１のガンマ電圧Ｇ５６を選択して受信する。言い換えると、これら選択ユニット（２０、２１．．．２７）が出力する８個のガンマ電圧（ＧＳ０、ＧＳ１・・・ＧＳ７）はそれぞれＧ０、Ｇ８・・・Ｇ５６とされる。

選択データＧＣが１である時は、すなわち、選択ユニット２０は自身に接続された第２のガンマ電圧Ｇ１を選択して受信し、選択ユニット２１は自身に接続された第２のガンマ電圧Ｇ９を選択して受信し・・・選択ユニット２７は自身に接続された第２のガンマ電圧Ｇ５７を選択して受信する。言い換えると、これら選択ユニット（２０、２１．．．２７）が出力する８個のガンマ電圧（ＧＳ０、ＧＳ１・・・ＧＳ７）はそれぞれＧ１、Ｇ９・・・Ｇ５７とされる。

以上を受けて、これら選択ユニット（２０、２１．．．２７）はその他の選択データＧＣに基づいて、これらのガンマ電圧（Ｇ０、Ｇ１．．．Ｇ６３）を選択して８個のガンマ電圧を出力することの詳細な内容は、図４を参照されたい。それは、本発明のガンマ電圧生成回路のガンマ電圧表である。

図４に示されるように、選択データＧＣが７である時は、選択データ２０は受信した第８のガンマ電圧Ｇ７を選択し、選択データ２１は受信した第８のガンマ電圧Ｇ１５を選択し・・・選択データ２７は受信した第８のガンマ電圧Ｇ６３を選択する。言い換えると、これら選択ユニット（２０、２１．．．２７）が出力する８個のガンマ電圧（ＧＳ０、ＧＳ１・・・ＧＳ７）は、それぞれＧ７、Ｇ１５・・・Ｇ６３とされる。

これにより、これら選択ユニット（２０、２１．．．２７）は選択データＧＣに基づき、異なるタイミング（Ｔ１・・・Ｔ７或いはＴ８）にあって、８個のガンマ電圧（ＧＳ０、ＧＳ１・・・ＧＳ７）の出力ガンマ電圧値（Ｇ０・・・Ｇ６２或いはＧ６３）を変更し、すなわち、本発明のこれら選択ユニット（２０、２１．．．２７）は、時分割概念を利用してガンマ電圧生成回路１０が発生した６４個のガンマ電圧（Ｇ０、Ｇ１．．．Ｇ６３）より選択して、８個のガンマ電圧（ＧＳ０、ＧＳ１・・・ＧＳ７）を生成してソース駆動回路３０に提供し、パネルの画素を選択し駆動する。

図４に示されるように、それはディスプレイの色解像度の要求により変更され、すなわち、ディスプレイが達成しようとする色解像度が３ビットの時は、ガンマ電圧表に８個のガンマ電圧レベルが保存される。

ディスプレイが達成しようとする色解像度が６ビットであれば、ガンマ電圧表に６４個のガンマ電圧レベルが保存され、本発明の実施例は、６ビットの色解像度とされる。これにより、ロジックデータ（ＧＣ０、ＧＣ１及びＧＣ２）が０１０＝２の時、すなわち、これら選択ユニット（２０、２１．．．２７）が、ロジックデータ（ＧＣ０、ＧＣ１及びＧＣ２）に基づき出力する８個のガンマ電圧（ＧＳ０、ＧＳ１・・・ＧＳ７）は、それぞれＧ２、Ｇ１０、Ｇ１８、Ｇ２６、Ｇ３４、Ｇ４２、Ｇ５０、Ｇ５８とされる。

これら選択ユニット（２０、２１．．．２７）がその他のロジックデータ（ＧＣ０、ＧＣ１及びＧＣ２）に基づき出力する８個のガンマ電圧（ＧＳ０、ＧＳ１・・・ＧＳ７）の結果については、ここではこれ以上詳細に説明しないので、図４を参照されたい。

このほか、本実施例で挙げるガンマ電圧表は、これら選択ユニット（２０、２１．．．２７）がどのように選択データＧＣに基づきガンマ電圧生成回路１０が出力する６４個のガンマ電圧を時分割方式で選択し、それにより８個のガンマ電圧（ＧＳ０、ＧＳ１・・・ＧＳ７）を生成してソース駆動回路３０に提供し、ディスプレイを駆動するかを明確に説明するために用いられる。ただし、本実施例は、わずかにガンマ電圧表を利用し、これら選択ユニット（２０、２１．．．２７）がどのように選択データＧＣに基づきガンマ電圧生成回路１０が出力する６４個のガンマ電圧より時分割方式で選択するかについて明らかに説明しているが、しかし、本実施例は、一つの保存ユニットをディスプレイの駆動回路の構造中に増加してガンマ電圧表を保存するのに用いるのに限定されるわけではなく、これら選択ユニット（２０、２１．．．２７）は選択データＧＣに基づき、時分割方式で６４個のガンマ電圧より選択できる。

ふたたび、図１、図２及び図４を参照されたい。本発明の実施例は、これら選択ユニット（２０、２１．．．２７）を利用して、チップ上の各一組のソース駆動回路のデジタルアナログ変換器と内部の配線面積を減らす。

図１に示されるように、ガンマ電圧生成回路１０がディスプレイの６ビット色解像度に符合する６４個のガンマ電圧（Ｇ０、Ｇ１．．．Ｇ６３）を生成する時は、６４本の配線により６４個のガンマ電圧（Ｇ０、Ｇ１．．．Ｇ６３）を出力する必要がある。しかし、ディスプレイの色解像度が８ビットにアップされると、ガンマ電圧生成回路１０は２５６個のガンマ電圧（Ｇ０、Ｇ１．．．Ｇ２５５）を生成し、すなわち、２５６本の配線により２５６個のガンマ電圧（Ｇ０、Ｇ１．．．Ｇ２５５）を出力する必要がある。

これにより、一種類の８個のデータポートと３個の選択ポートのこれら選択ユニット（２０、２１．．．２７）を使用する時は、図１に示されるように、もとのガンマ電圧生成回路１０は６４本の配線を必要としていたが、わずかに８本の配線のみでよくなる。

１６個のデータポートと４個の選択ポートのこれら選択ユニット（２０、２１．．．２３）を使用する時は、もとのガンマ電圧生成回路１０は６４本の配線を必要としていたが、わずかに４本の配線のみでよくなる。

言い換えると、ソース駆動回路３０が占用する回路面積は大幅に減り、且つ選択データＧＣが包含するロジックデータも、４ビットのデータ（ＧＣ０、ＧＣ１、ＧＣ２及びＧＣ３）に変更されて、それによりこれら選択ユニット（２０、２１．．．２３）を制御して６４個のガンマ電圧（Ｇ０、Ｇ１．．．Ｇ６３）より選択して４個のガンマ電圧（ＧＳ０、ＧＳ１、ＧＳ２及びＧＳ３）を発生する。

このほか、これら選択ユニット（２０、２１．．．２７）の個数とこれらガンマ電圧（Ｇ０、Ｇ１．．．Ｇ６３）の個数の間は倍数の関係がある。これにより、ディスプレイの色解像度がアップする時には、膨大なガンマ電圧生成回路１０の配線、及びガンマ電圧生成回路１０とソース駆動回路３０相互接続用の配線により、回路面積の使用範囲が大きくなることがない。ゆえに、本発明はディスプレイの生産コストを減らし、及び線路伝送の損耗を減らせ、すなわち、本発明は大幅にチップ上の各一組のソース駆動回路のデジタルアナログ変換器と内部の配線面積を減らせるパネル駆動回路であり、回路板の使用可能な面積を増加できる。

図２に示されるように、ソース駆動回路３０はこれら選択ユニット（２０、２１．．．２７）に接続され、並びに表示データＳ_DSPに基づきこれら選択ユニット（２０、２１．．．２７）の一つが出力するガンマ電圧（ＧＳ０、ＧＳ１・・・ＧＳ７）を選択し、且つソース駆動回路３０はその選択した選択ユニット（２０、２１．．．２７）のガンマ電圧（ＧＳ０、ＧＳ１・・・ＧＳ７）に基づき、駆動信号ＳＯを生成して、ディスプレイのパネルを駆動する。

本実施例で説明する表示データＳ_DSPは、使用者がパネルにおいて表示させたフレームのデータであり、且つ表示データＳ_DSPは第１データＳ_DSP1 と第２データＳ_DSP2 を包含する。

本実施例は、６ビットデータの表示データＳ_DSPを以て説明し、すなわち、表示データＳ_DSPは、００００００〜１１１１１１の二進数の変化を有する。本実施例は表示データＳ_DSPを０１０１０１として説明し、すなわち、前半の３ビットのビットデータ（ＣＤ０、ＣＤ１及びＣＤ２）は第１データＳ_DSP1 が０１０であり、後半の３ビットのビットデータ（ＣＤ３、ＣＤ４及びＣＤ５）は第２データＳ_DSP2 が１０１であることを代表する。

このほか、本実施例は６ビットデータの表示データＳ_DSPのみで説明されるが、表示データＳ_DSPは６ビットデータに限定されるわけではなく、表示データＳ_DSPは４ビットデータ或いは８ビットデータ等とされ得て、且つ第１データＳ_DSP1 と第２データＳ_DSP2 のビットデータの分配は平均分配に限定されず、第１データＳ_DSP1 が２ビットデータで第２データＳ_DSP2 が４ビットデータとされてもよい。ゆえに、設計者が６ビットデータの表示データＳ_DSPをうその他のビットの表示データＳ_DSPに変更するか或いはビットデータを改めて第１データＳ_DSP1 と第２データＳ_DSP2 に分配する時は、すなわち、本発明のソース駆動回路３０を修正した後に、同様に、チップ上のソース駆動回路のデジタルアナログ変換器と内部配線を減らせる効果を達成でき、これについては重複して説明しない。

以上を受け、ソース駆動回路３０は、比較ユニット３０１、デジタルアナログ変換回路３０２、及びコンデンサ３０３を包含する。

ソース駆動回路３０の比較ユニット３０１は計数ユニット３９に接続されて選択データＧＣを受け取り、且つ０１０の第１データＳ_DSP1 を受け取り、その後、比較ユニット３０１は第１データＳ_DSP1 と選択データＧＣを比較して、タイミング信号ＣＭＰＯを生成する。

計数ユニット３９の生成した選択データＧＣはタイミング（Ｔ１・・・Ｔ７、Ｔ８）により順に生成され、すなわち、それぞれ第１タイミングＴ１、第２タイミングＴ２・・・第８タイミングＴ８により、順に生成される選択データＧＣは、０００・・・０１１或いは１１１とされる。ゆえに、本発明の比較ユニット３０１は、順に、０００の選択データＧＣと第１データＳ_DSP1 を比較し、１００の選択データＧＣと第１データＳ_DSP1 を比較し・・・１１１の選択データＧＣを第１データＳ_DSP1 と比較する。

ただし、第１データＳ_DSP1 が０１０とされるため、計数ユニット３９が計数する選択データＧＣが０００・・・０１０とされて０１０である第１データＳ_DSP1 以下である時、比較ユニット３０１は、ハイレベルのタイミング信号ＣＭＰＯ（すなわちロジック'１'）を出力する。

反対に、計数ユニット３９が計数する選択データＧＣが１１０・・・１１１とされて０１０である第１データＳ_DSP1より大きい時は、比較ユニット３０１はローレベルのタイミング信号ＣＭＰＯ（すなわち、ロジック'０'）を出力する。

上述の比較ユニット３０１の比較方式はわずかに比較ユニット３０１の比較方式を説明するためのもので、比較ユニット３０１の設計範疇を制限するものではなく、ゆえに、比較ユニット３０１は、計数ユニット３９が計数する選択データＧＣが第１データＳ_DSP1より大きい時に、ハイレベルのタイミング信号ＣＭＰＯを出力し、選択データＧＣが第１データＳ_DSP1以下の時に、ローレベルのタイミング信号ＣＭＰＯを出力するように設計されてもよい。

このほか、計数ユニット３９は、選択データＧＣを逓増或いは逓減計数し、比較ユニット３０１に提供してもよく、同様に、比較ユニット３０１はさらに順に選択データＧＣと第１データＳ_DSP1を順に比較し、ローレベル或いはハイレベルのタイミング信号ＣＭＰＯをデジタルアナログ変換回路３０２に出力してもよい。

以上を受け、本発明のデジタルアナログ変換回路３０２は、該タイミング信号ＣＭＰＯに基づき、目標電圧Ｖ_TARを得て、選択ユニット（２０、２１．．．２７）がソース駆動回路３０にガンマ電圧（ＧＳ０、ＧＳ１・・・ＧＳ７）を出力する該タイミング（Ｔ１・・・Ｔ７、Ｔ８）となすことができる。すなわち、目標電圧Ｖ_TARは該タイミング（Ｔ１・・・Ｔ７、Ｔ８）に対応し、且つデジタルアナログ変換回路３０２が、該タイミング信号ＣＭＰＯに基づいて得る目標電圧Ｖ_TARは、該タイミング（Ｔ１・・・Ｔ７、Ｔ８）に対応する。

図４を例とすると、表示データＳ_DSPが０１０１０１であれば、表示データＳ_DSPの第１データＳ_DSP1 は０１０とされ、比較ユニット３０１は、第１タイミングＴ１より第８タイミングＴ８まで、順に、計数ユニット３９が出力する選択データＧＣと、第１データＳ_DSP1を比較し、選択データＧＣが第１データＳ_DSP1 以下の時はハイレベルのタイミング信号ＣＭＰＯを出力し、選択データＧＣが第１データＳ_DSP1 より大きい時はローレベルのタイミング信号ＣＭＰＯを出力する。ゆえに、タイミング信号ＣＭＰＯのレベルが変化する時、目標電圧Ｖ_TARのあるタイミングは第３タイミングＴ３にあることがわかる。

ふたたび、図２及び図５を参照されたい。図５は本発明のデジタルアナログ変換回路の出力電圧の選択表である。図示されるように、デジタルアナログ変換回路３０２はこれら選択ユニット（２０、２１．．．２７）と比較ユニット３０１に接続され、且つデジタルアナログ変換回路３０２は、タイミング信号ＣＭＰＯ、第２データＳ_DSP2及びこれら選択ユニット（２０、２１．．．２７）が出力するこれらガンマ電圧（ＧＳ０、ＧＳ１・・・ＧＳ７）の一つを受け取る。

そのうち、デジタルアナログ変換回路３０２は、第２データＳ_DSP2 に基づき、これら選択ユニット（２０、２１．．．２７）が出力するこれらガンマ電圧（ＧＳ０、ＧＳ１・・・ＧＳ７）の一つを、デジタルアナログ変換回路３０２の出力電圧ＤＡＣＯとして選択し、且つタイミング信号ＣＭＰＯがハイレベルの時、デジタルアナログ変換回路３０２はすなわち、その選択したガンマ電圧（ＧＳ０・・・ＧＳ６或いはＧＳ７）に基づき出力する。

しかし、タイミング信号ＣＭＰＯがローレベルの時は、デジタルアナログ変換回路３０２は依然として第２データＳ_DSP2 に基づき、これらガンマ電圧（ＧＳ０・・・ＧＳ６、ＧＳ７）の一つを選択するが、ただし、デジタルアナログ変換回路３０２はタイミング信号ＣＭＰＯがローレベルであるために、これらガンマ電圧（ＧＳ０・・・ＧＳ６、ＧＳ７）を出力することはできない。

言い換えると、デジタルアナログ変換回路３０２がハイレベルのタイミング信号ＣＭＰＯを受信し続けると、デジタルアナログ変換回路３０２はずっと異なるタイミング（Ｔ１・・・Ｔ７、Ｔ８）の第２データＳ_DSP2により選択ユニット（２０、２１．．．２７）が出力するガンマ電圧（ＧＳ０・・・ＧＳ６、ＧＳ７）を選択し、デジタルアナログ変換回路３０２がローレベルのタイミング信号ＣＭＰＯを受け取ると、その選択したガンマ電圧（ＧＳ０・・・ＧＳ６、ＧＳ７）の出力を停止する。

こうして、デジタルアナログ変換回路３０２は目標電圧Ｖ_TARを、出力停止するガンマ電圧（ＧＳ０・・・ＧＳ６、ＧＳ７）のタイミングの前の一つのタイミングのガンマ電圧（ＧＳ０・・・ＧＳ６、ＧＳ７）として知り得る。

たとえば、デジタルアナログ変換回路３０２が第３のタイミングＴ３においてガンマ電圧（ＧＳ０・・・ＧＳ６、ＧＳ７）の出力を停止する時、すなわち、デジタルアナログ変換回路３０２は、第２のタイミングＴ２で発生するガンマ電圧を目標電圧Ｖ_TARとして知り得る。

以上を受け、図６を参照されたいが、それは、本発明のデジタルアナログ変換回路の実施例である。図示されるように、本発明のデジタルアナログ変換回路３０２は、複数のインバータ３０２０−３０２２及び複数の伝送ゲート４０−４７、５０−５３、６０−６１を包含する。

これらインバータ３０２０−３０２２は、第２データＳ_DSP2 に基づき、これら伝送ゲート４０−４７、５０−５３、６０−６１を制御して選択的にガンマ電圧ＧＳ０−ＧＳ７伝送させ、これによりソース駆動回路３０にパネルを駆動させる。

これら伝送ゲート４０−４７はそれぞれこれら選択ユニット２０−２７（図１に示されるとおり）に接続されて、それぞれこれらガンマ電圧ＧＳ０−ＧＳ７を受け取る。伝送ゲート５０はこれら伝送ゲート４０、４１、６０に接続され、伝送ゲート５１はこれら伝送ゲート４２、４３、６０に接続され、伝送ゲート５２はこれら伝送ゲート４４、４５、６１に接続され、伝送ゲート５３はこれら伝送ゲート４６、４７、６１に接続され、これら伝送ゲート６０−６１は、出力電圧ＤＡＣＯの出力に用いられる。

インバータ３０２０はこれら伝送ゲート４０−４７に接続され、並びにビットデータＣＤ３に基づき、これら伝送ゲート４０−４７の導通或いは切断を制御する。インバータ３０２１はこれら伝送ゲート５０−５３に接続され、並びにビットデータＣＤ４に基づき、これら伝送ゲート５０−５３の導通或いは切断を制御する。インバータ３０２２はこれら伝送ゲート６０−６１に接続され、並びにビットデータＣＤ５に基づき、これら伝送ゲート６０−６１の導通或いは切断を制御する。

これら伝送ゲート４０−４７、５０−５３、６０−６１は、ＮＭＯＳ及びＰＭＯＳで構成され、ＮＭＯＳの第１端はＰＭＯＳの第１端に接続され、ＮＭＯＳの第２端はＰＭＯＳの第２端に接続される。

伝送ゲート４０のＮＭＯＳの第３端はインバータ３０２０の出力端に接続され、伝送ゲート４０のＰＭＯＳの第３端はインバータ３０２０の入力端に接続され、伝送ゲート４０のＮＭＯＳの第２端及び伝送ゲート４０のＰＭＯＳの第２端はさらに伝送ゲート５０に接続されて、ガンマ電圧ＧＳ０を伝送ゲート５０に伝送する。伝送ゲート４１と伝送ゲート４０の差異は、伝送ゲート４１のＮＭＯＳの第３端がインバータ３０２０の入力端に接続され、及び伝送ゲート４１のＰＭＯＳの第３端はインバータ３０２０の出力端に接続されることである。

このほか、伝送ゲート４１のＮＭＯＳの第２端及び伝送ゲート４１のＰＭＯＳの第２端はさらに伝送ゲート５０に接続され、これによりガンマ電圧ＧＳ１を伝送ゲート５０に伝送する。その後、伝送ゲート４２のＮＭＯＳの第２端、伝送ゲート４２のＰＭＯＳの第２端、伝送ゲート４３のＮＭＯＳの第２端及び伝送ゲート４３のＰＭＯＳの第２端は、伝送ゲート５１に接続するように改められ、その他の伝送ゲート４２、伝送ゲート４３及びインバータ３０２０の間の接続関係は、伝送ゲート４０、伝送ゲート４１及びインバータ３０２０の間の接続関係と同様である。

このほか、伝送ゲート４４−４７、５０−５３、６０−６１及びインバータ３０２１−３０２２の間の接続関係も、伝送ゲート４０−４３及びインバータ３０２０の接続方式と同様に接続され、ゆえに、伝送ゲート４４−４７、５０−５３、６０−６１及びインバータ３０２１−３０２２の間のその他の詳細な接続関係については、図６を参照されたいが、ここではこれ以上説明しない。

ゆえに、デジタルアナログ変換回路３０２の複数のインバータ３０２０−３０２２がそれぞれ１（ＣＤ３）、０（ＣＤ４）、１（ＣＤ５）とされる第２データＳ_DSP2を受け取る時、１とされるビットデータＣＤ３は、インバータ３０２０を介して伝送ゲート４１、４３、４５、４７を制御して導通状態となし、これにより、それぞれガンマ電圧ＧＳ１を伝送ゲート５０に伝送し、ガンマ電圧ＧＳ３を伝送ゲート５１に伝送し、ガンマ電圧ＧＳ５を伝送ゲート５２に伝送し、及びガンマ電圧ＧＳ７を伝送ゲート５３に伝送する。

０とされるビットデータＣＤ４は、インバータ３０２１を介して伝送ゲート５０、５２を制御して導通状態となし、これにより、それぞれガンマ電圧ＧＳ１を伝送ゲート６０に伝送し、ガンマ電圧ＧＳ５を伝送ゲート６１に伝送する。

１とされるビットデータＣＤ５は、インバータ３０２２を介して伝送ゲート６１を制０してガンマ電圧ＧＳ５を出力し、このガンマ電圧ＧＳ５はすなわち、デジタルアナログ変換回路３０２の出力電圧ＤＡＣＯとされる。

しかし、図６はわずかに本発明のデジタルアナログ変換回路３０２がどのように複数のガンマ電圧ＧＳ０−ＧＳ７の一つを選択するかの実施例であり、本発明は並びにデジタルアナログ変換回路３０２の構成方式を限定するものではなく、たとえば、複数のトランジスタ（ＮＭＯＳ或いはＰＭＯＳ）を、これら伝送ゲート４４−４７、５０−５３、６０−６１の代わりに利用し、並びにその他の電子装置を組み合わせてデジタルアナログ変換回路を構成してもよく、これにより、これらトランジスタで構成されたデジタルアナログ変換回路も、選択的に複数のガンマ電圧ＧＳ０−ＧＳ７の一つを、パネルを駆動する駆動信号ＳＯとして出力することができる。

再び図２を参照されたい。コンデンサ３０３はデジタルアナログ変換回路３０２の出力端に接続される。コンデンサ３０３は該目標電圧Ｖ_TARに基づき駆動信号ＳＯを生成し、パネルを駆動する。すなわち、デジタルアナログ変換回路３０２がハイレベルのタイミング信号ＣＭＰＯを受け取る時、デジタルアナログ変換回路３０２は、第２データＳ_DSP2に基づきこれらガンマ電圧ＧＳ０−ＧＳ７の一つを選択し、並びにその選択したガンマ電圧をコンデンサ３０３に出力して充放電を実行できる。デジタルアナログ変換回路３０２がローレベルのタイミング信号ＣＭＰＯを受け取ると、デジタルアナログ変換回路３０２の出力信号はフローティングし、同時にコンデンサ３０３に保存される電圧Ｓ_DRIが駆動信号ＳＯとされて、パネルを駆動する。

すなわち、デジタルアナログ変換回路３０２がガンマ電圧を出力しない時、増幅ユニット３０４が出力する駆動信号ＳＯのソースは、コンデンサ３０３上の駆動信号Ｓ_DRIにより提供されるように改められ、デジタルアナログ変換回路３０２が出力するガンマ電圧により提供されるのではなくなる。これにより、該駆動信号Ｓ_DRIは増幅ユニット３０４により増幅されて駆動信号Ｓ_DRIとされて出力されてパネルを駆動する。

また、ソース駆動回路３０にさらにバッファユニット３０５を加えて表示データＳ_DSPを保存することで、比較ユニット３０１とデジタルアナログ変換回路３０２がそれぞれ第１データＳ_DSP1と第２データＳ_DSP2 を読み取るのを加速し、これにより駆動信号ＳＯを生成して該パネルを駆動してもよい。

以上に述べた内容からわかるように、バッファユニット３０５が受け取る表示データＳ_DSPが０１０１０１とされ、計数ユニット３９が計数開始する第１の選択データＧＣが０００の時、図５に示されるように、デジタルアナログ変換回路３０２は、１（ＣＤ３）０（ＣＤ４）１（ＣＤ５）＝５の第２データＳ_DSP2によりこれら選択ユニット（２０、２１．．．２７）が出力するこれらガンマ電圧（ＧＳ０・・・ＧＳ６、ＧＳ７）の中の、第６の選択ユニット２５が出力するガンマ電圧ＧＳ５を出力し、次のタイミング（Ｔ１・・・Ｔ７或いはＴ８）にあって、且つデジタルアナログ変換回路３０２が再度ハイレベルのタイミング信号ＣＭＰＯを受け取る時、デジタルアナログ変換回路３０２は一様に、第６の選択ユニット２５が出力するガンマ電圧ＧＳ５を出力する。

これから類推されるように、計数ユニット３９が計数する第３の選択データＧＣが０１０の時、デジタルアナログ変換回路３０２はハイレベルのタイミング信号ＣＭＰＯを受け取り、毎各いずれも選択した第５のガンマ電圧ＧＳ５をコンデンサ３０３に出力してコンデンサに対して充電し、計数ユニット３９が第４の選択データＧＣが１１０であると計数し、デジタルアナログ変換回路３０２はローレベルのタイミング信号ＣＭＰＯを受け取ると、デジタルアナログ変換回路３０２はすでに選択された第６の選択ユニット２５が出力するガンマ電圧ＧＳ５を出力できない。

図４に示されるように、第１の選択データＧＣが０００の時、デジタルアナログ変換回路３０２は、第２データＳ_DSP2 により選択された第６の選択ユニット２５が出力するガンマ電圧ＧＳ５はＧ４１とされ、第３の選択データＧＣが０１０とされる時、第６の選択ユニット２５が出力する第６のガンマ電圧ＧＳ５はすなわちＧ４２とされ、これにより、デジタルアナログ変換回路３０２が最後に出力する電圧は、Ｇ４２のガンマ電圧値とされる。

以上をうけ、デジタルアナログ変換回路３０２が出力するガンマ電圧はそれと接続されたコンデンサ３０３に対して充電して駆動信号Ｓ_DRIを生成でき、且つ増幅ユニット３０４はコンデンサ３０３とデジタルアナログ変換回路３０２に接続され、ゆえに、増幅ユニット３０４は該駆動信号Ｓ_DRIに基づき増幅後の駆動信号ＳＯを生成でき、これによりディスプレイ或いはパネルを駆動して必要なフレームを生成する。

このほか、デジタルアナログ変換回路３０２が出力するガンマ電圧がＧ４０とされるガンマ電圧値から、Ｇ４１のガンマ電圧値に変更された後に、さらにＧ４２のガンマ電圧値に変更され、ゆえに、コンデンサ３０３が生成する駆動信号Ｓ_DRIも、Ｇ４０のガンマ電圧値から徐々にＧ４２のガンマ電圧値に変化し、最後にコンデンサ３０３に対して充電されるガンマ電圧Ｇ４２が目標電圧Ｖ_TARとされる。

反対に、もし計数ユニット３９が逓減計数し、すなわち、選択データＧＣが７から０に向うなら、コンデンサ３０３が生成する駆動信号Ｓ_DRIの電圧値がＧ４２のガンマ電圧値の目標電圧Ｖ_TARとされ、これはこの技術領域における通常の知識を有する者であれば以上述べたことから容易に推知できることであるため、これ以上の説明は行わない。

しかし、本実施例は逓増計数とされ、ゆえに、コンデンサ３０３の駆動信号Ｓ_DRIは最後にＧ４０のガンマ電圧値からＧ４２のガンマ電圧値に変化した後、増幅ユニット３０４により増幅されて駆動信号ＳＯとされ且つ出力されることで、パネルを駆動する。

しかし、図７を参照されたい。それは、本発明のソース駆動回路３０の他の実施例である。図示されるように、本発明のソース駆動回路３０は、駆動する異なるパネルの特性により、コンデンサ３０３及び増幅ユニット３０４を、ソース駆動回路３０において設計する必要がない。これにより、ソース駆動回路３０はコンデンサ３０３の充放電を制御して駆動信号Ｓ_DRIを生成する必要がなく、及び、増幅ユニット３０４により駆動信号Ｓ_DRIを増幅して駆動信号ＳＯを生成した後に、さらにパネルを駆動する必要がない。ソース駆動回路３０は直接デジタルアナログ変換回路３０２が生成する出力電圧ＤＡＣＯをパネルに出力するように改められ、以てパネルを駆動する。

これにより、本発明のソース駆動回路３０は異なるパネルを駆動する時にもまた、大幅にチップ内部の配線に減らし、及び、デジタルアナログ変換回路３０２の数量を減らすことを達成でき、並びに異なったパネルにより、ソース駆動回路３０内部の回路をシンプル設計とすることで、チップ面積の消耗を減らすと共に、生産コストをより節約する。

総合すると、本発明は、一種のパネル駆動回路とされ、それは、ガンマ電圧生成回路、複数の選択ユニット及び少なくとも一つのソース駆動回路を包含する。ガンマ電圧生成回路は、複数のガンマ電圧を生成してこれら選択ユニットに出力し、これら選択ユニットは、選択データに基づき、時分割方式で該ガンマ電圧生成回路が生成したこれらガンマ電圧を該ソース駆動回路に出力し、該ソース駆動回路は表示データに基づきこれら選択ユニットの一つが出力した該ガンマ電圧を目標電圧として選択して受信し、且つソース駆動回路は該目標電圧により駆動信号を生成して、パネルを駆動する。

ゆえに、本発明は新規性、進歩性及び産業上の利用に供されることができ、特許の要件に符合し、ここに特許出願する次第です。

以上述べたことは、本発明の実施例にすぎず、本発明の実施の範囲を限定するものではなく、本発明の特許請求の範囲に基づきなし得る同等の変化と修飾は、いずれも本発明の権利のカバーする範囲内に属するものとする。

１０ ガンマ電圧生成回路
２０−２７ 選択ユニット
３０ ソース駆動回路
３０１ 比較ユニット
３０２ デジタルアナログ変換回路
３０２０−３０２２ インバータ
３０３ コンデンサ
３０４ 増幅ユニット
３０５ バッファユニット
３９ 計数ユニット
４０−６１ 伝送ゲート
Ｂ 青色
ＣＤ０−ＣＤ５ ビットデータ
ＣＭＰＯ タイミング信号
Ｇ 緑色
Ｇ０−Ｇ９ ガンマ電圧
Ｇ１０−Ｇ１９ ガンマ電圧
Ｇ２０−Ｇ２９ ガンマ電圧
Ｇ２５５ ガンマ電圧
Ｇ３０−Ｇ３９ ガンマ電圧
Ｇ４０−Ｇ４９ ガンマ電圧
Ｇ５０−Ｇ５９ ガンマ電圧
Ｇ６０−Ｇ６３ ガンマ電圧
ＧＣ 選択データ
ＧＣ０−ＧＣ３ 選択データ
ＧＳ０−ＧＳ７ ガンマ電圧
Ｒ 赤色
Ｓ_DRI 駆動信号
Ｓ_DSP1 第１データ
Ｓ_DSP2 第２データ
ＳＯ 駆動信号
Ｔ１−Ｔ８ タイミング
Ｖ_TAR 目標電圧

Claims (9)

1. パネル駆動回路において、
   複数のガンマ電圧を生成するガンマ電圧生成回路と、
   該ガンマ電圧生成回路に接続され、並びに選択データに基づき時分割方式でこれらガンマ電圧を出力する複数の選択ユニットと、
   これら選択ユニットに接続され、並びに表示データに基づきこれら選択ユニットの一つが出力した該ガンマ電圧を目標電圧として選択して受信し、且つ該目標電圧に基づき駆動信号を生成してパネルを駆動する少なくとも一つのソース駆動回路と、
   を包含することを特徴とする、パネル駆動回路。
2. 請求項１記載のパネル駆動回路において、
   計数ユニットであって、これら選択ユニットに接続され、並びにタイミングに基づき順に該選択データを生成し、並びに該選択データをこれら選択ユニットに伝送することでこれら選択ユニットを制御してこれらガンマ電圧を時分割方式で出力させる、上記計数ユニットをさらに包含したことを特徴とする、パネル駆動回路。
3. 請求項１記載のパネル駆動回路において、該ソース駆動回路は、
   比較ユニットであって、該表示データの第１データを受け取り、並びに該第１データを該選択データと比較してタイミング信号を生成する上記比較ユニットと、
   デジタルアナログ変換回路であって、これら選択ユニットと該比較ユニットに接続され、該デジタルアナログ変換回路は該表示データの第２データと該タイミング信号に基づきこれら選択ユニットの一つが出力した該ガンマ電圧を選択して該目標電圧となす、該デジタルアナログ変換回路と、
   コンデンサであって、該デジタルアナログ変換回路に接続され、並びに該目標電圧に基づいて駆動信号を生成して該パネルを駆動する、上記コンデンサと、
   を包含することを特徴とする、パネル駆動回路。
4. 請求項３記載のパネル駆動回路において、該ソース駆動回路は、さらに、
   バッファユニットであって、該表示データを受け取り、並びに該表示データの該第１データを該比較ユニットに出力し、且つ該表示データの該第２データを該デジタルアナログ変換回路に出力する、上記バッファユニットを包含することを特徴とする、パネル駆動回路。
5. 請求項３記載のパネル駆動回路において、該ソース駆動回路は、さらに、
   増幅ユニットであって、該デジタルアナログ変換回路と該コンデンサに接続され、該増幅ユニットは該駆動信号を増幅するのに用いられて、該パネルを駆動する、上記増幅ユニットを包含することを特徴とする、パネル駆動回路。
6. 請求項３記載のパネル駆動回路において、該比較ユニットが比較して該選択データが該第１データと等しいかそれより小さい時、該デジタルアナログ変換回路は該目標電圧を出力して該コンデンサに対して充電し、該比較回路が比較して該選択データが該第１データより大きい時、該デジタルアナログ変換回路は該コンデンサを制御して該駆動信号を出力させて該パネルを駆動することを特徴とする、パネル駆動回路。
7. 請求項３記載のパネル駆動回路において、該比較ユニットが比較して該選択データが該第１データより大きい時、該デジタルアナログ変換回路は該目標電圧を出力して該コンデンサに対して充電し、該比較回路が比較して該選択データが該第１データより小さいか等しい時、該デジタルアナログ変換回路は該コンデンサを制御して該駆動信号を出力させて該パネルを駆動することを特徴とする、パネル駆動回路。
8. 請求項１記載のパネル駆動回路において、これら選択ユニットの個数とこれらガンマ電圧の個数の間には倍数の関係があることを特徴とする、パネル駆動回路。
9. 請求項１記載のパネル駆動回路において、該ガンマ電圧生成回路はガンマ曲線に基づきこれらガンマ電圧を生成することを特徴とする、パネル駆動回路。

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