JP2023093319A - ディスプレイ装置及び駆動回路 - Google Patents

Abstract

【課題】ゲート駆動回路のエラーを効果的に検出する。【解決手段】本開示の実施形態は、ディスプレイ装置及び駆動回路に関し、より詳細には、複数のサブピクセルが配置されたディスプレイパネルと、複数のゲートラインを介して、前記ディスプレイパネルに複数のスキャン信号を供給するように構成されたゲート駆動回路と、複数のデータラインを介して、前記ディスプレイパネルに複数のデータ電圧を供給するように構成されたデータ駆動回路と、前記ゲート駆動回路及び前記データ駆動回路に複数の駆動電圧を供給し、前記ゲート駆動回路から伝達されるフィードバック電圧に基づいて、前記ゲート駆動回路に補償用高電位ゲート電圧を印加するように構成されたパワー管理回路と、及び前記ゲート駆動回路、前記データ駆動回路、及び前記パワー管理回路を制御するように構成されたタイミングコントローラとを含むディスプレイ装置を提供することができる。【選択図】図８

Description

本開示の実施形態は、ディスプレイ装置及び駆動回路に関する。

デジタルデータを用いて、映像を表示するディスプレイ装置としては、液晶を用いた液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ；；ＬＣＤ）装置、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ；以下、ＯＬＥＤ）を用いた有機発光ディスプレイ装置などが代表的である。

このようなディスプレイ装置のうち、有機発光ディスプレイ装置は、自ら発光する発光ダイオードを用いることで、応答速度が速く、コントラスト比、発光効率、輝度、視野角などに利点がある。この場合、発光ダイオードは、無機物又は有機物として実施することができる。

このような有機発光ディスプレイ装置は、ディスプレイパネルに配列された複数のサブピクセル（Ｓｕｂｐｉｘｅｌ）のそれぞれに配置された発光ダイオード（Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）を含み、発光ダイオードに流れる電圧の制御を通じて、発光ダイオードを発光させることにより、各サブピクセルが表す輝度を制御し、イメージを表示することができる。

このようなディスプレイ装置は、発光素子と、発光素子を駆動するためのサブピクセル回路で構成された複数のサブピクセルが、ディスプレイパネルに配置され得る。例えば、サブピクセル回路は、発光素子に流れる駆動電流を制御する駆動トランジスタと、スキャン信号に応じて、駆動トランジスタのゲート－ソース電圧を制御する少なくとも１つのスキャントランジスタとを含む。サブピクセル回路のスキャントランジスタは、ディスプレイパネルの基板に配置されるゲート駆動回路から出力されるスキャン信号によって制御することができる。

ディスプレイ装置は、映像が表示される領域である表示領域と、映像が表示されない領域である非表示領域とを含むため、非表示領域のサイズが小さくなるほど、ディスプレイ装置の枠やベゼルのサイズが減少し、表示領域のサイズが増加できる。

これにより、非表示領域に配置されるゲート駆動回路のサイズを減少するための様々な方法が研究されている。

しかしながら、ゲート駆動回路を簡略化する過程で、ゲート駆動回路にエラーが発生する可能性が増加している。

そこで、本明細書の発明者らは、ゲート駆動回路のエラーを効果的に検出できるディスプレイ装置及び駆動回路を案出した。

本開示の実施形態は、ゲート駆動回路に供給される高電位ゲート電圧のレベル変動を検出することにより、ゲート駆動回路のエラーを検出することができるディスプレイ装置及び駆動回路を提供することができる。

また、本開示の実施形態は、データ駆動回路を介して、高電位ゲート電圧のレベル変動を検出することによって、ゲート駆動回路のエラーを効果的に検出できるディスプレイ装置及び駆動回路を提供することができる。

さらに、本開示の実施形態は、ゲート駆動回路の出力段に配置されたフィードバックトランジスタの電流を反映して、高電位ゲート電圧のレベルを制御するとともに、高電位ゲート電圧のレベル変動を検出して、ゲート駆動回路のエラーを効果的に検出できるディスプレイ装置及び駆動回路を提供することができる。

なお、本開示の実施形態は、ダミーチャネルを介して、高電位ゲート電圧のレベル変動を検出することによって、ゲート駆動回路のエラーを効果的に検出できるディスプレイ装置及び駆動回路を提供することができる。

本開示の実施形態は、複数のサブピクセルが配置されたディスプレイパネルと、複数のゲートラインを介して、複数のスキャン信号をディスプレイパネルに供給するように構成されたゲート駆動回路と、複数のデータラインを介して、複数のデータ電圧をディスプレイパネルに供給するように構成されたデータ駆動回路と、ゲート駆動回路及びデータ駆動回路に、複数の駆動電圧を供給し、ゲート駆動回路から伝達されるフィードバック電圧に基づいて、ゲート駆動回路に補償用高電位ゲート電圧を印加するように構成されたパワー管理回路と、ゲート駆動回路、データ駆動回路、及びパワー管理回路を制御するように構成されたタイミングコントローラとを含むディスプレイ装置を提供することができる。

本開示の実施形態は、複数のサブピクセルが配置されたディスプレイパネルに、複数のゲートラインを介して、複数のスキャン信号を供給するように構成されたゲート駆動回路において、複数のゲート駆動集積回路を含み、複数のゲート駆動集積回路のうち少なくとも一つは、フィードバック回路が組み込まれたフィードバックゲート駆動集積回路で構成され、フィードバック回路で生成されたフィードバック電圧を用いて、パワー管理回路で生成された補償用高電位ゲート電圧を提供されるように構成されたゲート駆動回路を提供することができる。

本開示の実施形態は、複数のゲートラインを介して、ディスプレイパネルに複数のスキャン信号を供給するゲート駆動回路に、駆動電圧を供給するパワー管理回路において、ゲート駆動回路から伝達されるフィードバック電圧に基づいて、ゲート駆動回路に補償用高電位ゲート電圧を印加するように構成された高電位ゲート電圧補償回路を含むパワー管理回路を提供することができる。

本開示の実施形態は、複数のデータラインを介して、ディスプレイパネルに複数のデータ電圧を供給するデータ駆動回路において、センシングラインの電圧をセンシングして、デジタルデータに変換するアナログデジタルコンバータと、センシングラインとセンシング基準電圧が供給されるノードとの間の接続を制御する特性値センシングスイッチと、センシングラインとパワー管理回路から伝達される補償用高電位ゲート電圧が供給されるノードとの間の接続を制御するゲートセンシングスイッチと、センシングラインとアナログデジタルコンバータとの間の接続を制御するサンプリングスイッチを含むデータ駆動回路とを提供することができる。

本開示の実施形態によれば、ゲート駆動回路のエラーを効果的に検出できるディスプレイ装置及び駆動回路を提供することができる。

また、本開示の実施形態によれば、ゲート駆動回路に供給される高電位ゲート電圧のレベル変動を検出することによって、ゲート駆動回路のエラーを検出することができるディスプレイ装置及び駆動回路を提供することができる。

さらに、本開示の実施形態によれば、データ駆動回路を介して、高電位ゲート電圧のレベル変動を検出することによって、ゲート駆動回路のエラーを効果的に検出できるディスプレイ装置及び駆動回路を提供することができる。

また、本開示の実施形態によれば、ゲート駆動回路の出力段に配置されたフィードバックトランジスタの電流を反映して、高電位ゲート電圧のレベルを制御するとともに、高電位ゲート電圧のレベル変動を検出して、ゲート駆動回路のエラーを効果的に検出できるディスプレイ装置及び駆動回路を提供することができる。

さらに、本開示の実施形態によれば、ダミーチャネルを介して、高電位ゲート電圧のレベル変動を検出することによって、ゲート駆動回路のエラーを効果的に検出できるディスプレイ装置及び駆動回路を提供することができる。

本開示の実施形態によるディスプレイ装置の概略的な構成を示す図である。 本開示の実施形態によるディスプレイ装置のシステムの例示図である。 本開示の実施形態によるディスプレイ装置におけるサブピクセルを構成する回路の一例を示す図である。 本開示の実施形態によるディスプレイ装置において、ゲート駆動回路がＧＩＰタイプで実現されたディスプレイパネルを例示的に示す図である。 本開示の実施形態によるディスプレイ装置において、ＧＩＰ回路の概略的な構成を示すブロック図である。 本開示の実施形態によるゲート駆動回路を構成する複数のステージ回路の構成を示す図である。 本開示の実施形態によるディスプレイ駆動回路において、ゲート駆動回路を構成するゲート駆動集積回路を示す図である。 本開示の実施形態によるディスプレイ装置において、ゲート駆動回路の劣化をセンシングし、補償する構造を例示的に示す図である。 本開示の実施形態によるディスプレイ装置において、ゲート駆動回路に印加される高電位ゲート電圧の補償過程を通じて、ゲート駆動回路の劣化を低減する効果を概念的に示す図である。 本開示の実施形態によるディスプレイ装置において、ゲート駆動回路に印加される高電位ゲート電圧の補償過程を通じて、ゲート駆動回路の劣化を低減する効果を概念的に示す図である。 本開示の実施形態によるディスプレイ装置において、フィードバック回路を含むゲート駆動集積回路の配置を例示的に示す図である。 本開示の実施形態によるディスプレイ装置において、ゲート駆動集積回路に組み込まれたフィードバック回路の不良状態を例示的に示す図である。 本開示の実施形態によるディスプレイ装置において、駆動トランジスタの特性値をセンシングする例示的な回路構造を示す図である。 本開示の実施形態によるディスプレイ装置において、フィードバックゲート駆動集積回路に組み込まれたフィードバック回路のエラーを検出する構成を例示的に示す図である。 本開示の実施形態によるディスプレイ装置において、補償用高電位ゲート電圧とディスプレイ駆動基準電圧とを選択的に供給するパワー管理回路の一例を示す図である。 本開示の実施形態によるディスプレイ装置において、センシングチャネルとダミーチャネルの配置構造の一例を示す図である。

以下、本開示の一部の実施形態を、例示的な図面を参照して詳細に説明する。各図面の構成要素に参照符号を付け加えるにおいて、同一の構成要素については、たとえ他の図面上に表示されていても、可能な限り同一の符号を付することがある。なお、本開示を説明するにあたって、関連する公知の構成又は機能の具体的な説明が、本開示の要旨を曖昧にすることがあると判断される場合、その詳細な説明は省略する。本明細書上で言及した「含む」、「有する」、「構成される」などが使用される場合、「～のみ」が使用されない限り、他の部分が追加されてもよい。構成要素を単数として表現した場合に、特に明示的な記載事項のない限り、複数を含む場合を含むことができる。

また、本開示の構成要素を説明するにあたって、第１、第２、Ａ、Ｂ、（ａ）、（ｂ）などの用語を使用することができる。これらの用語は、その構成要素を、他の構成要素と区別するためのものであるだけで、その用語によって当該構成要素の本質、順番、順序又は数などが限定されない。

構成要素の位置関係についての説明において、２つ以上の構成要素が、「連結」、「結合」又は「接続」されると記載されている場合、２つ以上の構成要素が、直接「連結」、「結合」又は「接続」され得るが、２つ以上の構成要素と他の構成要素とが、さらに「介在」され、「連結」、「結合」又は「接続」されることも可能であることを理解されたい。ここで、他の構成要素は、互いに「連結」、「結合」又は「接続」される２つ以上の構成要素のうち１つ以上に含まれてもよい。

構成要素や、動作方法や作製方法などに関する時間的流れの関係の説明において、例えば、「～後に」、「～に続いて」、「～次に」、「～前に」などで、時間的先後関係又は流れ的前後関係が説明される場合、「直ちに」又は「直接」が使用されていない限り、連続的でない場合も含み得る。

一方、構成要素に関する数値又はその対応情報（例えば、レベルなど）が言及されている場合、別途の明示的な記載がなくても、数値又はその対応情報は、各種要因（例えば、工程上の要因、内部又は外部の衝撃、ノイズなど）によって発生できる誤差の範囲を含むと解釈され得る。

以下、添付の図面を参照して、本開示の様々な実施形態を詳細に説明する。

図１は、本開示の実施形態によるディスプレイ装置の概略的な構成を示す図である。

図１を参照すると、本明細書の一実施形態によるディスプレイ装置１００は、複数のゲートラインＧＬとデータラインＤＬが接続され、複数のサブピクセルＳＰがマトリクス状に配列されたディスプレイパネル１１０、複数のゲートラインＧＬを駆動するゲート駆動回路１２０、複数のデータラインＤＬを介して、データ電圧を供給するデータ駆動回路１３０、ゲート駆動回路１２０とデータ駆動回路１３０を制御するタイミングコントローラ１４０、及びパワー管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）１５０を含み得る。

ディスプレイパネル１１０は、複数のゲートラインＧＬを介して、ゲート駆動回路１２０から伝達されるスキャン信号と、複数のデータラインＤＬを介して、データ駆動回路１３０から伝達されるデータ電圧に基づいて映像を表示する。

液晶ディスプレイの場合、ディスプレイパネル１１０は、２枚の基板間に形成された液晶層を含み、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードなどの公知の任意のモードで動作し得る。一方、有機発光ディスプレイの場合、ディスプレイパネル１１０は、前面発光（Ｔｏｐ Ｅｍｉｓｓｉｏｎ）方式、背面発光（Ｂｏｔｔｏｍ Ｅｍｉｓｓｉｏｎ）方式、又は両面発光（Ｄｕａｌ Ｅｍｉｓｓｉｏｎ）方式などで構成することができる。

ディスプレイパネル１１０は、複数のピクセルがマトリクス状に配列でき、各ピクセルは、異なる色のサブピクセルＳＰ、例えば、ホワイトサブピクセル、レッドサブピクセル、グリーンサブピクセル、及びブルーサブピクセルからなり、各サブピクセルＳＰは、複数のデータラインＤＬと複数のゲートラインＧＬとによって定義することができる。

一つのサブピクセルＳＰは、１つのデータラインＤＬと１つのゲートラインＧＬとが交差する領域に形成された薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）、データ電圧を充電する有機発光ダイオードのような発光素子、発光素子に電気的に接続されて電圧を維持するためのストレージキャパシタ（Ｓｔｏｒａｇｅ Ｃａｐａｃｉｔｏｒ）などを含むことができる。

例えば、２１６０×３８４０の解像度を有するディスプレイ装置１００が、ホワイト（Ｗ）、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）の４つのサブピクセルＳＰからなる場合、２１６０本のゲートラインＧＬと、４つのサブピクセル（ＷＲＧＢ）にそれぞれ接続される３、８４０本のデータラインＤＬにより、いずれも３８４０×４＝１５３６０本のデータラインＤＬを設けることができ、これらのゲートラインＧＬとデータラインＤＬが交差する支点に、サブピクセルＳＰがそれぞれ配置される。

ゲート駆動回路１２０は、コントローラ１４０によって制御されるが、ディスプレイパネル１１０に配置された複数のゲートラインＧＬに、スキャン信号を順次出力することにより、複数のサブピクセルＳＰに対する駆動タイミングを制御する。

２１６０×３８４０の解像度を有するディスプレイ装置１００において、２１６０本のゲートラインＧＬに対して、第１のゲートラインから第２１６０のゲートラインまで、順次にスキャン信号を出力する場合を２１６０相（２、１６０ｐｈａｓｅ）駆動と称する。あるいは、第１のゲートラインから第４のゲートラインまで順次にスキャン信号を出力した後、第５のゲートラインから第８のゲートラインまでスキャン信号を順次出力する場合と同様に、４つのゲートラインＧＬを単位でスキャン信号を順次出力する場合を４相駆動と称する。すなわち、Ｎ本のゲートラインＧＬ毎に順次にスキャン信号を出力する場合をＮ相駆動と称する。

このとき、ゲート駆動回路１２０は、１つ以上のゲート駆動集積回路（Ｇａｔｅ Ｄｒｉｖｉｎｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；ＧＤＩＣ）を含むことができ、駆動方式に応じて、ディスプレイパネル１１０の片側のみに位置してもよく、両側に位置してもよい。あるいは、ゲート駆動回路１２０が、ディスプレイパネル１１０のベゼル（Ｂｅｚｅｌ）領域に組み込まれ、ＧＩＰ（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）の形態で構成されてもよい。

データ駆動回路１３０は、タイミングコントローラ１４０から映像データＤＡＴＡを受信し、受信した映像データＤＡＴＡをアナログ形式のデータ電圧に変換する。その後、ゲートラインＧＬを介して、スキャン信号が印加されるタイミングに合わせて、データ電圧を各データラインＤＬに出力することにより、データラインＤＬに接続された各サブピクセルＳＰは、データ電圧に対応する明るさの発光信号をディスプレイする。

同様に、データ駆動回路１３０は、１つ以上のソース駆動集積回路（Ｓｏｕｒｃｅ Ｄｒｉｖｉｎｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ；ＳＤＩＣ）を含むことができ、ソース駆動集積回路ＳＤＩＣは、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式又はＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式で、ディスプレイパネル１１０のボンディングパッド（Ｂｏｎｄｉｎｇ Ｐａｄ）に接続されるか、ディスプレイパネル１１０上に直接配置できる。

場合によっては、各ソース駆動集積回路ＳＤＩＣは、ディスプレイパネル１１０に集積化されて配置されてもよい。また、各ソース駆動集積回路ＳＤＩＣは、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式で実現することができ、この場合、各ソース駆動集積回路ＳＤＩＣは、回路フィルム上に実装され、回路フィルムを介して、ディスプレイパネル１１０のデータラインＤＬと電気的に接続され得る。

タイミングコントローラ１４０は、ゲート駆動回路１２０とデータ駆動回路１３０とに各種制御信号を供給し、ゲート駆動回路１２０とデータ駆動回路１３０との動作を制御する。即ち、タイミングコントローラ１４０は、各フレームで実現するタイミングに応じて、ゲート駆動回路１２０がスキャン信号を出力するように制御し、一方、外部から受信した映像データＤＡＴＡを、データ駆動回路１３０に伝達する。

このとき、タイミングコントローラ１４０は、映像データＤＡＴＡとともに、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、データイネーブル信号（Ｄａｔａ Ｅｎａｂｌｅ；ＤＥ）、メインクロック信号ＭＣＬＫなどを含む各種タイミング信号を、外部のホストシステム２００から受信する。

ホストシステム２００は、ＴＶ（テレビ）システム、セットトップボックス、ナビゲーションシステム、パーソナルコンピュータ（ＰＣ）、ホームシアターシステム、モバイル機器、ウェアラブル機器のうちいずれかでもよい。

これにより、タイミングコントローラ１４０は、ホストシステム２００から受信した各種タイミング信号を用いて、制御信号を生成し、これを、ゲート駆動回路１２０及びデータ駆動回路１３０に伝達する。

一例として、タイミングコントローラ１４０は、ゲート駆動回路１２０を制御するために、ゲートスタートパルス（Ｇａｔｅ Ｓｔａｒｔ Ｐｕｌｓｅ；ＧＳＰ）、ゲートクロック（Ｇａｔｅ Ｃｌｏｃｋ；ＧＣＬＫ）、ゲート出力イネーブル信号（Ｇａｔｅ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ；ＧＯＥ）などを含む各種ゲート制御信号ＧＣＳを出力する。ここで、ゲートスタートパルスＧＳＰは、ゲート駆動回路１２０を構成する１つ以上のゲート駆動集積回路ＧＤＩＣが動作を開始するタイミングを制御する。また、ゲートクロックＧＣＬＫは、１つ以上のゲート駆動集積回路ＧＤＩＣに共通に入力されるクロック信号であり、スキャン信号のシフトタイミングを制御する。さらに、ゲート出力イネーブル信号ＧＯＥは、１つ以上のゲート駆動集積回路ＧＤＩＣのタイミング情報を指定する。

また、タイミングコントローラ１４０は、データ駆動回路１３０を制御するために、ソーススタートパルス（Ｓｏｕｒｃｅ Ｓｔａｒｔ Ｐｕｌｓｅ；ＳＳＰ）、ソースサンプリングクロック（Ｓｏｕｒｃｅ Ｓａｍｐｌｉｎｇ Ｃｌｏｃｋ；ＳＣＬＫ）、ソース出力イネーブル信号（Ｓｏｕｒｃｅ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ；ＳＯＥ）などを含む各種データ制御信号を出力する。ここで、ソーススタートパルスＳＳＰは、データ駆動回路１３０を構成する１つ以上のソース駆動集積回路ＳＤＩＣがデータサンプリングを開始するタイミングを制御する。ソースサンプリングクロックＳＣＬＫは、ソース駆動集積回路ＳＤＩＣにおいて、データのサンプリングタイミングを制御するクロック信号である。ソース出力イネーブル信号ＳＯＥは、データ駆動回路１３０の出力タイミングを制御する。

このようなディスプレイ装置１００は、ディスプレイパネル１１０、ゲート駆動回路１２０、データ駆動回路１３０などに各種電圧又は電流を供給するか、供給する各種電圧又は電流を制御するパワー管理回路１５０を含むことができる。

パワー管理回路１５０は、ホストシステム２００から供給される直流入力電圧Ｖｉｎを調整して、ディスプレイパネル１１０、及びゲート駆動回路１２０及びデータ駆動回路１３０の駆動に必要な電源を生成する。

一方、サブピクセルＳＰは、ゲートラインＧＬとデータラインＤＬとが交差する点に位置し、各サブピクセルＳＰには、発光素子が配置され得る。例えば、有機発光ディスプレイ装置は、各サブピクセルＳＰに有機発光ダイオードなどの発光素子を含み、データ電圧に応じて、発光素子に流れる電流を制御することにより、映像を表示することができる。

このようなディスプレイ装置１００は、液晶ディスプレイ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）、有機発光ディスプレイ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ）、プラズマディスプレイパネル（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの様々な種類の装置であってもよい。

図２は、本開示の実施形態によるディスプレイ装置のシステムの例示図である。

図２を参照すると、本開示の実施形態によるディスプレイ装置１００は、データ駆動回路１３０に含まれるソース駆動集積回路ＳＤＩＣが、多様な方式（ＴＡＢ、ＣＯＧ、ＣＯＦなど）のうち、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式で実現され、ゲート駆動回路１２０が、様々な方式（ＴＡＢ、ＣＯＧ、ＣＯＦ、ＧＩＰなど）のうち、ＧＩＰ（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）の形態で実装された場合を示したものである。

ゲート駆動回路１２０がＧＩＰ形態で具現される場合、ゲート駆動回路１２０に含まれる複数のゲート駆動集積回路ＧＤＩＣは、ディスプレイパネル１１０のベゼル領域に直接形成することができる。このとき、ゲート駆動集積回路ＧＤＩＣは、ベゼル領域に配置されたゲート駆動関連の信号配線を介して、スキャン信号の生成に必要な各種信号（クロック信号、ゲートハイレベル電圧、ゲートローレベル電圧など）を供給され得る。

同様に、データ駆動回路１３０に含まれる１つ以上のソース駆動集積回路ＳＤＩＣはそれぞれ、ソースフィルムＳＦ上に実装でき、ソースフィルムＳＦの一側は、ディスプレイパネル１１０と電気的に接続され得る。また、ソースフィルムＳＦの上部には、ソース駆動集積回路ＳＤＩＣとディスプレイパネル１１０とを電気的に接続するための配線が配置され得る。

このようなディスプレイ装置１００は、複数のソース駆動集積回路ＳＤＩＣと、別の装置との間の回路的な接続のために、少なくとも１つのソースプリント回路基板（Ｓｏｕｒｃｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ；ＳＰＣＢ）と、制御部品及び各種電気機器を実装するためのコントロールプリント回路基板（Ｃｏｎｔｒｏｌ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ；ＣＰＣＢ）とを含むことができる。

このとき、少なくとも１つのソースプリント回路基板ＳＰＣＢには、ソース駆動集積回路ＳＤＩＣが実装されたソースフィルムＳＦの他方側が接続されてもよい。すなわち、ソース駆動集積回路ＳＤＩＣが実装されたソースフィルムＳＦは、一方側が、ディスプレイパネル１１０と電気的に接続され、他方側が、ソースプリント回路基板ＳＰＣＢと電気的に接続され得る。

コントロールプリント回路基板ＣＰＣＢには、タイミングコントローラ１４０とパワー管理回路（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ ＩＣ）１５０とが実装されてもよい。タイミングコントローラ１４０は、データ駆動回路１３０、ゲート駆動回路１２０の動作を制御することができる。パワー管理回路１５０は、ディスプレイパネル１１０、データ駆動回路１３０、ゲート駆動回路１２０などに駆動電圧や電流を供給することができ、供給される電圧や電流を制御することができる。

少なくとも１つのソースプリント回路基板ＳＰＣＢと、コントロールプリント回路基板ＣＰＣＢとは、少なくとも１つの接続部材を介して、回路的に接続することができ、接続部材は、例えば、フレキシブルプリント回路（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ；ＦＰＣ）、フレキシブルフラットケーブル（Ｆｌｅｘｉｂｌｅ Ｆｌａｔ Ｃａｂｌｅ；ＦＬＣ）などで構成することができる。また、少なくとも１つのソースプリント回路基板ＳＰＣＢと、コントロールプリント回路基板ＣＰＣＢとは、１つのプリント回路基板に統合されて構成されてもよい。

ディスプレイ装置１００は、コントロールプリント回路基板ＣＰＣＢと電気的に接続されたセットボード（Ｓｅｔ Ｂｏａｒｄ）１７０をさらに含むことができる。このとき、セットボード１７０は、パワーボード（Ｐｏｗｅｒ Ｂｏａｒｄ）と称され得る。このようなセットボード１７０には、ディスプレイ装置１００の全体的なパワーを管理するメインパワー管理回路（Ｍａｉｎ Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｃｉｒｃｕｉｔ；Ｍ－ＰＭＣ）１６０が存在することができる。メインパワー管理回路１６０は、パワー管理回路１５０と連動できる。

前記のように構成されたディスプレイ装置１００の場合、駆動電圧は、セットボード１７０で生成され、コントロールプリント回路基板ＣＰＣＢ内のパワー管理回路１５０に伝達される。パワー管理回路１５０は、ディスプレイ駆動や特性値センシングに必要な駆動電圧を、フレキシブルプリント回路ＦＰＣ又はフレキシブルフラットケーブルＦＦＣを介して、ソースプリント基板ＳＰＣＢに伝達する。ソースプリント回路基板ＳＰＣＢに伝達された駆動電圧は、ソース駆動集積回路ＳＤＩＣを介して、ディスプレイパネル１１０内の特定のサブピクセルＳＰを発光又はセンシングするために供給される。

この際、ディスプレイ装置１００内のディスプレイパネル１１０に配列された各サブピクセルＳＰは、発光素子と、これを駆動するための駆動トランジスタなどの回路素子とで構成することができる。

各サブピクセルＳＰを構成する回路素子の種類及び数は、提供機能及び設計方式等に応じて多様に定めることができる。

図３は、本開示の実施形態によるディスプレイ装置におけるサブピクセルを構成する回路の一例を示す図である。

図３を参照すると、本開示の実施形態によるディスプレイ装置１００では、サブピクセルＳＰは、１つ以上のトランジスタとキャパシタとを含むことができ、発光素子が配置され得る。

例えば、サブピクセルＳＰは、駆動トランジスタＤＲＴ、スイッチングトランジスタＳＷＴ、センシングトランジスタＳＥＮＴ、ストレージキャパシタＣｓｔ、及び発光ダイオードＥＤを含むことができる。

駆動トランジスタＤＲＴは、第１のノードＮ１、第２のノードＮ２、及び第３のノードＮ３を有する。駆動トランジスタＤＲＴの第１のノードＮ１は、スイッチングトランジスタＳＷＴがターンオンされると、データラインＤＬを介して、データ駆動回路１３０からデータ電圧Ｖｄａｔａが印加されるゲートノードであり得る。

駆動トランジスタＤＲＴの第２のノードＮ２は、発光ダイオードＥＤのアノード電極と電気的に接続することができ、ソースノード又はドレインノードであり得る。

駆動トランジスタＤＲＴの第３のノードＮ３は、サブピクセル駆動電圧ＥＶＤＤが印加される駆動電圧ラインＤＶＬと電気的に接続され、ドレインノード又はソースノードであり得る。

この際、ディスプレイ駆動期間には、駆動電圧ラインＤＶＬで映像をティスプレイするのに必要なサブピクセル駆動電圧ＥＶＤＤが供給され得、例えば、映像をティスプレイするのに必要なサブピクセル駆動電圧ＥＶＤＤは、２７Ｖであり得る。

スイッチングトランジスタＳＷＴは、駆動トランジスタＤＲＴの第１のノードＮ１と、データラインＤＬとの間に電気的に接続され、ゲートラインＧＬがゲートノードに接続されて、ゲートラインＧＬを介して供給される第１のスキャン信号ＳＣＡＮ１に応じて動作する。また、スイッチングトランジスタＳＷＴがターンオンされる場合には、データラインＤＬを介して供給されるデータ電圧Ｖｄａｔａを、駆動トランジスタＤＲＴのゲートノードに伝達することにより、駆動トランジスタＤＲＴの動作を制御するようになる。

センシングトランジスタＳＥＮＴは、駆動トランジスタＤＲＴの第２のノードＮ２と基準電圧ラインＲＶＬとの間に電気的に接続され、ゲートラインＧＬを介して供給される第２のスキャン信号ＳＣＡＮ２に応じて動作する。センシングトランジスタＳＥＮＴがターンオンされると、基準電圧ラインＲＶＬを介して供給される基準電圧Ｖｒｅｆが、駆動トランジスタＤＲＴの第２のノードＮ２に伝達される。

即ち、スイッチングトランジスタＳＷＴと、センシングトランジスタＳＥＮＴとを制御することにより、駆動トランジスタＤＲＴの第１のノードＮ１電圧と、第２のノードＮ２電圧とを制御し、これにより、発光ダイオードＥＤを駆動するための電流が供給できるようにする。

このようなスイッチングトランジスタＳＷＴとセンシングトランジスタＳＥＮＴのゲートノードは、１つのゲートラインＧＬに一緒に接続されてもよく、異なるゲートラインＧＬに接続されてもよい。ここでは、スイッチングトランジスタＳＷＴとセンシングトランジスタＳＥＮＴとが、異なるゲートラインＧＬに接続された構造を例示的に示したものであり、この場合には、異なるゲートラインＧＬを介して伝達される第１のスキャン信号ＳＣＡＮ１と、第２のスキャン信号ＳＣＡＮ２とにより、スイッチングトランジスタＳＷＴとセンシングトランジスタＳＥＮＴとを独立に制御することができる。

一方、スイッチングトランジスタＳＷＴと、センシングトランジスタＳＥＮＴとが、１つのゲートラインＧＬに接続された場合には、１つのゲートラインＧＬを介して伝達される第１のスキャン信号ＳＣＡＮ１又は第２のスキャン信号ＳＣＡＮ２によって、スイッチングトランジスタＳＷＴとセンシングトランジスタＳＥＮＴとを、同時に制御することができ、サブピクセルＳＰの開口率（ａｐｅｒｔｕｒｅ ｒａｔｉｏ）が増加され得る。

一方、サブピクセルＳＰに配置されたトランジスタは、ｎ型のトランジスタだけでなく、ｐ型のトランジスタで構成されてもよく、ここでは、ｎ型のトランジスタで構成された場合を例示している。

ストレージキャパシタＣｓｔは、駆動トランジスタＤＲＴの第１のノードＮ１と第２のノードＮ２との間に電気的に接続され、１フレームの間、データ電圧Ｖｄａｔａを維持する。

このようなストレージキャパシタＣｓｔは、駆動トランジスタＤＲＴの種類に応じて、駆動トランジスタＤＲＴの第１のノードＮ１と第３のノードＮ３との間に接続されてもよい。発光ダイオードＥＤのアノード電極は、駆動トランジスタＤＲＴの第２のノードＮ２と電気的に接続され、発光ダイオードＥＤのカソード電極に、ベース電圧ＥＶＳＳが印加され得る。

ここで、ベース電圧ＥＶＳＳは、接地電圧であってもよく、接地電圧より高い又は低い電圧であってもよい。また、ベース電圧ＥＶＳＳは、駆動状態に応じて可変であり、例えば、ディスプレイ駆動時点のベース電圧ＥＶＳＳと、センシング駆動時点のベース電圧ＥＶＳＳとが、異なるように設定されてもよい。

スイッチングトランジスタＳＷＴと、センシングトランジスタＳＥＮＴとは、スキャン信号ＳＣＡＮ１、ＳＣＡＮ２を介して制御されるスキャントランジスタと言える。

このようなサブピクセルＳＰの構造は、１つ以上のトランジスタをさらに含むか、場合によっては、１つ以上のキャパシタをさらに含むように構成され得る。

本開示のディスプレイ装置１００は、駆動トランジスタＤＲＴの特性値、例えば、閾値電圧や移動度を効果的にセンシングするために、駆動トランジスタＤＲＴの特性値センシング区間で、ストレージキャパシタＣｓｔに充電される電圧によって流れる電流を測定する方法を用いることができ、これを電流センシングという。

即ち、駆動トランジスタＤＲＴの特性値センシング区間で、ストレージキャパシタＣｓｔに充電された電圧によって流れる電流を測定することにより、サブピクセルＳＰ内の駆動トランジスタＤＲＴの特性値や特性値の変化を把握することができる。

このとき、基準電圧ラインＲＶＬは、基準電圧Ｖｒｅｆを伝達する役割だけでなく、サブピクセル内の駆動トランジスタＤＲＴの特性値をセンシングするためのセンシングラインの役割もするため、基準電圧ラインＲＶＬをセンシングライン又はセンシングチャネルと言える。

より具体的に、駆動トランジスタＤＲＴの特性値又は特性値の変化は、駆動トランジスタＤＲＴのゲートノード電圧とソースノード電圧との差に対応することができる。

このような駆動トランジスタＤＲＴの特性値の補償は、外部の追加構成を利用せずに、サブピクセルＳＰの内部で、駆動トランジスタＤＲＴの特性値をセンシングして補償する内部補償、又は、外部の補償回路を用いて駆動トランジスタＤＲＴの特性値をセンシングして補償する外部補償で行うことができる。

このとき、外部補償は、ディスプレイ装置１００の出荷前に行われ、内部補償は、ディスプレイ装置１００の出荷後に行われてもよいが、ディスプレイ装置１００の出荷後でも、内部補償と外部補償が共に行われてもよい。

図４は、本開示の実施形態によるディスプレイ装置において、ゲート駆動回路がＧＩＰタイプで具現されたディスプレイパネルを例示的に示す図である。

図４を参照すると、本開示の実施形態によるディスプレイ装置１００において、ディスプレイパネル１１０に映像を表示する表示領域Ａ／Ａに、２ｎ本のゲートラインＧＬ（１）～ＧＬ（２ｎ）、ｎは自然数）が配置され得る。

このとき、ゲート駆動回路１２０は、ディスプレイパネル１１０の表示領域Ａ／Ａの外周に相当する非表示領域に組み組まれて配置され、２ｎ本のゲートラインＧＬ（１）～ＧＬ（２ｎ）と互いに対応する２ｎ個のＧＩＰ回路（ＧＩＰＣ：ＧＩＰ Ｃｉｒｃｕｉｔ）を含むことができる。

したがって、２ｎ個のＧＩＰ回路ＧＩＰＣは、２ｎ本のゲートラインＧＬ（１）～ＧＬ（２ｎ）にスキャン信号ＳＣＡＮを出力することができる。

このように、ゲート駆動回路１２０をＧＩＰタイプで構成する場合、ゲート駆動の機能を有する別途の集積回路を設け、これをディスプレイパネル１１０にボンディングする必要がないので、集積回路の数を減らし、集積回路をディスプレイパネル１１０に接続する工程を省略することができる。さらに、ディスプレイパネル１１０において、集積回路をボンディングするベゼル領域のサイズを縮小することができる。

２ｎ個のＧＩＰ回路ＧＩＰＣは、これらを互いに区別し、２ｎ本のゲートラインＧＬ（１）～ＧＬ（２ｎ）との対応関係を識別するために、ＧＩＰＣ（１）、ＧＩＰＣ（２）・・・ＧＩＰＣ（２ｎ）と記載され得る。

ここでは、２ｎ個のＧＩＰ回路ＧＩＰＣ（１）～ＧＩＰＣ（２ｎ）が、表示領域Ａ／Ａの両側に分けられて配置される場合を示した。例えば、２ｎ個のＧＩＰ回路ＧＩＰＣ（１）～ＧＩＰＣ（２ｎ）のうち、奇数番目のＧＩＰ回路ＧＩＰＣ（１）、ＧＩＰＣ（３）・・・ＧＩＰＣ（２ｎ－１）は、奇数番目のゲートラインＧＬ（１）、ＧＬ（３）・・・ＧＬ（２ｎ－１）を駆動することができる。２ｎ個のＧＩＰ回路ＧＩＰＣ（１）～ＧＩＰＣ（２ｎ）のうち、偶数番目のＧＩＰ回路ＧＩＰＣ（２）、ＧＩＰＣ（４）・・・ＧＩＰＣ（２ｎ）は、偶数番目のゲートラインゲートラインＧＬ（２）、ＧＬ（４）・・・ＧＬ（２ｎ）を駆動することができる。

これとは異なり、２ｎ個のＧＩＰ回路ＧＩＰＣ（１）～ＧＩＰＣ（２ｎ）が、表示領域Ａ／Ａの一方側にのみ配置されてもよい。

ディスプレイパネル１１０の表示領域Ａ／Ａの外郭に該当する非表示領域には、スキャン信号ＳＣＡＮの生成及び出力に必要なゲートクロックを、ゲート駆動回路１２０に伝達するための複数のクロック信号ラインＣＬが配置され得る。

図５は、本開示の実施形態によるディスプレイ装置において、ＧＩＰ回路の概略的な構成を示すブロック図である。

図５を参照すると、本開示の実施形態によるディスプレイ装置１００では、１つのＧＩＰ回路ＧＩＰＣは、シフトレジスタ（Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ）１２２と、バッファ回路１２４とを含むことができる。

ＧＩＰ回路ＧＩＰＣは、ゲートスタートパルスＧＳＰに応じて、動作を開始し、ゲートクロックＧＣＬＫに応じて、スキャン信号ＳＣＡＮを出力する。ＧＩＰ回路ＧＩＰＣから出力されるスキャン信号ＳＣＡＮは、順次シフトされ、ゲートラインＧＬを介して順次供給される。

バッファ回路１２４は、ゲート駆動状態に重要な２つのノードＱ、ＱＢが存在し、プルアップトランジスタＴＵ及びプルダウントランジスタＴＤを含むことができる。ここで、プルアップトランジスタＴＵのゲートノードが、Ｑノードに対応し、プルダウントランジスタＴＤのゲートノードが、ＱＢノードに対応することができる。

シフトレジスタ１２２は、シフトロジック（Ｓｈｉｆｔ Ｌｏｇｉｃ）回路とも呼ばれ、ゲートクロックＧＣＬＫに同期して、スキャン信号ＳＣＡＮを生成するために使用され得る。

シフトレジスタ１２２は、バッファ回路１２４がスキャン信号ＳＣＡＮを出力できるように、バッファ回路１２４に結合されるＱノード及びＱＢノードを制御することができ、そのために、複数のトランジスタを含むことができる。

シフトレジスタ１２２は、スキャン信号ＳＣＡＮを発生し始めて、ゲートクロックＧＣＬＫに応じて、シフトレジスタ１２２の出力が順次ターンオンされる。すなわち、ゲートクロックＧＣＬＫを用いて、シフトレジスタ１２２の出力時間を制御することにより、順次にゲートラインＧＬのオン／オフを決定するロジック状態を、バッファ回路１２４に伝達することができる。

このようなシフトレジスタ１２２に応じて、バッファ回路１２４のＱノードとＱＢノードのそれぞれの電圧状態が変わり得る。これにより、バッファ回路１２４は、当該ゲートラインＧＬをターンオンするための電圧（例えば、ハイレベル電圧又はローレベル電圧に対応し、一例として、ハイゲートレベル電圧ＶＧＨを有するクロック信号であり得る）を、当該ゲートラインＧＬに出力するか、又は当該ゲートラインＧＬをターンオフするための電圧（例えば、ローレベル電圧又はハイレベル電圧に対応し、一例として、ゲートローレベル電圧ＶＧＬを有するベース電圧ＶＳＳであり得る）を当該ゲートラインＧＬに出力できる。

一方、１つのＧＩＰ回路ＧＩＰＣは、シフトレジスタ１２２及びバッファ回路１２４に加えて、レベルシフタ（Ｌｅｖｅｌ Ｓｈｉｆｔｅｒ）をさらに含み得る。

このとき、ＧＩＰ回路ＧＩＰＣを構成するシフトレジスタ１２２とバッファ回路１２４とは、様々な構造で接続できる。

図６は、本開示の実施形態によるゲート駆動回路を構成する複数のステージ回路の構成を示す図である。

図６を参照すると、本明細書の別の実施形態によるゲート駆動回路１２０は、第１～第ｋのステージ回路ＳＴ（１）～ＳＴ（ｋ）（ｋは、正の整数）、ゲート駆動電圧ライン１３１、クロック信号ライン１３２、ラインセンシング準備信号ライン１３３、リセット信号ライン１３４を含む。

また、ゲート駆動回路１２０は、第１のステージ回路ＳＴ（１）の前段に配置される前段ダミーステージ回路ＤＳＴ１、及び、第ｋのステージ回路ＳＴ（ｋ）の後段に配置される後段ダミーステージ回路ＤＳＴ２をさらに含み得る。

ゲート駆動電圧ライン１３１は、パワー管理回路１５０から供給される高電位ゲート電圧ＧＶＤＤ及び低電位ゲート電圧ＧＶＳＳを、第１～第ｋのステージ回路ＳＴ（１）～ＳＴ（ｋ）、前段ダミーステージ回路ＤＳＴ１、後段ダミーステージ回路ＤＳＴ２にそれぞれ供給する。

ゲート駆動電圧ライン１３１は、異なる電圧レベルを有する複数の高電位ゲート電圧を供給する複数の高電位ゲート電圧ラインと、異なる電圧レベルを有する複数の低電位ゲート電圧を供給する複数の低電位ゲート電圧ラインとを含むことができる。

例えば、ゲート駆動電圧ライン１３１は、互いに異なる電圧レベルを有する第１の高電位ゲート電圧ＧＶＤＤ１、第２の高電位ゲート電圧ＧＶＤＤ２、第３の高電位ゲート電圧ＧＶＤＤ３をそれぞれ供給する３つの高電位ゲート電圧ライン、及び、異なる電圧レベルを有する第１の低電位ゲート電圧ＧＶＳＳ１、第２の低電位ゲート電圧ＧＶＳＳ２、第３の低電位ゲート電圧ＧＶＳＳ３をそれぞれ供給する３つの低電位ゲート電圧ラインを含むことができる。しかしながら、これは、単なる例示であり、ゲート駆動電圧ライン１３１に含まれるラインの数は、実施形態に応じて変わり得る。

クロック信号ライン１３２は、タイミングコントローラ１４０から供給される複数のクロック信号ＣＬＫｓ、例えば、キャリークロック信号又はスキャンクロック信号を、第１～第ｋのステージ回路ＳＴ（１）～ＳＴ（ｋ）、前段ダミーステージ回路ＤＳＴ１、後段ダミーステージ回路ＤＳＴ２にそれぞれ供給する。

ラインセンシング準備信号ライン１３３は、タイミングコントローラ１４０から供給されるラインセンシング準備信号ＬＳＰを、第１～第ｋのステージ回路ＳＴ（１）～ＳＴ（ｋ）に供給する。選択的に、ラインセンシング準備信号ライン１３３は、前段ダミーステージ回路ＤＳＴ１にさらに接続できる。

リセット信号ライン１３４は、タイミングコントローラ１４０から供給されるリセット信号ＲＥＳＥＴを、第１～第ｋのステージ回路ＳＴ（１）～ＳＴ（ｋ）、前段ダミーステージ回路ＤＳＴ１、後段ダミーステージ回路ＤＳＴ２にそれぞれ供給する。

パネルオン信号ライン１３５は、タイミングコントローラ１４０から供給されるパネルオン信号ＰＯＳを、第１～第ｋのステージ回路ＳＴ（１）～ＳＴ（ｋ）、前段ダミーステージ回路ＤＳＴ１、後段ダミーステージ回路ＤＳＴ２にそれぞれ供給する。

また、ここに示されているライン１３１、１３２、１３３、１３４に加えて、他の信号を供給するためのラインが、第１～第ｋのステージ回路ＳＴ（１）～ＳＴ（ｋ）、前段ダミーステージ回路ＤＳＴ１、後段ダミーステージ回路ＤＳＴ２とさらに接続できる。例えば、前段ダミーステージ回路ＤＳＴ１に、ゲートスタートパルスＧＳＰを供給するためのラインが、前段ダミーステージ回路ＤＳＴ１とさらに接続できる。

前段ダミーステージ回路ＤＳＴ１は、タイミングコントローラ１４０から供給されるゲートスタートパルスＧＳＰの入力に応答して、前段キャリー信号Ｃを出力する。

前段キャリー信号Ｃは、第１～第ｋのステージ回路ＳＴ（１）～ＳＴ（ｋ）のうちいずれかに供給され得る。

後段ダミーステージ回路ＤＳＴ２は、後段キャリー信号Ｃを出力する。後段キャリー信号Ｃは、第１～第ｋのステージ回路ＳＴ（１）～ＳＴ（ｋ）のうちいずれかに供給され得る。

第１～第ｋのステージ回路ＳＴ（１）～ＳＴ（ｋ）は、互いに階段式で又は従属的に（ｃａｓｃａｄｅｄ）接続されてもよい。

第１～第ｋのステージ回路ＳＴ（１）～ＳＴ（ｋ）はそれぞれ、ｊ個（ｊは、正の整数）のスキャン信号ＳＣＡＮ及び１つのキャリー信号Ｃを出力する。すなわち、任意のステージ回路は、第１～第ｊのスキャン信号及び１つのキャリー信号Ｃを出力する。

例えば、各ステージ回路は、４つのスキャン信号ＳＣＡＮ及び１つのキャリー信号Ｃを出力する。例えば、第１のステージ回路ＳＴ（１）は、第１のスキャン信号ＳＣＡＮ（１）、第２のスキャン信号ＳＣＡＮ（２）、第３のスキャン信号ＳＣＡＮ（３）、第４のスキャン信号ＳＣＡＮ（４）及び第１のキャリー信号Ｃ（１）を出力し、第２のステージ回路ＳＴ（２）は、第５のスキャン信号ＳＣＡＮ（５）、第６のスキャン信号ＳＣＡＮ（６）、第７のスキャン信号ＳＣＡＮ（７）、第８のスキャン信号ＳＣＡＮ（８）、及び第２のキャリー信号Ｃ（２）を出力する。したがって、本実施形態では、ｊは、４である。

第１～第ｋのステージ回路ＳＴ（１）～ＳＴ（ｋ）が出力するスキャン信号の数は、ディスプレイパネル１１０に配置されるゲートライン１５の数（ｎ）と一致する。前述のように、各ステージ回路は、ｊ個のスキャン信号を出力する。したがって、ｊ×ｋ＝ｎの関係式が成立する。

例えば、ｊ＝４の場合、ステージ回路の数（ｋ）は、ゲートラインＧＬの数（ｎ）の１／４である。ただし、各ステージ回路が出力するスキャン信号の数は、これに限定されない。すなわち、本開示の実施形態では、各ステージ回路は、１個、２個、又は３個のスキャン信号を出力してもよく、５個以上のスキャン信号を出力してもよい。各ステージ回路が出力するスキャン信号の数によって、ステージ回路の数も変わり得る。

第１～第ｋのステージ回路ＳＴ（１）～ＳＴ（ｋ）が出力するスキャン信号ＳＣＡＮは、駆動トランジスタＤＲＴの閾値電圧をセンシングするためのスキャン信号であってもよく、映像表示用のゲート信号であってもよい。また、第１～第ｋのステージ回路ＳＴ（１）～ＳＴ（ｋ）が出力するキャリー信号Ｃはそれぞれ、異なるステージ回路に供給されてもよい。ここで、任意のステージ回路が、前段ステージ回路から供給されるキャリー信号は、前段キャリー信号と称され、後段ステージ回路から供給されるキャリー信号は、後段キャリー信号と称される。

図７は、本開示の実施形態によるディスプレイ駆動回路において、ゲート駆動回路を構成するゲート駆動集積回路を示す図である。

図７を参照すると、本開示の実施形態によるゲート駆動集積回路ＧＤＩＣは、Ｍノード、Ｑノード、ＱＢノードを含み、ライン選択部５０２、Ｑノード制御部５０４、Ｑノード安定化部５０６、インバータ部５０８、ＱＢノード安定化部５１０、キャリー信号出力部５１２、スキャン信号出力部５１４を含む。

ライン選択部５０２は、ラインセンシング準備信号ＬＳＰの入力に応答して、前段のキャリー信号Ｃ（ｋ－２）に基づいてＭノードを充電する。また、ライン選択部５０２は、リセット信号ＲＥＳＥＴの入力に応答して、Ｍノードの充電電圧に基づいて、Ｑノードを第１の高電位ゲート電圧ＧＶＤＤ１のレベルに充電する。また、ライン選択部５０２は、パネルオン信号ＰＯＳの入力に応答して、Ｑノードを第３の低電位ゲート電圧ＧＶＳＳ３のレベルに放電又はリセットする。

ライン選択部５０２は、第１～第７のトランジスタＴ１１～Ｔ１７と、プリチャージキャパシタＣＡとを含む。

第１のトランジスタＴ１１及び第２のトランジスタＴ１２は、第１の高電位ゲート電圧ＧＶＤＤ１を伝達する第１の高電位ゲート電圧ラインとＭノードとの間に接続される。また、第１のトランジスタＴ１１と第２のトランジスタＴ１２は、互いに直列に接続されている。

第１のトランジスタＴ１１は、ラインセンシング準備信号ＬＳＰの入力に応答して、前段キャリー信号Ｃ（ｋ－２）を第１の接続ノードＮＣ１に出力する。

第２のトランジスタＴ１２は、ラインセンシング準備信号ＬＳＰの入力に応答して、第１の接続ノードＮＣ１をＭノードに電気的に接続する。例えば、ハイ電圧のラインセンシング準備信号ＬＳＰが、第１のトランジスタＴ１１及び第２のトランジスタＴ１２に入力されると、第１のトランジスタＴ１１及び第２のトランジスタＴ１２は、同時にターンオンされ、Ｍノードが、第１の高電位ゲート電圧ＧＶＤＤ１のレベルに充電される。

第３のトランジスタＴ１３は、Ｍノードの電圧レベルがハイレベルのときに、ターンオンされ、第１の高電位ゲート電圧ＧＶＤＤ１を、第１の接続ノードＮＣ１に供給する。第１の接続ノードＮＣ１に第１の高電位ゲート電圧ＧＶＤＤ１が供給されると、第１のトランジスタＴ１１のゲート電圧と第１の接続ノードＮＣ１との間の電圧差が増加する。

従って、第１のトランジスタＴ１１のゲートノードに、ローレベルのラインセンシング準備信号ＬＳＰが入力されて、第１のトランジスタＴ１１がターンオフされると、第１のトランジスタＴ１１のゲート電圧と第１の接続ノードＮＣ１との間の電圧差により、第１のトランジスタＴ１１が、完全にターンオフ状態に維持できる。これにより、第１のトランジスタＴ１１の電流リーク、これによるＭノードの電圧降下が防止され、Ｍノードの電圧が安定的に維持できる。

プリチャージキャパシタＣＡは、第１の高電位ゲート電圧ＧＶＤＤ１を伝達する第１の高電位ゲート電圧ラインとＭノードとの間に接続され、第１の高電位ゲート電圧ＧＶＤＤ１とＭノードに充電された電圧との差を記憶する。

第１のトランジスタＴ１１、第２のトランジスタＴ１２、第３のトランジスタＴ１３が、ターンオンされると、プリチャージキャパシタＣＡは、前段キャリー信号Ｃ（ｋ－２）のハイ電圧を記憶する。第１のトランジスタＴ１１、第２のトランジスタＴ１２、及び第３のトランジスタＴ１３が、ターンオフされると、プリチャージキャパシタＣＡは、記憶された電圧にＭノードの電圧を一定の時間維持する。

第４のトランジスタＴ１４及び第５のトランジスタＴ１５は、第１の高電位ゲート電圧ＧＶＤＤ１を伝達する第１の高電位ゲート電圧ラインと、Ｑノードとの間に接続される。第４のトランジスタＴ１４と第５のトランジスタＴ１５とは、互いに直列に接続されている。

第４のトランジスタＴ１４及び第５のトランジスタＴ１５は、Ｍノードの電圧及びリセット信号ＲＥＳＥＴの入力に応答して、Ｑノードを第１の高電位ゲート電圧ＧＶＤＤ１に充電する。

第４のトランジスタＴ１４は、Ｍノードの電圧がハイレベルのときに、ターンオンされ、第１の高電位ゲート電圧ＧＶＤＤ１を、第４のトランジスタＴ１４及び第５のトランジスタＴ１５の共有ノードに伝達する。

第５のトランジスタＴ１５は、ハイレベルのリセット信号ＲＥＳＥＴによってターンオンされ、共有ノードの電圧をＱノードに供給する。したがって、第４のトランジスタＴ１４と第５のトランジスタＴ１５とが、同時にターンオンされると、Ｑノードは、第１の高電位ゲート電圧ＧＶＤＤ１に充電される。

第６のトランジスタＴ１６及び第７のトランジスタＴ１７は、Ｑノードと第３の低電位ゲート電圧ＧＶＳＳ３を伝達する第３の低電位ゲート電圧ラインとの間に接続される。第６のトランジスタＴ１６と第７のトランジスタＴ１７とは、互いに直列に接続されている。

第６のトランジスタＴ１６及び第７のトランジスタＴ１７は、パネルオン信号ＰＯＳの入力に応答して、Ｑノードを第３の低電位ゲート電圧ＧＶＳＳ３に放電させる。Ｑノードが、第３の低電位ゲート電圧ＧＶＳＳ３に放電されることは、Ｑノードがリセットされるのと表現できる。

第７のトランジスタＴ１７は、ハイレベルのパネルオン信号ＰＯＳの入力によってターンオンされ、ＱＨノードに第３の低電位ゲート電圧ＧＶＳＳ３を供給する。

第６のトランジスタＴ１６は、ハイレベルのパネルオン信号ＰＯＳの入力によってターンオンされ、ＱノードとＱＨノードとを電気的に接続する。したがって、第６のトランジスタＴ１６と第７のトランジスタＴ１７とが、同時にターンオンされると、Ｑノードは、第３の低電位ゲート電圧ＧＶＳＳ３に放電又はリセットされる。

Ｑノード制御部５０４は、前段キャリー信号Ｃ（ｋ－２）の入力に応答して、Ｑノードを第１の高電位ゲート電圧ＧＶＤＤ１のレベルに充電し、後段キャリー信号Ｃ（ｋ＋２）の入力に応答して、Ｑノードを第３の低電位ゲート電圧ＧＶＳＳ３のレベルに放電する。

Ｑノード制御部５０４は、第１～第８のトランジスタＴ２１～Ｔ２８を含む。

第１のトランジスタＴ２１及び第２のトランジスタＴ２２は、第１の高電位ゲート電圧ＧＶＤＤ１を伝達する第１の高電位ゲート電圧ラインと、Ｑノードとの間に接続される。第１のトランジスタＴ２１と第２のトランジスタＴ２２とは、互いに直列に接続されている。

第１のトランジスタＴ２１及び第２のトランジスタＴ２２は、前段キャリー信号Ｃ（ｋ－２）の入力に応答して、Ｑノードを第１の高電位ゲート電圧ＧＶＤＤ１のレベルに充電する。

第１のトランジスタＴ２１は、前段キャリー信号Ｃ（ｋ－２）の入力によってターンオンされ、第２の接続ノードＮＣ２に第１の高電位ゲート電圧ＧＶＤＤ１を供給する。

第２のトランジスタＴ２２は、前段キャリー信号Ｃ（ｋ－２）の入力によってターンオンされ、第２の接続ノードＮＣ２とＱノードとを電気的に接続する。したがって、第１のトランジスタＴ２１と第２のトランジスタＴ２２とが、同時にターンオンされると、第１の高電位ゲート電圧ＧＶＤＤ１が、Ｑノードに供給される。

第５のトランジスタＴ２５及び第６のトランジスタＴ２６は、第３の高電位ゲート電圧ＧＶＤＤ３を伝達する第３の高電位ゲート電圧ラインに接続される。第５のトランジスタＴ２５及び第６のトランジスタＴ２６は、第３の高電位ゲート電圧ＧＶＤＤ３に応答して、第２の接続ノードＮＣ２に第３の高電位ゲート電圧ＧＶＤＤ３を供給する。

第５のトランジスタＴ２５及び第６のトランジスタＴ２６は、第３の高電位ゲート電圧ＧＶＤＤ３によって同時にターンオンされ、第２の接続ノードＮＣ２に第３の高電位ゲート電圧ＧＶＤＤ３を常時供給することにより、第１のトランジスタＴ２１のゲート電圧と、第２の接続ノードＮＣ２との間の電圧差が増加する。したがって、第１のトランジスタＴ２１のゲートノードに、ローレベルの前段キャリー信号Ｃ（ｋ－２）が入力され、第１のトランジスタＴ２１がターンオフされると、第１のトランジスタＴ２１のゲート電圧と、第２の接続ノードＮＣ２との電圧差により、第１のトランジスタＴ２１が、完全にターンオフ状態に維持できる。

これにより、第１のトランジスタＴ２１の電流リーク及びそれに伴うＱノードの電圧降下が防止され、Ｑノードの電圧を安定に維持することができる。

例えば、第１のトランジスタＴ２１の閾値電圧が、負極性（－）のとき、第１のトランジスタＴ２１のゲートソース電圧Ｖｇｓは、ドレイン電極に供給される第３の高電位ゲート電圧ＧＶＤＤ３によって負極性（－）に保たれる。

従って、第１のトランジスタＴ２１のゲートノードにローレベルの前段キャリー信号Ｃ（ｋ－２）が入力され、第１のトランジスタＴ２１がターンオフされると、第１のトランジスタＴ２１が完全にターンオフ状態に保たれ、リーク電流の発生が防止される。

ここで、第３の高電位ゲート電圧ＧＶＤＤ３は、第１の高電位ゲート電圧ＧＶＤＤ１より低い電圧レベルに設定される。

第３のトランジスタＴ２３及び第４のトランジスタＴ２４は、Ｑノードと、第３の低電位ゲート電圧ＧＶＳＳ３を伝達する第３の低電位ゲート電圧ラインとの間に接続される。第３のトランジスタＴ２３と第４のトランジスタＴ２４とは、互いに直列に接続されている。

第３のトランジスタＴ２３及び第４のトランジスタＴ２４は、後段キャリー信号Ｃ（ｋ＋２）の入力に応答して、Ｑノード及びＱＨノードを第３の低電位ゲート電圧ＧＶＳＳ３のレベルに放電させる。

第４のトランジスタＴ２４は、後段キャリー信号Ｃ（ｋ＋２）の入力によってターンオンされ、ＱＨノードを第３の低電位ゲート電圧ＧＶＳＳ３のレベルに放電させる。第３のトランジスタＴ２３は、後段キャリー信号Ｃ（ｋ＋２）の入力によってターンオンされ、ＱノードとＱＨノードとを電気的に接続する。したがって、第３のトランジスタＴ２３及び第４のトランジスタＴ２４が、同時にターンオンされると、Ｑノード及びＱＨノードがそれぞれ、第３の低電位ゲート電圧ＧＶＳＳ３のレベルに放電又はリセットされる。

第７のトランジスタＴ２７及び第８のトランジスタＴ２８は、第１の高電位ゲート電圧ＧＶＤＤ１を伝達する第１の高電位ゲート電圧ラインとＱノードとの間、及び第１の高電位ゲート電圧ＧＶＤＤ１を伝達する第１の高電位ゲート電圧ラインとＱＨノードとの間に接続される。第７のトランジスタＴ２７と第８のトランジスタＴ２８とは、互いに直列に接続されている。

第７のトランジスタＴ２７及び第８のトランジスタＴ２８は、Ｑノードの電圧に応答して、第１の高電位ゲート電圧ＧＶＤＤ１をＱＨノードに供給する。第７のトランジスタＴ２７は、Ｑノードの電圧がハイレベルのときに、ターンオンされ、第１の高電位ゲート電圧ＧＶＤＤ１を、第７のトランジスタＴ２７及び第８のトランジスタＴ２８の共有ノードに供給する。

第８のトランジスタＴ２８は、Ｑノードの電圧がハイレベルのときに、ターンオンされ、共有ノードとＱＨノードとを電気的に接続する。したがって、第７のトランジスタＴ２７及び第８のトランジスタＴ２８は、Ｑノードの電圧がハイレベルのときに、同時にターンオンされ、第１の高電位ゲート電圧ＧＶＤＤ１をＱＨノードに供給する。

ＱＨノードに第１の高電位ゲート電圧ＧＶＤＤ１が供給されると、第３のトランジスタＴ２３のゲートノードと、ＱＨノードとの間の電圧差が増加する。したがって、第３のトランジスタＴ２３のゲートノードに、ローレベルの後段キャリー信号Ｃ（ｋ＋２）が入力され、第３のトランジスタＴ２３がターンオフされるとき、第３のトランジスタＴ２３のゲート電圧とＱＨノードとの間の電圧差により、第３のトランジスタＴ２３が、完全にターンオフ状態に維持できる。これにより、第３のトランジスタＴ２３の電流リーク及びそれに伴うＱノードの電圧降下が防止され、Ｑノードの電圧を安定に維持することができる。

Ｑノード安定化部５０６は、ＱＢノードの電圧に応答して、Ｑノード及びＱＨノードを、第３の低電位ゲート電圧ＧＶＳＳ３のレベルに放電させる。Ｑノード安定化部５０６は、第１のトランジスタＴ３１及び第２のトランジスタＴ３２を含む。第１のトランジスタＴ３１及び第２のトランジスタＴ３２は、Ｑノードと第３の低電位ゲート電圧ＧＶＳＳ３を伝達する第３の低電位ゲート電圧ラインとの間に接続される。第１のトランジスタＴ３１と第２のトランジスタＴ３２とは、互いに直列に接続されている。

第１のトランジスタＴ３１及び第２のトランジスタＴ３２は、ＱＢノードの電圧に応答して、Ｑノード及びＱＨノードを第３の低電位ゲート電圧ＧＶＳＳ３のレベルに放電させる。第２のトランジスタＴ３２は、ＱＢノードの電圧がハイレベルのときに、ターンオンされ、第１のトランジスタＴ３１及び第２のトランジスタＴ３２の共有ノードに、第３の低電位ゲート電圧ＧＶＳＳ３を供給する。

第１のトランジスタＴ３１は、ＱＢノードの電圧がハイレベルのときに、ターンオンされ、ＱノードとＱＨノードとを電気的に接続する。したがって、第１のトランジスタＴ３１及び第２のトランジスタＴ３２が、ＱＢノードの電圧に応答して、同時にターンオンされると、Ｑノード及びＱＨノードはそれぞれ、第３の低電位ゲート電圧ＧＶＳＳ３のレベルに放電又はリセットされる。

インバータ部５０８は、Ｑノードの電圧レベルに応じてＱＢノードの電圧レベルを変更する。インバータ部５０８は、第１～第５のトランジスタＴ４１～Ｔ４５を含む。

第２のトランジスタＴ４２及び第３のトランジスタＴ４３は、第２の高電位ゲート電圧ＧＶＤＤ２を伝達する第２の高電位ゲート電圧ラインと第３の接続ノードＮＣ３との間に接続される。第２のトランジスタＴ４２と第３のトランジスタＴ４３とは、互いに直列に接続されている。

第２のトランジスタＴ４２及び第３のトランジスタＴ４３は、第２の高電位ゲート電圧ＧＶＤＤ２に応答して、第３の接続ノードＮＣ３に第２の高電位ゲート電圧ＧＶＤＤ２を供給する。第２のトランジスタＴ４２は、第２の高電位ゲート電圧ＧＶＤＤ２によってターンオンされ、第２の高電位ゲート電圧ＧＶＤＤ２を、第２のトランジスタＴ４２及び第３のトランジスタＴ４３の共有ノードに供給する。

第１のトランジスタＴ４３は、第２の高電位ゲート電圧ＧＶＤＤ２によってターンオンされ、第２のトランジスタＴ４２及び第３のトランジスタＴ４３の共有ノードと第３の接続ノードＮＣ３を電気的に接続する。したがって、第２のトランジスタＴ４２及び第３のトランジスタＴ４３が、第２の高電位ゲート電圧ＧＶＤＤ２によって同時にターンオンされると、第３の接続ノードＮＣ３が、第２の高電位ゲート電圧ＧＶＤＤ２のレベルに充電される。

第４のトランジスタＴ４４は、第３の接続ノードＮＣ３と第２の低電位ゲート電圧ＧＶＳＳ２を伝達する第２の低電位ゲート電圧ラインとの間に接続される。

第４のトランジスタＴ４４は、Ｑノードの電圧に応答して、第２の低電位ゲート電圧ＧＶＳＳ２を、第３の接続ノードＮＣ３に供給する。第４のトランジスタＴ４４は、Ｑノードの電圧がハイレベルのときに、ターンオンされ、第３の接続ノードＮＣ３を、第２の低電位ゲート電圧ＧＶＳＳ２に放電又はリセットする。

第１のトランジスタＴ４１は、第２の高電位ゲート電圧ＧＶＤＤ２を伝達する第２の高電位ゲート電圧ラインとＱＢノードとの間に接続される。

第１のトランジスタＴ４１は、第３の接続ノードＮＣ３の電圧に応答して、ＱＢノードに第２の高電位ゲート電圧ＧＶＤＤ２を供給する。第１のトランジスタＴ４１は、第３の接続ノードＮＣ３の電圧がハイレベルのときに、ターンオンされ、ＱＢノードを第２の高電位ゲート電圧ＧＶＤＤ２のレベルに充電する。

第５のトランジスタＴ４５は、ＱＢノードと第３の低電位ゲート電圧ＧＶＳＳ３を伝達する第３の低電位ゲート電圧ラインとの間に接続される。

第５のトランジスタＴ４５は、Ｑノードの電圧に応答して、ＱＢノードに第３の低電位ゲート電圧ＧＶＳＳ３を供給する。第５のトランジスタＴ４５は、Ｑノードの電圧がハイレベルのときに、ターンオンされ、ＱＢノードを第３の低電位ゲート電圧ＧＶＳＳ３のレベルに放電又はリセットする。

ＱＢノード安定化部５１０は、後段キャリー信号Ｃ（ｋ－２）の入力、リセット信号ＲＥＳＥＴの入力及びＭノードの充電電圧に応答して、ＱＢノードを第３の低電位ゲート電圧ＧＶＳＳ３のレベルに放電させる。ＱＢノード安定化部５１０は、第１～第３のトランジスタＴ５１～Ｔ５３を含む。

第１のトランジスタＴ５１は、ＱＢノードと第３の低電位ゲート電圧ＧＶＳＳ３を伝達する第３の低電位ゲート電圧ラインとの間に接続される。

第１のトランジスタＴ５１は、後段キャリー信号Ｃ（ｋ－２）の入力に応答、ＱＢノードに第３の低電位ゲート電圧ＧＶＳＳ３を供給する。

第２のトランジスタＴ５２及び第３のトランジスタＴ５３は、ＱＢノードと第３の低電位ゲート電圧ＧＶＳＳ３を伝達する第３の低電位ゲート電圧ラインとの間に接続される。第２のトランジスタＴ５２と第３のトランジスタＴ５３とは、互いに直列に接続されている。

第２のトランジスタＴ５２及び第３のトランジスタＴ５３は、リセット信号ＲＥＳＥＴの入力及びＭノードの充電電圧に応答して、ＱＢノードを第３の低電位ゲート電圧ＧＶＳＳ３のレベルに放電させる。

第３のトランジスタＴ５３は、Ｍノードの電圧がハイレベルのときに、ターンオンされ、第２のトランジスタＴ５２及び第３のトランジスタＴ５３の共有ノードに、第３の低電位ゲート電圧ＧＶＳＳ３を供給する。

第２のトランジスタＴ５２は、リセット信号ＲＥＳＥＴの入力によってターンオンされ、第２のトランジスタＴ５２と第３のトランジスタＴ５３の共有ノードとＱＢノードとを電気的に接続する。したがって、Ｍノードの電圧がハイレベルの状態で、リセット信号ＲＥＳＥＴが入力されると、第２のトランジスタＴ５２と第３のトランジスタＴ５３が同時に、ターンオンされ、ＱＢノードが、第３の低電位ゲート電圧ＧＶＳＳ３のレベルに放電又はリセットされる。

キャリー信号出力部５１２は、Ｑノードの電圧レベル又はＱＢノードの電圧レベルに応じて、キャリークロック信号ＣＲＣＬＫ（ｋ）の電圧レベル又は第３の低電位ゲート電圧ＧＶＳＳ３のレベルに基づいて、キャリー信号Ｃ（ｋ）を出力する。

キャリー信号出力部５１２は、第１のトランジスタＴ６１、第２のトランジスタＴ６２、ブーストキャパシタＣＣを含む。

第１のトランジスタＴ６１は、キャリークロック信号ＣＲＣＬＫ（ｋ）を伝達するクロック信号ラインと、第１の出力ノードＮＯ１との間に接続される。第１のトランジスタＴ６１のゲートノードとソースノードとの間には、ブーストキャパシタＣＣが接続される。

第１のトランジスタＴ６１は、Ｑノードの電圧に応答して、キャリークロック信号ＣＲＣＬＫ（ｋ）に基づいて、第１の出力ノードＮＯ１を介して、ハイレベルのキャリー信号Ｃ（ｋ）を出力する。第１のトランジスタＴ６１は、Ｑノードの電圧がハイレベルのとき、ターンオンされ、ハイレベルのキャリークロック信号ＣＲＣＬＫ（ｋ）を、第１の出力ノードＮＯ１に供給する。これにより、ハイレベルのキャリー信号Ｃ（ｋ）が出力される。

キャリー信号Ｃ（ｋ）が出力されると、ブーストキャパシタＣＣは、ハイレベルのキャリークロック信号ＣＲＣＬＫ（ｋ）に同期して、Ｑノードの電圧を第１の高電位ゲート電圧ＧＶＤＤ１のレベルより高いブースト電圧レベルまでブートストラップする。Ｑノードの電圧がブートストラップされると、ハイレベルのキャリークロック信号ＣＲＣＬＫ（ｋ）が、急速にかつ歪むことなく、キャリー信号Ｃ（ｋ）に出力され得る。

第２のトランジスタＴ６２は、第１の出力ノードＮＯ１と第３の低電位ゲート電圧ＧＶＳＳ３を伝達する第３の低電位ゲート電圧ラインとの間に接続される。

第２のトランジスタＴ６２は、ＱＢノードの電圧に応答して、第３の低電位ゲート電圧ＧＶＳＳ３に基づいて、第１の出力ノードＮＯ１を介して、ローレベルのキャリー信号Ｃ（ｋ）を出力する。第２のトランジスタＴ６２は、ＱＢノードの電圧がハイレベルのときに、ターンオンされ、第３の低電位電圧ＧＶＳＳ３を第１の出力ノードＮＯ１に供給する。これにより、ローレベルのキャリー信号Ｃ（ｋ）が出力される。

スキャン信号出力部５１４は、Ｑノードの電圧レベル又はＱＢノードの電圧レベルに応じて、複数のスキャンクロック信号ＳＣＣＬＫ（ｉ）、ＳＣＣＬＫ（ｉ＋１）、ＳＣＣＬＫ（ｉ＋２）、ＳＣＣＬＫ（ｉ＋３）の電圧レベル又は第１の低電位ゲート電圧ＧＶＳＳ１のレベルに基づいて、複数のスキャン信号ＳＣＡＮ（ｉ）、ＳＣＡＮ（ｉ＋１）、ＳＣＡＮ（ｉ＋２）、ＳＣＡＮ（ｉ＋３）を出力する（ｉは、正の整数）。

スキャン信号出力部５１４は、第１～第８のトランジスタＴ７１～Ｔ７８、ブーストキャパシタＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４を含む。

第１のトランジスタＴ７１、第３のトランジスタＴ７３、第５のトランジスタＴ７５、第７のトランジスタＴ７７はそれぞれ、スキャンクロック信号ＳＣＣＬＫ（ｉ）、ＳＣＣＬＫ（ｉ＋１）、ＳＣＣＬＫ（ｉ＋２）、ＳＣＣＬＫ（ｉ＋３）を伝達するクロック信号ラインと、第２～第５の出力ノードＮＯ２～ＮＯ５との間に接続される。

第１のトランジスタＴ７１、第３のトランジスタＴ７３、第５のトランジスタＴ７５、第７のトランジスタＴ７７のゲートノードとソースノードとの間には、それぞれブーストキャパシタＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４が接続される。

第１のトランジスタＴ７１、第３のトランジスタＴ７３、第５のトランジスタＴ７５、第７のトランジスタＴ７７はそれぞれ、Ｑノードの電圧に応じて、スキャンクロック信号ＳＣＣＬＫ（ｉ）、ＳＣＣＬＫ（ｉ＋１）、ＳＣＣＬＫ（ｉ＋２）、ＳＣＣＬＫ（ｉ＋３）に基づいて、第２の出力ノードＮＯ２、第３の出力ノードＮＯ３、第４の出力ノードＮＯ４、第５の出力ノードＮＯ５を介して、ハイレベルのスキャン信号ＳＣＡＮ（ｉ）、ＳＣＡＮ（ｉ＋１）、ＳＣＡＮ（ｉ＋２）、ＳＣＡＮ（ｉ＋３）を出力する。

第１のトランジスタＴ７１、第３のトランジスタＴ７３、第５のトランジスタＴ７５、第７のトランジスタＴ７７は、Ｑノードの電圧がハイレベルのとき、ターンオンされ、ハイレベルのスキャンクロック信号ＳＣＣＬＫ（ｉ）、ＳＣＣＬＫ（ｉ＋１）、ＳＣＣＬＫ（ｉ＋２）、ＳＣＣＬＫ（ｉ＋３）を、第２の出力ノードＮＯ２、第３の出力ノードＮＯ３、第４の出力ノードＮＯ４、第５の出力ノードＮＯ５にそれぞれ供給する。これにより、ハイレベルのスキャン信号ＳＣＡＮ（ｉ）、ＳＣＡＮ（ｉ＋１）、ＳＣＡＮ（ｉ＋２）、ＳＣＡＮ（ｉ＋３）がそれぞれ出力される。

第１のトランジスタＴ７１、第３のトランジスタＴ７３、第５のトランジスタＴ７５、第７のトランジスタＴ７７はそれぞれプルアップトランジスタに対応する。

スキャン信号ＳＣＡＮ（ｉ）、ＳＣＡＮ（ｉ＋１）、ＳＣＡＮ（ｉ＋２）、ＳＣＡＮ（ｉ＋３）が出力されると、ブーストキャパシタＣＳ１、ＣＳ２、ＣＳ３、ＣＳ４は、ハイレベルのスキャンクロック信号ＳＣＣＬＫ（ｉ）、ＳＣＣＬＫ（ｉ＋１）、ＳＣＣＬＫ（ｉ＋２）、ＳＣＣＬＫ（ｉ＋３）に同期して、Ｑノードの電圧を第１の高電位ゲート電圧ＧＶＤＤ１のレベルより高いブースト電圧レベルまでブートストラップ又は増加させる。Ｑノードの電圧がブートストラップされると、ハイレベルのスキャンクロック信号ＳＣＣＬＫ（ｉ）、ＳＣＣＬＫ（ｉ＋１）、ＳＣＣＬＫ（ｉ＋２）、ＳＣＣＬＫ（ｉ＋３）が急速にかつ歪めることなく、スキャン信号ＳＣＡＮ（ｉ）、ＳＣＡＮ（ｉ＋１）、ＳＣＡＮ（ｉ＋２）、ＳＣＡＮ（ｉ＋３）に出力できる。

第２のトランジスタＴ７２、第４のトランジスタＴ７４、第６のトランジスタＴ７６、第８のトランジスタＴ７８は、ＱＢノードの電圧に応答して、第１の低電位ゲート電圧ＧＶＳＳ１に基づいて、第２の出力ノードＮＯ２、第３の出力ノードＮＯ３、第４の出力ノードＮＯ４、第５の出力ノードＮＯ５を介して、ローレベルのスキャン信号ＳＣＡＮ（ｉ）、ＳＣＡＮ（ｉ＋１）、ＳＣＡＮ（ｉ＋２）、ＳＣＡＮ（ｉ＋３）をそれぞれ出力する。

第２のトランジスタＴ７２、第４のトランジスタＴ７４、第６のトランジスタＴ７６、第８のトランジスタＴ７８は、ＱＢノードの電圧がハイレベルのとき、ターンオンされ、第１の低電位ゲート電圧ＧＶＳＳ１を、第２の出力ノードＮＯ２、第３の出力ノードＮＯ３、第４の出力ノードＮＯ４、第５の出力ノードＮＯ５にそれぞれ供給する。これにより、ローレベルのスキャン信号ＳＣＡＮ（ｉ）、ＳＣＡＮ（ｉ＋１）、ＳＣＡＮ（ｉ＋２）、ＳＣＡＮ（ｉ＋３）が出力される。

第２のトランジスタＴ７２、第４のトランジスタＴ７４、第６のトランジスタＴ７６、第８のトランジスタＴ７８はそれぞれ、プルダウントランジスタに対応する。

ここでは、各ステージ回路に、異なるレベルに設定される３つの高電位ゲート電圧ＧＶＤＤ１、ＧＶＤＤ２、ＧＶＤＤ３と、異なるレベルに設定される３つの低電位ゲート電圧ＧＶＳＳ１、ＧＶＳＳ２、ＧＶＳＳ３が供給される場合を示している。例えば、第１の高電位ゲート電圧ＧＶＤＤ１は２０Ｖ、第２の高電位ゲート電圧ＧＶＤＤ２は１６Ｖ、第３の高電位ゲート電圧ＧＶＤＤ３は１４Ｖに設定され、第１の低電位ゲート電圧ＧＶＳＳ１は－６Ｖ、第２の低電位ゲート電圧ＧＶＳＳ２は－１０Ｖ、第３の低電位ゲート電圧ＧＶＳＳ３は－１２Ｖに設定され得る。これらの数値は、単なる例示であり、高電位ゲート電圧及び低電位ゲート電圧のレベルは、実施形態によって異なるように設定できる。

一方、ゲート駆動集積回路ＧＤＩＣは、複数のトランジスタで構成されているため、その中で最も劣化の大きいトランジスタによって、ゲート駆動集積回路ＧＤＩＣの劣化及び寿命が決定され得る。

一般的に、ゲート駆動集積回路ＧＤＩＣは、Ｑノードの安定化動作が重要な役割を果たすが、これにより、Ｑノード安定化部５０６を構成するトランジスタＴ３１、Ｔ３２に加わるストレスが、相対的に大きいと言える。

従って、ゲート駆動集積回路ＧＤＩＣの寿命を延ばすために、ディスプレイ装置１００の駆動時間に応じて、Ｑノード安定化部５０６を構成するトランジスタＴ３１、Ｔ３２の劣化をセンシングし、これを補償する構造が好ましい。

図８は、本開示の実施形態によるディスプレイ装置において、ゲート駆動回路の劣化をセンシングして補償する構造を例示的に示す図である。

図８を参照すると、本開示の実施形態によるディスプレイ装置１００において、ゲート駆動回路１２０を構成する複数のゲート駆動集積回路ＧＤＩＣのうち少なくとも１つ以上のゲート駆動集積回路ＧＤＩＣにフィードバック回路５１６を含まれ得る。

従って、フィードバック回路５１６が備えられたゲート駆動集積回路を、フィードバックゲート駆動集積回路ＧＤＩＣ（ＦＢ）と呼び、フィードバック回路５１６が備えられていないゲート駆動集積回路を、通常のゲート駆動集積回路と呼ぶこともできる。

フィードバック回路５１６は、ＱＢノードにゲートノードが接続される少なくとも１つ以上のフィードバックトランジスタＦＴ１、ＦＴ２、ＦＴ３を含むことができる。ここでは、フィードバック回路５１６が、３つのフィードバックトランジスタＦＴ１、ＦＴ２、ＦＴ３からなり、キャリー信号出力部５１２の後段に接続された場合を例示している（スキャン信号出力部５１４は省略した）。

フィードバックトランジスタＦＴ１、ＦＴ２、ＦＴ３のゲートノードは、フィードバックゲート駆動集積回路ＧＤＩＣ（ＦＢ）のＱＢノードに接続され、フィードバックトランジスタＦＴ１、ＦＴ２、ＦＴ３のドレインノードは、第１の低電位ゲート電圧ＧＶＳＳ１に接続される。また、フィードバックトランジスタＦＴ１、ＦＴ２、ＦＴ３のソースノードは、１つに連結されて、フィードバックラインに連結される。

これにより、高電位ゲート電圧補償回路１５２は、フィードバックゲート駆動集積回路ＧＤＩＣ（ＦＢ）に構成されたフィードバック回路５１６を介して、フィードバック電圧ＧＶＤＤ＿ＦＢを入力され、複数のゲート駆動集積回路ＧＤＩＣに印加する補償用高電位ゲート電圧ＰＧＶＤＤを生成する。補償用高電位ゲート電圧ＰＧＶＤＤは、フィードバック回路５１６が組み込まれたフィードバックゲート駆動集積回路ＧＤＩＣ（ＦＢ）と、フィードバック回路５１６が組み込まれていないゲート駆動集積回路ＧＤＩＣの両方に印加され得る。

フィードバック電圧ＧＶＤＤ＿ＦＢは、フィードバックトランジスタＦＴ１、ＦＴ２、ＦＴ３のソースノード電圧であり得る。

この際、高電位ゲート電圧補償回路１５２で生成される補償用高電位ゲート電圧ＰＧＶＤＤは、Ｑノード安定化部５０６を構成するトランジスタＴ３１、Ｔ３２のゲートソース電圧を下げて、ストレスを緩和できるように、インバータ部５０８を構成するトランジスタＴ４１、Ｔ４２、Ｔ４３、Ｔ４４の駆動電圧に対応する第２の高電位ゲート電圧ＧＶＤＤ２に印加することが有効的である。

高電位ゲート電圧補償回路１５２は、パワー管理回路１５０内に位置することができる。

高電位ゲート電圧補償回路１５２は、フィードバック電圧ＧＶＤＤ＿ＦＢが、非反転入力端子（＋）に印加されるアンプＡＭＰ、アンプＡＭＰの反転入力端子（－）に接続され、基準電圧Ｖｒｅｆを伝達する基準抵抗Ｒｒｅｆ、アンプＡＭＰの非反転入力端子（＋）に接続され、少なくとも１つの設定電圧Ｖ１、Ｖ２を伝達する少なくとも１つの設定抵抗Ｒ１、Ｒ２、及びアンプＡＭＰの反転入力端子（－）と出力端子との間に接続されたフィードバック抵抗Ｒｆｂを含むことができる。

これにより、高電位ゲート電圧補償回路１５２は、フィードバックゲート駆動集積回路ＧＤＩＣ（ＦＢ）のフィードバック回路５１６から伝達されるフィードバック電圧ＧＶＤＤ＿ＦＢに連動され、複数のゲート駆動集積回路ＧＤＩＣに印加される補償用高電位駆動電圧ＰＧＶＤＤのレベルを制御することができる。

このとき、基準抵抗Ｒｒｅｆ、設定抵抗Ｒ１、Ｒ２、及びフィードバック抵抗Ｒｆｂの値は、非反転入力端子（＋）に印加されるフィードバック電圧ＧＶＤＤ＿ＦＢによって制御される補償用高電位駆動電圧ＰＧＶＤＤの大きさを考慮して決定することができる。

図９及び図１０は、本開示の実施形態によるディスプレイ装置において、ゲート駆動回路に印加される高電位ゲート電圧の補償過程を通じて、ゲート駆動回路の劣化を低減する効果を概念的に示す図である。

まず、図９を参照すると、本開示の実施形態によるディスプレイ装置１００の駆動時間が増加するにつれて、ゲート駆動回路１２０のＱノード安定化部５０６を構成するトランジスタＴ３１、Ｔ３２の閾値電圧Ｖｔｈが上昇するようになる。

このとき、Ｑノード安定化部５０６を構成するトランジスタＴ３１、Ｔ３２は、高電位駆動電圧ＧＶＤＤ２と、閾値電圧Ｖｔｈとの差に対応する電圧が、ストレスとして作用するようになる。

ゲート駆動回路１２０に印加される高電位ゲート電圧ＧＶＤＤ２が、一定レベルに維持される場合には、ディスプレイ装置１００の初期駆動期間に高電位ゲート電圧ＧＶＤＤ２と閾値電圧Ｖｔｈの差が大きく、Ｑノード安定化部５０６を構成するトランジスタＴ３１、Ｔ３２に加わるストレスが大きく現れる（ＳＴＲＥＳＳ１）。

しかしながら、ゲート駆動回路１２０に構成されたフィードバック回路５１６を介して供給されるフィードバック電圧ＧＶＤＤ＿ＦＢを反映して、ゲート駆動回路１２０に印加される高電位ゲート電圧ＧＶＤＤ２よりも低いレベルの補償用高電位ゲート電圧ＰＧＶＤＤを印加することにより、Ｑノード安定化部５０６を構成するトランジスタＴ３１、Ｔ３２のストレスを緩和することができる（ＳＴＲＥＳＳ２）。

その結果、Ｑノード安定化部５０６を構成するトランジスタＴ３１、Ｔ３２の劣化速度を減少させ、ゲート駆動回路１２０の寿命を延ばすことができる。

図１０は、ゲート駆動回路１２０に構成されたフィードバック回路５１６を介して供給されるフィードバック電圧ＧＶＤＤ＿ＦＢを反映して、ゲート駆動回路１２０に印加される高電位ゲート電圧ＧＶＤＤ２よりも低いレベルの補償用高電位ゲート電圧ＰＧＶＤＤを印加することにより、ゲート駆動回路１２０の寿命を延ばす結果を実験的に示すグラフである。

一方、高電位ゲート電圧補償回路１５２は、ゲート駆動回路１２０に構成されたフィードバック回路５１６を介して供給されるフィードバック電圧ＧＶＤＤ＿ＦＢに線形に対応するように、補償用高電位ゲート電圧ＰＧＶＤＤを生成することもできるが、スケーラ（ｓｃａｌｅｒ）を用いて、補償用高電位ゲート電圧ＰＧＶＤＤのレベルを段階的に変更することもできる。

図１１は、本開示の実施形態によるディスプレイ装置において、フィードバック回路を含むゲート駆動集積回路の配置を例示的に示す図である。

図１１を参照すると、本開示の実施形態によるディスプレイ装置１００は、ディスプレイパネル１１０の一部の領域に、フィードバック回路５１６が組み込まれたフィードバックゲート駆動集積回路ＧＤＩＣ（ＦＢ）が配置され得る。

例えば、フィードバックゲート駆動集積回路ＧＤＩＣ（ＦＢ）は、ディスプレイパネル１１０の劣化分布を補うことができるように、ディスプレイパネル１１０の上下左右のコーナーに位置することができる。

この場合、ディスプレイパネル１１０の上下左右のコーナーに配置されたフィードバックゲート駆動集積回路ＧＤＩＣ（ＦＢ）からフィードバック電圧ＧＶＤＤ＿ＦＢが与えられ、ディスプレイパネル１１０の位置に応じたゲート駆動集積回路ＧＤＩＣの劣化状態を判断することができる。

その結果、ディスプレイパネル１１０の位置に応じたゲート駆動集積回路ＧＤＩＣの劣化状態を検出し、ディスプレイパネル１１０の位置に応じた劣化状態を反映して、補償用高電位ゲート電圧ＰＧＶＤＤを生成することができる。

一方、本開示のディスプレイ装置１００は、補償用高電位ゲート電圧ＰＧＶＤＤを用いて、フィードバックゲート駆動集積回路ＧＤＩＣ（ＦＢ）に組み込まれたフィードバック回路５１６の不良の可否を確認することができる。

図１２は、本開示の実施形態によるディスプレイ装置において、ゲート駆動集積回路に組み込まれたフィードバック回路と不良状態を例示的に示す図である。

図１２を参照すると、本開示の実施形態によるディスプレイ装置１００において、フィードバックゲート駆動集積回路ＧＤＩＣ（ＦＢ）に組み込まれたフィードバック回路５１６は、接続配線に様々な不良が発生する可能性がある。

例えば、フィードバック回路５１６を構成するフィードバックトランジスタＦＴ１、ＦＴ２、ＦＴ３のうち、最後の段に配置された第３のフィードバックトランジスタＦＴ３のゲートノードとソースノードがショートされる場合（Ｃａｓｅ１）、第３のフィードバックトランジスタＦＴ３のゲートノードとドレインノードがショートされる場合（Ｃａｓｅ２）、第３のフィードバックトランジスタＦＴ３のドレインノードとソースノードがショートされる場合（Ｃａｓｅ３）、又はフィードバックラインがオープンされる場合（Ｃａｓｅ４）が発生する可能性がある。

第３のフィードバックトランジスタＦＴ３のゲートノードとソースノードがショートされる場合（Ｃａｓｅ１）には、第３のフィードバックトランジスタＦＴ３がターンオフされる。このとき、フィードバック電圧ＧＶＤＤ＿ＦＢにエラーが発生して、補償用高電位ゲート電圧ＰＧＶＤＤが正常に生成されないことで、ディスプレイパネル１１０に横線不良が発生する可能性がある。

第３のフィードバックトランジスタＦＴ３のゲートノードとドレインノードがショートされる場合（Ｃａｓｅ２）にも、第３のフィードバックトランジスタＦＴ３がターンオフされる。その結果、フィードバック電圧ＧＶＤＤ＿ＦＢにエラーが発生して、補償用高電位ゲート電圧ＰＧＶＤＤが正常に生成されないことで、ディスプレイパネル１１０に横線不良が発生する可能性がある。

第３のフィードバックトランジスタＦＴ３のドレインノードとソースノードがショートされる場合（Ｃａｓｅ３）、第３のフィードバックトランジスタＦＴ３は常に、ターンオン状態を維持する。したがって、フィードバック電圧ＧＶＤＤ＿ＦＢは、正常に発生するが、フィードバック回路５１６による劣化が急速に進行し、フィードバックゲート駆動集積回路ＧＤＩＣ（ＦＢ）の不良が加速され得る。この場合、ゲート駆動回路１２０のエラーにより、ディスプレイパネル１１０の不良につながる可能性がある。

第３のフィードバックトランジスタＦＴ３のソースノードから延びるフィードバックラインが、オープンされる場合（Ｃａｓｅ４）には、第３のフィードバックトランジスタＦＴ３が常に、ターンオフ状態を維持する。したがって、フィードバック電圧ＧＶＤＤ＿ＦＢが、高電位ゲート電圧補償回路１５２に伝達されず、補償用高電位ゲート電圧ＰＧＶＤＤは、同じレベルに維持される。その結果、高電位ゲート電圧ＧＶＤＤによるゲート駆動回路１２０の劣化を低減する効果が得られなくなる。

従って、フィードバックゲート駆動集積回路ＧＤＩＣ（ＦＢ）に組み込まれたフィードバック回路５１６に発生するエラーを検出し、エラーが発生した場合に、これを表示するか、エラーを反映して補償用高電位ゲート電圧ＰＧＶＤＤを制御する必要がある。

フィードバックゲート駆動集積回路ＧＤＩＣ（ＦＢ）に組み込まれたフィードバック回路５１６のエラー検出のために、サブピクセルＳＰを構成する駆動トランジスタＤＲＴの特性値をセンシングする回路を用いることができる。

図１３は、本開示の実施形態によるディスプレイ装置において、駆動トランジスタの特性値をセンシングする例示的な回路構造を示す図である。

図１３を参照すると、本開示の実施形態によるディスプレイ装置１００は、駆動トランジスタＤＲＴの特性値の偏差を補償するための構成を含むことができる。

例えば、ディスプレイ装置１００のセンシング区間における駆動トランジスタＤＲＴの特性値又は特性値の変化は、駆動トランジスタＤＲＴの第２のノードＮ２の電圧（例えば、Ｖｄａｔａ－Ｖｔｈ）に反映され得る。

駆動トランジスタＤＲＴの第２のノードＮ２の電圧は、センシングトランジスタＳＥＮＴがターンオン状態の場合、基準電圧ラインＲＶＬの電圧に対応することができる。また、駆動トランジスタＤＲＴの第２のノードＮ２の電圧により、基準電圧ラインＲＶＬ上のラインキャパシタＣｌｉｎｅが充電され得、ラインキャパシタＣｌｉｎｅに充電されたセンシング電圧Ｖｓｅｎによって、基準電圧ラインＲＶＬは、駆動トランジスタＤＲＴの第２のノードＮ２の電圧に対応する電圧を有することができる。

このようなディスプレイ装置１００は、駆動トランジスタＤＲＴの第２のノードＮ２の電圧と対応する基準電圧ラインＲＶＬの電圧をセンシングして、デジタルデータに変換するアナログデジタルコンバータＡＤＣと、駆動トランジスタＤＲＴの特性値センシングのためのスイッチ回路ＳＡＭ、ＳＰＲＥを含むことができる。

センシング駆動を制御するスイッチ回路ＳＡＭ、ＳＰＲＥは、各基準電圧ラインＲＶＬと、基準電圧が供給されるセンシングノードＮｐｒｅｓとの間の接続を制御する特性値センシングスイッチＳＰＲＥと、各基準電圧ラインＲＶＬとアナログデジタルコンバータＡＤＣとの間の接続を制御するサンプリングスイッチＳＡＭとを含むことができる。

ここで、特性値センシングスイッチＳＰＲＥは、センシング駆動動作を制御するスイッチであり、特性値センシングスイッチＳＰＲＥによって、基準電圧ラインＲＶＬに供給される基準電圧は、センシング基準電圧ＶｐｒｅＳとなる。

また、駆動トランジスタＤＲＴの特性値センシングのためのスイッチ回路は、ディスプレイ駆動動作を制御するディスプレイ駆動スイッチＲＰＲＥを含むことができる。ディスプレイ駆動スイッチＲＰＲＥは、各基準電圧ラインＲＶＬと、基準電圧が供給されるディスプレイ駆動基準電圧ノードＮｐｒｅｒとの間の接続を制御することができる。

ディスプレイ駆動スイッチＲＰＲＥは、ディスプレイ駆動動作に用いられるスイッチであり、ディスプレイ駆動スイッチＲＰＲＥによって、基準電圧ラインＲＶＬに供給される基準電圧は、ディスプレイ駆動基準電圧ＶｐｒｅＲに相当する。

このとき、特性値センシングスイッチＳＰＲＥと、ディスプレイ駆動スイッチＲＰＲＥとは、別々に設けられてもよいし、一つに統合されて実現されてもよい。センシング基準電圧ＶｐｒｅＳと、ディスプレイ駆動基準電圧ＶｐｒｅＲとは、同じ電圧値であっても、異なる電圧値であってもよい。

ディスプレイ装置１００のタイミングコントローラ１４０は、アナログデジタルコンバータＡＤＣから伝達されるデータを記憶したり、基準値を予め記憶しているメモリＭＥＭと、受信したデータとメモリＭＥＭに記憶された基準値とを比較して、特性値の偏差を補償する補償回路ＣＯＭＰを含むことができる。このとき、補償回路ＣＯＭＰによって算出された補償値は、メモリＭＥＭに記憶されてもよい。

これにより、タイミングコントローラ１４０は、補償回路ＣＯＭＰで算出された補償値を用いて、データ駆動回路１３０に供給するデジタル映像データＤＡＴＡを補償し、補償されたデジタル映像データＤＡＴＡ＿ｃｏｍｐを、データ駆動回路１３０に出力することができる。

これにより、データ駆動回路１３０は、デジタルアナログコンバータＤＡＣを介して、補償されたデジタル映像データＤＡＴＡ＿ｃｏｍｐを、アナログ信号形態のデータ電圧Ｖｄａｔａに変換し、変換されたデータ電圧Ｖｄａｔａを、出力バッファＢＵＦを介して、当該データラインＤＬに出力することができる。その結果、当該サブピクセルＳＰ内の駆動トランジスタＤＲＴに対する特性値の偏差（閾値電圧偏差、又は移動度偏差）を補償することができる。

一方、データ駆動回路１３０は、ラッチ回路、デジタルアナログコンバータＤＡＣ、及び出力バッファＢＵＦなどを含むデータ電圧出力回路１３６を含むことができ、場合によっては、アナログデジタルコンバータＡＤＣ、及び、様々なスイッチＳＡＭ、ＳＰＲＥ、ＲＰＲＥをさらに含むことができる。一方、アナログデジタルコンバータＡＤＣ、及び、各種スイッチＳＡＭ、ＳＰＲＥ、ＲＰＲＥは、データ駆動回路１３０の外部に位置することもできる。

また、補償回路ＣＯＭＰは、タイミングコントローラ１４０の外部に存在してもよいが、タイミングコントローラ１４０の内部に含まれてもよく、メモリＭＥＭは、タイミングコントローラ１４０の外部に位置してもよいし、タイミングコントローラ１４０の内部にレジスタの形態で具現されてもよい。

本開示のディスプレイ装置１００は、駆動トランジスタＤＲＴの特性値をセンシングする回路を用いて、フィードバックゲート駆動集積回路ＧＤＩＣ（ＦＢ）に組み込まれたフィードバック回路５１６のエラー検出を行うことができる。

図１４は、本開示の実施形態によるディスプレイ装置において、フィードバックゲート駆動集積回路に組み込まれたフィードバック回路のエラーを検出する構成を例示的に示す図である。

図１４を参照すると、本開示の実施形態によるディスプレイ装置１００では、データ駆動回路１３０は、ラッチ回路、デジタルアナログコンバータＤＡＣ、及び出力バッファＢＵＦなどを含むデータ電圧出力回路１３６を含むことができ、場合によっては、アナログデジタルコンバータＡＤＣ、及び、様々なスイッチＳＡＭ、ＳＰＲＥ、ＲＰＲＥ、ＳＧＶＤＤをさらに含むことができる。アナログデジタルコンバータＡＤＣ、及び、様々なスイッチＳＡＭ、ＳＰＲＥ、ＲＰＲＥ、ＳＧＶＤＤは、データ駆動回路１３０の外部に配置されてもよい。

センシング駆動を制御するスイッチ回路ＳＡＭ、ＳＰＲＥ、ＳＧＶＤＤは、駆動トランジスタＤＲＴの特性値を検出するためのセンシングラインに対応する基準電圧ラインＲＶＬと、センシング基準電圧ＶｐｒｅＳが供給されるセンシング基準電圧ノードＮｐｒｅｓとの間の接続を制御する特性値センシングスイッチＳＰＲＥと、高電位ゲート電圧補償回路１５２から供給される補償用高電位ゲート電圧ＰＧＶＤＤの伝達経路を制御するゲートセンシングスイッチＳＧＶＤＤ、及びアナログデジタルコンバータＡＤＣとの間の接続を制御するサンプリングスイッチＳＡＭを含むことができる。

ここで、特性値センシングスイッチＳＰＲＥは、駆動トランジスタＤＲＴの特性値センシングを制御するスイッチであり、特性値センシングスイッチＳＰＲＥによって、基準電圧ラインＲＶＬに供給される基準電圧は、センシング基準電圧ＶｐｒｅＳになる。

ゲートセンシングスイッチＳＧＶＤＤは、高電位ゲート電圧補償回路１５２から伝達される補償用高電位ゲート電圧ＰＧＶＤＤのセンシングを制御するスイッチであり、ゲートセンシングスイッチＳＧＶＤＤの動作により、基準電圧ラインＲＶＬに、補償用高電位ゲート電圧ＰＧＶＤＤが印加される。

ゲートセンシングスイッチＳＧＶＤＤがターンオンされた状態で、サンプリングスイッチＳＡＭがターンオンされると、基準電圧ラインＲＶＬに供給される補償用高電位ゲート電圧ＰＧＶＤＤを、タイミングコントローラ１４０に検出することができる。

また、駆動トランジスタＤＲＴの特性値センシングのためのスイッチ回路は、ディスプレイ駆動動作を制御するディスプレイ駆動スイッチＲＰＲＥを含むことができる。ディスプレイ駆動スイッチＲＰＲＥは、各基準電圧ラインＲＶＬと基準電圧が供給されるディスプレイ駆動基準電圧ノードＮｐｒｅｒとの間の接続を制御することができる。

ディスプレイ駆動スイッチＲＰＲＥは、ディスプレイ駆動動作に用いられるスイッチであり、ディスプレイ駆動スイッチＲＰＲＥによって、基準電圧ラインＲＶＬに供給される基準電圧は、ディスプレイ駆動基準電圧ＶｐｒｅＲに対応する。

タイミングコントローラ１４０は、補償用高電位ゲート電圧ＰＧＶＤＤのレベル又はレベルの変化に応じて、フィードバックゲート駆動集積回路ＧＤＩＣ（ＦＢ）のエラーを判断することができ、フィードバックゲート駆動集積回路ＧＤＩＣ（ＦＢ）にエラーが発生したと判断された場合に、ゲートエラー信号ＧＢＤを出力するか、高電位ゲート電圧補償回路１５２を制御して、補償用高電位ゲート電圧ＰＧＶＤＤのレベルを変更することができる。

このように、本開示のディスプレイ装置１００は、フィードバックゲート駆動集積回路ＧＤＩＣ（ＦＢ）の出力段に配置されたフィードバック回路５１６のフィードバック電圧ＧＶＤＤ＿ＦＢを反映して、補償用高電位ゲート電圧ＰＧＶＤＤのレベルを制御すると同時に、データ駆動回路１３０の基準電圧ラインＲＶＬに形成されたゲートセンシングスイッチＳＧＶＤＤを介して、補償用高電位ゲート電圧ＰＧＶＤＤのレベル変動を検出することにより、ゲート駆動回路１２０のエラーを効果的に判断できる。

一方、本開示のディスプレイ装置１００は、パワー管理回路１５０において、補償用高電位ゲート電圧ＰＧＶＤＤとディスプレイ駆動基準電圧ＶｐｒｅＲとを、タイミングに合わせて選択的に供給することができる。

図１５は、本開示の実施形態によるディスプレイ装置において、補償用高電位ゲート電圧とディスプレイ駆動基準電圧とを選択的に供給するパワー管理回路の一例を示す図である。

図１５を参照すると、本開示の実施形態によるディスプレイ装置１００において、パワー管理回路１５０は、補償用高電位ゲート電圧ＰＧＶＤＤとディスプレイ駆動基準電圧ＶｐｒｅＲとを、タイミングに合わせて選択的に供給するためのアンプＡｍｐと、スイッチＳＰＲＥＲ、ＳＧＶＤＤとを含むことができる。

この際、ディスプレイ駆動基準電圧ＶｐｒｅＲと、高電位ゲート電圧補償回路１５２で生成された補償用高電位ゲート電圧ＰＧＶＤＤとは、レベルが異なることがあるので、補償用高電位ゲート電圧ＰＧＶＤＤをディスプレイ駆動基準電圧ＶｐｒｅＲと同様のレベルに調整するためのスケーラ１５４を含むことができる。

ディスプレイセンシングスイッチＳＰＲＥＲは、ディスプレイ駆動基準電圧ＶｐｒｅＲをアンプＡｍｐに印加する時点を制御するスイッチであり、ゲートセンシングスイッチＳＧＶＤＤは、高電位ゲート電圧補償回路１５２から伝達される補償用高電位ゲート電圧ＰＧＶＤＤを、アンプＡｍｐに印加する時点を制御するスイッチである。

従って、ディスプレイセンシングスイッチＳＰＲＥＲと、ゲートセンシングスイッチＳＧＶＤＤとの動作により、ディスプレイ駆動基準電圧ＶｐｒｅＲ又は補償用高電位ゲート電圧ＰＧＶＤＤが、アンプＡｍｐを介して基準電圧ラインＲＶＬに印加され得る。

アンプＡｍｐは、アンプ制御信号ＯＰＣによるオン／オフを制御することができる。

このように、パワー管理回路１５０において、補償用高電位ゲート電圧ＰＧＶＤＤとディスプレイ駆動基準電圧ＶｐｒｅＲとを、タイミングに合わせて選択的に供給する場合には、補償用高電位ゲート電圧ＰＧＶＤＤを制御するためのゲートセンシングスイッチＳＧＶＤＤを、データ駆動回路１３０に配置しなくてもよい。

一方、本開示のディスプレイ装置１００は、アナログデジタルコンバータＡＤＣの偏差を最小化するために、ダミーチャネルを介して特性値及び補償用高電位ゲート電圧ＰＧＶＤＤをセンシングすることにより、アナログデジタルコンバータＡＤＣのオフセットノイズを減らすことができる。

図１６は、本開示の実施形態によるディスプレイ装置において、センシングチャネルとダミーチャネルの配置構造の一例を示す図である。

図１６を参照すると、本開示の実施形態によるディスプレイ装置１００は、ゲートセンシングスイッチＳＧＶＤＤ、及び、ダミーセンシングスイッチＳＲＴＡの制御に応じて、ダミーチャネルＣｈｄ１～ＣＨｄｎを介して、補償用高電位ゲート電圧ＰＧＶＤＤ又はダミー基準電圧ＶＲＴＡを供給することができる。

補償用高電位ゲート電圧ＰＧＶＤＤ又はダミー基準電圧ＶＲＴＡが供給されるダミーチャネルＣｈｄ１～ＣＨｄｎは、ディスプレイパネル１１０を構成するサブピクセルに接続されるセンシングチャネルＣＨ１～ＣＨｎ間に、１つ以上ずつ配置されてもよく（図１５（ａ））、センシングチャネルＣＨ１～ＣＨｎの左側又は右側に一列に配置されてもよい（図１５（ｂ））。

ここで、センシングチャネルＣＨ１～ＣＨｎは、サブピクセルＳＰの特性値（閾値電圧又は移動度）を反映するセンシング電圧又は補償用高電位ゲート電圧ＰＧＶＤＤを検出できるように、それぞれサンプリングスイッチＳＡＭ１～ＳＡＭｎを介して、サブピクセルに対応するセンシングラインにつながる。

従って、ダミーチャネルＣＨｄ１～ＣＨｄｎは、アナログデジタルコンバータＡＤＣのゲイン又はオフセットを補償するために、ダミーサンプリングスイッチＳＡＭｄ１～ＳＡＭｄｎを介して、ダミー基準電圧ＶＲＴＡが印加されてもよく、補償用高電位ゲート電圧ＰＧＶＤＤが印加されてもよい。

以上で説明した本開示の実施形態を簡単に説明すると、以下の通りである。

本開示のディスプレイ装置１００は、複数のサブピクセルＳＰが配置されたディスプレイパネル１１０と、複数のゲートラインＧＬを介して、前記ディスプレイパネル１１０に複数のスキャン信号ＳＣＡＮを供給するように構成されたゲート駆動回路１２０と、複数のデータラインＤＬを介して、前記ディスプレイパネル１１０に複数のデータ電圧Ｖｄａｔａを供給するように構成されたデータ駆動回路１３０と、前記ゲート駆動回路１２０及び前記データ駆動回路１３０に、複数の駆動電圧を供給し、前記ゲート駆動回路１２０から伝達されるフィードバック電圧ＧＶＤＤ＿ＦＢに基づいて、前記ゲート駆動回路１２０に補償用高電位ゲート電圧ＰＧＶＤＤを印加するように構成されたパワー管理回路１５０と、前記ゲート駆動回路１２０、前記データ駆動回路１３０、及び前記パワー管理回路１５０を制御するように構成されたタイミングコントローラ１４０とを含むことができる。

前記ゲート駆動回路１２０は、複数のゲート駆動集積回路ＧＤＩＣを含み、前記複数のゲート駆動集積回路ＧＤＩＣのうち少なくとも一つは、フィードバック回路５１６が組み込まれたフィードバックゲート駆動集積回路ＧＤＩＣ（ＦＢ）で構成できる。

前記フィードバックゲート駆動集積回路ＧＤＩＣ（ＦＢ）は、前記ディスプレイパネル１１０のコーナー領域に配置することができる。

前記ゲート駆動集積回路ＧＤＩＣは、ラインセンシング準備信号ＬＳＰの入力に応答して、前段のキャリー信号Ｃ（ｋ－２）に基づいて、Ｍノードを充電するように構成されたライン選択部５０２と、前記前段のキャリー信号Ｃ（ｋ－２）に応答して、Ｑノードを第１の高電位ゲート電圧ＧＶＤＤ１のレベルに充電し、後段のキャリー信号Ｃ（ｋ＋２）の入力に応答して、前記Ｑノードを第３の低電位ゲート電圧ＧＶＳＳ３のレベルに放電するように構成されたＱノード制御部５０４と、ＱＢノードの電圧に応答して、前記Ｑノード及びＱＨノードを前記第３の低電位ゲート電圧ＧＶＳＳ３のレベルに放電するように構成されたＱノード安定化部５０６と、前記Ｑノードの電圧レベルに応じて、ＱＢノードの電圧レベルを変更するように構成されたインバータ部５０８と、前記後段のキャリー信号Ｃ（ｋ＋２）、リセット信号ＲＥＳＥＴ及び前記Ｍノードの充電電圧に応答して、前記ＱＢノードを前記第３の低電位ゲート電圧ＧＶＳＳ３のレベルに放電するように構成されたＱＢノード安定化部５１０；前記Ｑノードの電圧レベル又は前記ＱＢノードの電圧レベルに応じて、キャリークロック信号ＣＲＣＬＫ（ｋ）の電圧レベル又は前記第３の低電位ゲート電圧ＧＶＳＳ３のレベルに基づいて、キャリー信号Ｃ（ｋ）を出力するように構成されたキャリー信号出力部５１２と、前記Ｑノードの電圧レベル又は前記ＱＢノードの電圧レベルに応じて、複数のスキャンクロック信号ＳＣＣＬＫ（ｉ）、ＳＣＣＬＫ（ｉ＋１）、ＳＣＣＬＫ（ｉ＋２）、ＳＣＣＬＫ（ｉ＋３）の電圧レベル又は第１の低電位ゲート電圧ＧＶＳＳ１のレベルに基づいて、複数のスキャン信号ＳＣＡＮ（ｉ）、ＳＣＡＮ（ｉ＋１）、ＳＣＡＮ（ｉ＋２）、ＳＣＡＮ（ｉ＋３）を出力するように構成されたスキャン信号出力部５１４を含むことができる。

前記補償用高電位ゲート電圧ＰＧＶＤＤは、前記インバータ部５０８を駆動する第２の高電位ゲート電圧ＧＶＤＤ２に対応することができる。

前記フィードバック回路５１６は、ゲートノードがＱＢノードに接続され、ドレインノードが前記第１の低電位ゲート電圧ＧＶＳＳ１に接続され、ソースノードが、フィードバック電圧の伝達されるフィードバックラインに接続される少なくとも１つのフィードバックトランジスタＦＴ１、ＦＴ２、ＦＴ３を含むことができる。

前記パワー管理回路１５０は、前記フィードバック回路５１６を介して伝達される前記フィードバック電圧ＧＶＤＤ＿ＦＢを用いて、前記複数のゲート駆動集積回路ＧＤＩＣに、前記補償用高電位ゲート電圧ＰＧＶＤＤを印加するように構成された高電位ゲート電圧補償回路１５２を含むことができる。

前記高電位ゲート電圧補償回路１５２は、前記フィードバック電圧ＧＶＤＤ＿ＦＢが、非反転入力端子（＋）に印加されるアンプＡＭＰと、前記アンプＡＭＰの反転入力端子（－）に接続されて基準電圧を伝達する基準抵抗Ｒｆｅｆと、前記アンプＡＭＰの非反転入力端子（－）に接続され、少なくとも１つの設定電圧Ｖ１、Ｖ２を伝達する少なくとも１つの設定抵抗Ｒ１、Ｒ２と、前記アンプＡＭＰの反転入力端子（－）及び出力端子の間に接続されるフィードバック抵抗Ｒｉｎを含むことができる。

前記高電位ゲート電圧補償回路１５２は、前記補償用高電位ゲート電圧ＰＧＶＤＤのレベルを変更するスケーラをさらに含むことができる。

前記データ駆動回路１３０は、センシングラインの電圧をセンシングして、デジタルデータに変換するアナログデジタルコンバータＡＤＣと、前記センシングラインとセンシング基準電圧ＶｐｒｅＳが供給されるノードとの間の接続を制御する特性値センシングスイッチＳＰＲＥと、前記センシングラインと前記補償用高電位ゲート電圧ＰＧＶＤＤが供給されるノードとの間の接続を制御するゲートセンシングスイッチＳＧＶＤＤと、前記センシングライン及び前記アナログデジタルコンバータＡＤＣの間の接続を制御するサンプリングスイッチＳＡＭを含むことができる。

前記センシングラインは、ダミー基準電圧ＶＲＴＡが印加されるダミーチャネルＣＨｄに接続され、前記特性値センシングスイッチＳＰＲＥは、前記ダミーチャネルＣＨｄとダミー基準電圧ＶＲＴＡが供給されるノードとの間の接続を制御し、前記ゲートセンシングスイッチＳＧＶＤＤは、前記ダミーチャネルＣＨｄと前記補償用高電位ゲート電圧ＰＧＶＤＤが供給されるノードとの間の接続を制御することができる。

また、本開示の実施形態によるゲート駆動回路１２０は、複数のサブピクセルＳＰが配置されたディスプレイパネル１１０に、複数のゲートラインＧＬを介して、複数のスキャン信号ＳＣＡＮを供給するように構成されたゲート駆動回路１２０において、複数のゲート駆動集積回路ＧＤＩＣを含み、前記複数のゲート駆動集積回路ＧＤＩＣうち少なくとも１つは、フィードバック回路５１６が組み込まれたフィードバックゲート駆動集積回路ＧＤＩＣ（ＦＢ）で構成され、フィードバック回路５１６で生成されたフィードバック電圧ＧＶＤＤ＿ＦＢを用いて、パワー管理回路１５０で生成された補償用高電位ゲート電圧ＰＧＶＤＤを提供されるように構成できる。

さらに、本開示の実施形態によるパワー管理回路１５０は、複数のゲートラインＧＬを介して、ディスプレイパネル１１０に複数のスキャン信号ＳＣＡＮを供給するゲート駆動回路１２０に、駆動電圧を供給するパワー管理回路１５０において、前記ゲート駆動回路１２０から伝達されるフィードバック電圧ＧＶＤＤ＿ＦＢに基づいて、前記ゲート駆動回路１２０に補償用高電位ゲート電圧ＰＧＶＤＤを印加するように構成された高電位ゲート電圧補償回路１５２を含むことができる。

なお、本開示の実施形態によるデータ駆動回路１３０は、複数のデータラインＤＬを介して、ディスプレイパネル１１０に複数のデータ電圧Ｖｄａｔａを供給するデータ駆動回路１３０において、センシングラインの電圧をセンシングして、デジタルデータに変換するアナログデジタルコンバータＡＤＣ；前記センシングラインとセンシング基準電圧ＶｐｒｅＳが供給されるノードとの間の接続を制御する特性値センシングスイッチＳＰＲＥ；前記センシングラインとパワー管理回路１５０から伝達される補償用高電位ゲート電圧ＰＧＶＤＤが供給されるノードとの間の接続を制御するゲートセンシングスイッチＳＧＶＤＤ；及び前記センシングラインと前記アナログデジタルコンバータＡＤＣとの間の接続を制御するサンプリングスイッチＳＡＭを含むことができる。

以上の説明は、本開示の技術思想を例示的に説明したものに過ぎず、本開示が属する技術分野で通常の知識を有する者であれば、本開示の本質的な特性から逸脱しない範囲で、様々な修正及び変形が可能であるだろう。また、本開示に示されている実施形態は、本開示の技術思想を限定するものではなく、説明するためのものであるため、これらの実施形態によって本開示の技術思想の範囲が限定されるものではない。本開示の保護範囲は、以下の特許請求の範囲によって解釈されるべきであり、それと同等の範囲内にあるすべての技術思想は、本開示の権利範囲に含まれるものと解釈されるべきである。

１００ ディスプレイ装置
１１０ ディスプレイパネル
１２０ ゲート駆動回路
１２２ シフトレジスタ
１２４ バッファ回路
１３０ データ駆動回路
１３１ ゲート駆動電圧ライン
１３２ クロック信号ライン
１３３ ラインセンシング準備信号ライン
１３４ リセット信号ライン
１４０ タイミングコントローラ
１５０ パワー管理回路
１５２ 高電位ゲート電圧補償回路
１５４ スケーラー
１６０ メインパワー管理回路
１７０ セットボード
５０２ ライン選択部
５０４ Ｑノード制御部
５０６ Ｑノード安定化部
５０８ インバータ部
５１０ ＱＢノード安定化部
５１２ キャリー信号出力部
５１４ スキャン信号出力部
５１６ フィードバック回路

Claims (20)

1. 複数のサブピクセルが配置されたディスプレイパネルと、
   複数のゲートラインを介して、複数のスキャン信号を前記ディスプレイパネルに供給するように構成されたゲート駆動回路と、
   複数のデータラインを介して、複数のデータ電圧を前記ディスプレイパネルに供給するように構成されたデータ駆動回路と、
   前記ゲート駆動回路及び前記データ駆動回路に、複数の駆動電圧を供給し、前記ゲート駆動回路から伝達されるフィードバック電圧に基づいて、前記ゲート駆動回路に、補償用高電位ゲート電圧を印加するように構成されたパワー管理回路と、
   前記ゲート駆動回路、前記データ駆動回路、及び前記パワー管理回路を制御するように構成されたタイミングコントローラとを含むディスプレイ装置。
2. 前記ゲート駆動回路は、複数のゲート駆動集積回路を含み、
   前記複数のゲート駆動集積回路のうち少なくとも一つは、フィードバック回路が組み込まれたフィードバックゲート駆動集積回路で構成された、請求項１に記載のディスプレイ装置。
3. 前記フィードバックゲート駆動集積回路は、前記ディスプレイパネルのコーナー領域に配置される、請求項２に記載のディスプレイ装置。
4. 前記ゲート駆動集積回路のうち少なくとも一つは、
   ラインセンシング準備信号の入力に応答して、前段のキャリー信号に基づいて、Ｍノードを充電するように構成されたライン選択部と、
   前記前段のキャリー信号に応答して、Ｑノードを第１の高電位ゲート電圧のレベルに充電し、後段のキャリー信号の入力に応答して、前記Ｑノードを第３の低電位ゲート電圧のレベルに放電するように構成されたＱノード制御部と、
   ＱＢノードの電圧に応答して、前記Ｑノード及びＱＨノードを前記第３の低電位ゲート電圧のレベルに放電するように構成されたＱノード安定化部と、
   前記Ｑノードの電圧レベルに応じて、ＱＢノードの電圧レベルを変更するように構成されたインバータ部と、
   前記後段のキャリー信号、リセット信号、及び前記Ｍノードの充電電圧に応答して、前記ＱＢノードを前記第３の低電位ゲート電圧のレベルに放電するように構成されたＱＢノード安定化部と、
   前記Ｑノードの電圧レベル又は前記ＱＢノードの電圧レベルに応じて、現在キャリークロック信号の電圧レベル又は前記第３の低電位ゲート電圧のレベルに基づいて、キャリー信号を出力するように構成されたキャリー信号出力部と、
   前記Ｑノードの電圧レベル又は前記ＱＢノードの電圧レベルに応じて、複数のスキャンクロック信号の電圧レベル又は第１の低電位ゲート電圧のレベルに基づいて、複数のスキャン信号を出力するように構成されたスキャン信号出力部とを含む、請求項２に記載のディスプレイ装置。
5. 前記補償用高電位ゲート電圧は、前記インバータ部を駆動する第２の高電位ゲート電圧に対応する、請求項４に記載のディスプレイ装置。
6. 前記フィードバック回路は、
   ゲートノードが、前記ＱＢノードに接続され、
   ドレインノードが、前記第１の低電位ゲート電圧を印加するためのノードに接続され、
   ソースノードが、前記フィードバック電圧が伝達されるフィードバックラインに接続される少なくとも１つのフィードバックトランジスタを含む、請求項４に記載のディスプレイ装置。
7. 前記パワー管理回路は、前記フィードバック回路を介して伝達される前記フィードバック電圧を用いて、前記複数のゲート駆動集積回路に、前記補償用高電位ゲート電圧を印加するように構成された高電位ゲート電圧補償回路を含む、請求項２に記載のディスプレイ装置。
8. 前記高電位ゲート電圧補償回路は、
   前記フィードバック電圧が、非反転入力端子に印加されるアンプと、
   前記アンプの反転入力端子に接続されて基準電圧を伝達する基準抵抗と、
   前記アンプの非反転入力端子に接続されて、少なくとも１つの設定電圧を伝達する少なくとも１つの設定抵抗と、
   前記アンプの反転入力端子及び出力端子の間に接続されるフィードバック抵抗とを含む、請求項７に記載のディスプレイ装置。
9. 前記高電位ゲート電圧補償回路は、前記補償用高電位ゲート電圧のレベルを変更するスケーラをさらに含む、請求項７に記載のディスプレイ装置。
10. 前記パワー管理回路は、
    前記補償用高電位ゲート電圧が供給されるノード間の接続を制御するゲートセンシングスイッチと、
    ディスプレイ駆動基準電圧が供給されるノード間の接続を制御するディスプレイセンシングスイッチと、
    前記ゲートセンシングスイッチ及び前記ディスプレイセンシングスイッチの制御に応じて、前記補償用高電位ゲート電圧又は前記ディスプレイ駆動基準電圧を前記データ駆動回路に供給するためのアンプとを含む、請求項７に記載のディスプレイ装置。
11. 前記データ駆動回路は、
    センシングラインの電圧をセンシングして、デジタルデータに変換するアナログデジタルコンバータと、
    前記センシングラインとセンシング基準電圧が供給されるノードとの間の接続を制御する特性値センシングスイッチと、
    前記センシングラインと前記補償用高電位ゲート電圧が供給されるノードとの間の接続を制御するゲートセンシングスイッチと、
    前記センシングライン及び前記アナログデジタルコンバータの間の接続を制御するサンプリングスイッチとを含む、請求項２に記載のディスプレイ装置。
12. 前記センシングラインは、ダミー基準電圧が印加されるダミーチャネルに接続され、
    前記特性値センシングスイッチは、前記ダミーチャネル及び前記ダミー基準電圧が供給されるノードの間の接続を制御し、
    前記ゲートセンシングスイッチは、前記ダミーチャネルと前記補償用高電位ゲート電圧が供給されるノードとの間の接続を制御する、請求項１１に記載のディスプレイ装置。
13. 前記タイミングコントローラは、前記補償用高電位ゲート電圧に基づいて、前記ゲート駆動回路のエラーを判断し、ゲートエラー信号を出力し、または、前記補償用高電位ゲート電圧を制御する、請求項１に記載のディスプレイ装置。
14. 複数のサブピクセルが配置されたディスプレイパネルに、複数のゲートラインを介して、複数のスキャン信号を供給するように構成されたゲート駆動回路において、
    複数のゲート駆動集積回路を含み、
    前記複数のゲート駆動集積回路のうち少なくとも一つは、フィードバック回路が組み込まれたフィードバックゲート駆動集積回路で構成され、
    前記フィードバック回路で生成されたフィードバック電圧を用いて、パワー管理回路で生成された補償用高電位ゲート電圧を提供されるように構成されたゲート駆動回路。
15. 前記ゲート駆動集積回路のうち少なくとも一つは、
    ラインセンシング準備信号の入力に応答して、前段のキャリー信号に基づいて、Ｍノードを充電するように構成されたライン選択部と、
    前記前段のキャリー信号に応答して、Ｑノードを第１の高電位ゲート電圧のレベルに充電し、後段のキャリー信号の入力に応答して、前記Ｑノードを第３の低電位ゲート電圧のレベルに放電するように構成されたＱノード制御部と、
    ＱＢノードの電圧に応答して、前記Ｑノード及びＱＨノードを、前記第３の低電位ゲート電圧のレベルに放電するように構成されたＱノード安定化部と、
    前記Ｑノードの電圧レベルに応じて、ＱＢノードの電圧レベルを変更するように構成されたインバータ部と、
    前記後段のキャリー信号、リセット信号、及び前記Ｍノードの充電電圧に応答して、前記ＱＢノードを前記第３の低電位ゲート電圧のレベルに放電するように構成されたＱＢノード安定化部と、
    前記Ｑノードの電圧レベル又は前記ＱＢノードの電圧レベルに応じて、現在キャリークロック信号の電圧レベル又は前記第３の低電位ゲート電圧のレベルに基づいて、キャリー信号を出力するように構成されたキャリー信号出力部と、
    前記Ｑノードの電圧レベル又は前記ＱＢノードの電圧レベルに応じて、複数のスキャンクロック信号の電圧レベル又は第１の低電位ゲート電圧のレベルに基づいて、複数のスキャン信号を出力するように構成されたスキャン信号出力部とを含む、請求項１４に記載のゲート駆動回路。
16. 前記補償用高電位ゲート電圧は、前記Ｑノード安定化部を駆動する第２の高電位ゲート電圧に対応する、請求項１５に記載のゲート駆動回路。
17. 前記フィードバック回路は、
    ゲートノードが前記ＱＢノードに接続され、
    ドレインノードが前記第１の低電位ゲート電圧を印加するためのノードに接続され、
    ソースノードが、前記フィードバック電圧が伝達されるフィードバックラインに接続される少なくとも１つのフィードバックトランジスタを含む、請求項１５に記載のゲート駆動回路。
18. 複数のゲートラインを介して、ディスプレイパネルに複数のスキャン信号を供給するゲート駆動回路に駆動電圧を供給するパワー管理回路において、
    前記ゲート駆動回路から伝達されるフィードバック電圧に基づいて、前記ゲート駆動回路に補償用高電位ゲート電圧を印加するように構成された高電位ゲート電圧補償回路を含むパワー管理回路。
19. 前記高電位ゲート電圧補償回路は
    前記フィードバック電圧が非反転入力端子に印加されるアンプと、
    前記アンプの反転入力端子に接続されて、基準電圧を伝達する基準抵抗と、
    前記アンプの非反転入力端子に接続され、少なくとも１つの設定電圧を伝達する少なくとも１つの設定抵抗と、
    前記アンプの反転入力端子と出力端子との間に接続されるフィードバック抵抗とを含む、請求項１８に記載のパワー管理回路。
20. 複数のデータラインを介して、ディスプレイパネルに複数のデータ電圧を供給するデータ駆動回路において
    センシングラインの電圧をセンシングして、デジタルデータに変換するアナログデジタルコンバータと、
    前記センシングラインとセンシング基準電圧が供給されるノードとの間の接続を制御する特性値センシングスイッチと、
    前記センシングラインと、パワー管理回路から伝達される補償用高電位ゲート電圧が供給されるノードとの間の接続を制御するゲートセンシングスイッチと、
    前記センシングライン及び前記アナログデジタルコンバータの間の接続を制御するサンプリングスイッチとを含むデータ駆動回路。

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