CN109904134A - 基板结构及电子装置 - Google Patents

基板结构及电子装置 Download PDF

Info

Publication number
CN109904134A
CN109904134A CN201811385029.0A CN201811385029A CN109904134A CN 109904134 A CN109904134 A CN 109904134A CN 201811385029 A CN201811385029 A CN 201811385029A CN 109904134 A CN109904134 A CN 109904134A
Authority
CN
China
Prior art keywords
thin
big
conductive pattern
board structure
road floor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201811385029.0A
Other languages
English (en)
Inventor
胡迪群
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Individual
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from TW107133917A external-priority patent/TWI718415B/zh
Application filed by Individual filed Critical Individual
Publication of CN109904134A publication Critical patent/CN109904134A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/4985Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226Via connections in a multilevel interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • H01L23/5283Cross-sectional geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5387Flexible insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14618Containers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14625Optical elements or arrangements associated with the device
    • H01L27/14627Microlenses
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/14636Interconnect structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214Connecting portions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144Devices controlled by radiation
    • H01L27/146Imager structures
    • H01L27/14601Structural or functional details thereof
    • H01L27/1462Coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12041LED
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12042LASER
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12043Photo diode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1431Logic devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/14Integrated circuits
    • H01L2924/143Digital devices
    • H01L2924/1434Memory
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/146Mixed devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15151Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/38Effects and problems related to the device integration
    • H01L2924/381Pitch distance

Abstract

本发明提供一种基板结构,所述基板结构包括第一部分、第二部分以及设置在第一部分和第二部分之间并电连接至第一部分和第二部分之间的中间部分。第一部分包括第一细重布线路层以及第一粗重布线路层。第一细重布线路层包括第一细导电图案,第一粗重布线路层设置在第一细重布线路层上并电连接第一细重布线路层。第一粗重布线路层包括电连接至所述第一细导电图案的第一粗导电图案,其中第一细导电图案的布线密度比第一粗导电图案的布线密度更密。第二部分包括第二细重布线路层和第二粗重布线路层中的至少一个。另提供一种包含基板结构的电子装置。

Description

基板结构及电子装置
技术领域
本发明涉及一种集成电路元件,且特别涉及一种基板结构及电子装置。
背景技术
随着电子产业的蓬勃发展,为了达到高密度以及高效能的目标,各类电子产品都朝向轻、薄、短、小的趋势迈进。举例来说,为了使得电子产品较薄,通常会希望提供厚度较薄的高密度封装结构。因此,在半导体芯片尺寸和封装结构尺寸不断缩小的情况下,如何开发可与其搭配的细线路(fine circuitry)与粗线路(coarse circuitry)密度的线路板结构,同时不会提高过多制造成本,实际上已成为目前急需解决的课题。
另外,在线路板的一种应用上,例如包含传感器元件或相机镜头的电子装置,其封装模组的构件繁多,导致电子装置整体的厚度难以降低,且整体尺寸也难以缩小。此外,在线路板的另一种应用上,一般的光通讯需要使用多条光纤,然而传统的制造方法是必须对每一条光纤分别作封装处理,导致工艺复杂且制造成本昂贵。因此,如何能够有效简化电子装置的工艺流程,并改善整体工艺效率,已成为半导体产业与其相关电子产业的重要研发课题之一。
发明内容
本发明是针对一种基板结构,所述基板结构包括第一部分、第二部分以及设置在第一部分和第二部分之间并电连接至第一部分和第二部分之间的中间部分。第一部分包括第一细重布线路层以及第一粗重布线路层。第一细重布线路层包括第一细导电图案,第一粗重布线路层设置在第一细重布线路层上并电连接第一细重布线路层。第一粗重布线路层包括电连接至所述第一细导电图案的第一粗导电图案,其中第一细导电图案的布线密度比第一粗导电图案的布线密度更密。第二部分包括第二细重布线路层和第二粗重布线路层中的至少一个。
本发明提供一种电子装置,所述电子装置包括基板结构、芯片以及影像感测单元。基板结构包括细重布线路层以及粗重布线路层。细重布线路层具有第一开口并包括细导电图案,而粗重布线路层具有与第一开口连通的第二开口,且粗重布线路层设置在细重布线路层上并电连接细重布线路层。粗重布线路层包括电连接至细导电图案的粗导电图案,其中细导电图案的布线密度比粗导电图案的布线密度更密,且粗重布线路层的第二开口暴露出至少部分的细重布线路层。芯片包括感测区,且设置在粗重布线路层的第二开口中并与被第二开口暴露的至少部分的细重布线路层电连接,其中细重布线路层的第一开口暴露出芯片的感测区。影像感测单元设置在基板结构上并对应于芯片的感测区。
本发明提供一种电子装置,所述电子装置包括基板结构、埋设在基板结构中的信号传输元件、芯片以及转换单元。基板结构包括粗重布线路层以及细重布线路层。粗重布线路层包括粗导电图案,而细重布线路层埋设在粗重布线路层中,且细重布线路层包括与粗导电图案电连接的细导电图案,其中细导电图案的布线密度比粗导电图案的布线密度更密。芯片设置在基板结构上并连接至细重布线路层。转换单元设置在基板结构上并位于芯片旁,且转换单元耦接至信号传输元件,其中芯片通过基板结构的细重布线路层而与转换单元电连接,且芯片的信号经由转换单元而与信号传输元件相互传递。
基于上述内容,本发明的基板结构的第一部分包括细重布线路层和粗重布线路层,可使芯片能直接安装至细重布线路层上,以减少结构的厚度。此外,本发明的一种电子装置包括类似于上述的基板结构,并且将芯片设置在基板结构中以直接连接至基板结构的细重布线路层上,可减少电子装置的厚度,达到电子装置轻薄短小的需求。本发明的另一种电子装置包括类似于上述的基板结构,且基板结构可以同时传输光信号及电信号,而可使芯片能够处理更大量的信息。
附图说明
包含附图以便进一步理解本发明,且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例,并与说明书一起用于解释本发明的原理。
图1A至图1E是根据本发明一些实施例的封装基板的制造方法的剖面示意图;
图2是根据本发明一些实施例的细导电通孔与第一导电通孔的剖面示意图;
图3A至图3C是根据本发明一些实施例的封装基板的制造方法的剖面示意图;
图4是根据本发明一些实施例的封装结构的剖面示意图;
图5是根据本发明一些实施例的基板结构的俯视示意图;
图6A是根据本发明一些实施例的电子装置的剖面示意图;
图6B是图6A中区域A的放大示意图;
图7A是根据本发明另一些实施例的电子装置的剖面示意图;
图7B是图7A中区域B的放大示意图;
图7C是示出图7A中信号传输元件对于转换单元之间的仰视示意图;
图8是根据本发明又一些实施例的电子装置的剖面示意图;
图9是根据本发明再一些实施例的电子装置的剖面示意图。
附图标号说明
10:半导体芯片;12:导电凸块;20:导电端子;100、200、S:封装基板;300:封装结构;400、510、610:基板结构;410:第一部分;420:第二部分;430:中间部分;432:第一端;434:第二端;50:暂时性基板;500、600A、600B、600C:电子装置;520、630:芯片;522:感测区;524、632:导电凸块;530:影像感测单元;532:框架;532a:顶部开口;534:致动结构;534a:镜头承载座;534b:镜头组件;536:滤光元件;540:有源电子元件;550:无源电子元件;560:电连接部;60:钝化层;60a:开口;620:信号传输元件;620A、620B:光纤;640、640’、640’’:转换单元;640A:光发射元件;640B:光接收元件;642:连接端子;70:表面处理层;A、B:区域;C:核心;CD:粗介电层;CP:粗导电图案;CRDC:粗重布线路层;CV:粗导电通孔;D1:第一介电层;D2:第二介电层;d1、d2:外径;Dc:核心介电层;FD:细介电层;FP:细导电图案;FRDC:细重布线路、细重布线路层;
FV:细导电通孔;OP1:第一开口;OP2:第二开口;P1:第一导电图案;P2:第二导电图案;Pc:核心导电图案;RDC1:第一重布线路;RDC2:第二重布线路;S1:第一侧;S2:第二侧;V1:第一导电通孔;V2:第二导电通孔;Vc:导电穿孔;Z:厚度方向。
具体实施方式
现将详细地参考本发明的示范性实施例,示范性实施例的实例在附图中说明。只要有可能,相同元件符号在附图和描述中用来表示相同或相似部分。
图1A至图1E是根据本发明一些实施例的封装基板的制造方法的剖面示意图,图2是根据本发明一些实施例的细导电通孔与第一导电通孔的剖面示意图。请先参照图1A,细重布线路(fine redistribution circuitry)FRDC形成在暂时性基板50上。细重布线路FRDC包括细导电图案FP、细介电层FD和细导电通孔FV。在一些实施例中,细导电图案FP叠在细介电层FD上。暂时性基板50由玻璃、塑料或其他适合的材料制成,只要作为暂时性基板50的材料能承受后续形成在其上的工艺即可。在一些实施例中,可在暂时性基板50上形成离型层(未示出),以加强在后续工艺中细重布线路FRDC从暂时性基板50移除的可剥离性。
举例来说,细导电图案FP可通过沉积工艺、光刻和刻蚀工艺或其他适合的工艺而形成在暂时性基板50上。细导电图案FP可以是具有细微线宽和间距(fine line/space)布线的图案化的导电层。接着,包含多个开口的细介电层FD可利用涂覆工艺、光刻和刻蚀工艺或其他适合的工艺而形成在暂时性基板50上,以覆盖细导电图案FP。细介电层FD的开口可暴露出至少一部分的细导电图案FP,以供电连接。随后,多个细导电通孔FV可形成在细介电层FD的开口中,并连接至细导电图案FP。在一些实施例中,细导电通孔FV与细导电图案FP可在同一工艺中形成。可重复执行上述的步骤以使细导电图案FP与细介电层FD交替堆叠。在这类实施例中,细导电通孔FV可依据线路设计需求,而形成为连接在不同层的细导电图案FP之间,以形成多层的重布线路。如图1A所示,最顶层的细导电图案FP可设置在细介电层FD上以供进一步的电连接。也就是,细重布线路FRDC可以是具有细微线宽和间距布线的多层堆叠结构。在一些实施例中,可以在形成细导电图案FP之前,先将细介电层FD形成在暂时性基板50上,但本发明并不限制细介电层FD与细导电图案FP的形成顺序。
请参考图1B,第一重布线路RDC1设置在细重布线路FRDC上。细重布线路FRDC的厚度例如是小于第一重布线路RDC1的厚度。第一重布线路RDC1包括第一导电图案P1、第一介电层D1和设置在第一介电层D1上的第一导电通孔V1。第一导电通孔V1设置在最顶层的细导电图案FP上并且电连接至第一导电图案P1。第一导电图案P1可通过第一导电通孔V1电连接至细导电图案FP,并堆叠在第一介电层D1上。举例来说,第一介电层D1包括多个开口,且第一介电层D1可通过沉积工艺、光刻和刻蚀工艺或其他适合的工艺形成在最顶层的细导电图案FP上。第一介电层D1的开口可暴露出至少一部分的最顶层的细导电图案FP,以供电连接。接着,多个第一导电通孔V1可以形成在第一介电层D1的开孔中,以直接与细导电图案FP接触。第一导电图案P1可形成在第一导电通孔V1上,以电连接至细重布线路FRDC。在一些实施例中,第一导电通孔V1和第一导电图案P1是在同一工艺中形成。第一导电图案P1可以是具有粗线宽和间距(coarse line/space)布线的图案化的导电层,也就是说,细导电图案FP的线宽和间距小于第一导电图案P1的线宽和间距。细导电图案FP的布线密度(layoutdensity)比第一导电图案P1的布线密度更密。在一些实施例中,第一介电层D1可随后形成在第一导电图案P1上,且第一介电层D1的开口可暴露出至少一部分的第一导电图案P1以形成第一导电通孔V1。可重复执行上述的步骤以使第一导电图案P1和第一介电层D1交替堆叠。在这类实施例中,如图1B所示,第一导电通孔V1可形成为连接在细导电图案FP和第一导电图案P1之间以及连接在不同层的第一导电图案P1之间,以形成多层的重布线路。
在一些实施利中,相对于细重布线路FRDC,第一重布线路RDC1可视为粗重布线路。细导电图案FP的尺寸例如是小于第一导电图案P1的尺寸。举例来说,细导电图案FP的线宽和间距比第一导电图案P1的线宽和间距更精细。在一些实施例中,细介电层FD的厚度小于第一介电层D1的厚度。在一些实施例中,细导电通孔FV中的每一个可呈锥形,并朝暂时性基板50的方向渐窄。举例来说,如图1B及图2所示,细导电通孔FV朝向第一重布线路RDC1方向的一端的外径d1大于细导电通孔FV远离第一重布线路RDC1方向的另一端的外径d2。在一些实施例中,第一导电通孔V1中的每一个可呈锥形,并朝细重布线路FRDC的方向渐窄。举例来说,如图1B及图2所示,第一导电通孔V1远离细重布线路FRDC方向的一端的外径d3大于第一导电通孔V1朝向细重布线路FRDC方向的另一端的外径d4。在一些实施例中,第一导电通孔V1中的每一个在剖视图中呈上宽下窄的梯形,第一导电通孔V1中的每一个的尺寸可大于细导电通孔FV中的每一个的尺寸。
请参照图1C,核心C设置在相对于细重布线路FRDC的第一重布线路RDC1上,并电连接至第一导电图案P1。核心C的杨氏模数(Young's modulus)大于第一重布线路RDC1的杨氏模数。在一些实施例中,核心C的材料可包括预浸材(pre-preg)、陶瓷、金属或其他适合的材料。举例来说,核心C包括核心介电层Dc、核心导电图案Pc和导电穿孔(through conductivevia)Vc。举例来说,多个导电穿孔Vc埋设在核心介电层Dc中,并电连接至第一重布线路RDC1。核心导电图案Pc可设置在相对于第一重布线路RDC1的核心介电层Dc上,并电连接至导电穿孔Vc。在一些实施例中,核心介电层Dc具有多个开孔,并且核心介电层Dc可形成在第一重布线路RDC1上,而核心介电层Dc的这些开孔可暴露出最顶层的第一导电图案P1。接着,导电穿孔Vc可形成在核心介电层Dc的这些开孔中,以连接至最顶层的第一导电图案P1。随后,核心导电图案Pc可形成在核心介电层Dc上,以连接导电穿孔Vc。在一些实施例中,在形成核心介电层Dc之前,可先形成导电穿孔Vc,但本发明并不限制核心介电层Dc和导电穿孔Vc的形成的顺序。
材料的刚性(stiffness)是纳入考虑的材料特性之一,其可用杨氏模数来表示。核心介电层Dc的杨氏模数可大于第一重布线路RDC1的第一介电层D1的杨氏模数,并可大于细重布线路FRDC的细介电层FD的杨氏模数。也就是,核心介电层Dc材料的刚性大于第一介电层D1材料的刚性,也大于细介电层FD材料的刚性。在一些实施例中,第一介电层D1的厚度小于核心介电层Dc的厚度。核心C的厚度可以用核心介电层Dc的杨氏模数或刚性来决定,但本发明并不限制核心C的厚度。举例来说,核心C的材料的刚性越高,则核心C的厚度可以较薄而仍能保持结构的稳定性。也就是,核心C可使用比互连结构中的介电层(例如第一介电层D1、细介电层FD)的杨氏模数更高的的材料,以增强封装的机械上的稳定性。材料的热膨胀系数(coefficient of thermal expansion)是纳入考虑的另一种材料特性。在一些实施例中,核心介电层Dc的材料可具有大致上与安装在核心C上的含硅基底的晶粒相同或相似的热膨胀系数(例如约为2.7ppm)。在一些实施例中,第一重布线路RDC1的第一介电层D1的热膨胀系数大于核心介电层Dc的热膨胀系数。
请参照图1D,钝化层60设置在相对于第一重布线路RDC1的核心C上。钝化层60可具有暴露出一部分的核心导电图案Pc的至少一个开口60a,被开口60a暴露出的这部分的核心导电图案Pc可作为电性接垫。在一些实施例中,核心导电图案Pc可以用来植球。举例来说,钝化层60可以是阻焊层(solder mask),或可包括无机材料或其他适合的绝缘材料。在一些实施例中,多个表面处理(surface finishing)层70可设置在钝化层60的开口60a中,并且设置在被开口60a暴露出的这部分的核心导电图案Pc上,以防止核心导电图案Pc被氧化。在一些实施例中,表面处理层70设置在核心导电图案Pc上以作为保护并加强可焊性。
请参照图1E,可从细重布线路FRDC移除暂时性基板50,例如可通过在细重布线路FRDC和暂时性基板50之间施加额外的能量来剥离离型层,或可通过其他适合的工艺来移除暂时性基板50。在一些实施例中,在移除暂时性基板50之后,细导电图案FP被暴露出来,然后可在细导电图案FP上形成表面处理层70作为保护。至此,封装基板100的工艺大致完成。封装基板100包括个别被钝化层60和细介电层FD暴露出来的核心导电图案Pc和细导电图案FP,以供电连接。
图3A至图3C是根据本发明一些实施例的封装基板的制造方法的剖面示意图。图3A至图3C所示出的制造方法类似于图1A至图1E所示出的制造方法。相同或相似的元件以相同或相似的标号所示,且已说明过的细节便不再赘述。本实施例与前述实施例的差异例如在于,在形成核心C之后,第二重布线路RDC2形成在相对于第一重布线路RDC1的核心C上。
请参照图3A,第二重布线路RDC2包括第二导电层P2、设置在核心C上的第二介电层D2和设置在核心导电图案Pc上的第二导电通孔V2。第二导电图案P2可堆叠在第二介电层D2上,第二导电图案P2可通过第二导电通孔V2电连接至核心C。第二重布线路RDC2的形成工艺类似于第一重布线路RDC1,因此在此不再赘述。第二介电层D2和第二导电图案P2可依线路设计需求而交替地堆叠以形成多层的重布线路层。在一些实施例中,第一介电层D1的堆叠层数可以多于第二介电层D2的堆叠层数。在一些其他的实施例中,可视设计需求,而将第一介电层D1的堆叠层数设置为少于或等于第二介电层D2的堆叠层数。在一些实施例中,第一导电图案P1在第一重布线路RDC1的堆叠层数多于第二导电图案P2在第二重布线路RDC2的堆叠层数。在一些实施例中,第二导电通孔V2中的每一个可呈锥形,并朝核心C的方向渐窄。也就是,第二导电通孔V2和第一导电通孔V1均呈锥形,并均朝细重布线路FRDC的相同方向渐窄。举例来说,第二导电通孔V2远离核心C方向的一端的外径大于第二导电通孔V2朝向核心C方向的另一端的外径。在一些实施例中,第二导电通孔V2中的每一个在一剖视图中呈上宽下窄的梯形,如图3A所示,第二导电通孔V2的尺寸类似于第一导电通孔V1的尺寸。第二导电通孔V2中的每一个的尺寸大于细导电通孔FV中的每一个的尺寸。细导电图案FP的线宽和间距比第二导电图案P2的线宽和间距更精细。核心介电层Dc的杨氏模数可大于第二重布线路RDC2的第二介电层D2的杨氏模数。第二介电层D2的厚度可小于核心介电层Dc的厚度。在一些实施例中,第二介电层D2的热膨胀系数、第一介电层D1的热膨胀系数均大于核心介电层Dc的热膨胀系数。
请参照图3B,钝化层60设置在相对于核心C的第二重布线路RDC2上。钝化层60可具有暴露出一部分的第二导电图案P2的至少一个开口60a。在一些实施例中,表面处理层70可个别地设置在被开口60a暴露出的这部分的第二导电图案P2上。
请参照图3C,可从细重布线路FRDC移除暂时性基板50,以暴露出细导电图案FP。在一些实施例中,在移除暂时性基板50后,细导电图案FP被暴露出,然后可在细导电图案FP上形成表面处理层70作为保护。至此,封装基板200的工艺大致完成。封装基板200包括供进一步电连接的第二导电图案P2和细导电图案FP。在一些实施例中,细重布线路FRDC的厚度小于第二重布线路RDC2的厚度,且细导电图案FP的尺寸小于第二导电图案P2的尺寸。
图4是根据本发明一些实施例的封装结构的剖面示意图。请参照图4,封装结构300包括封装基板S和半导体芯片10。封装结构300可进一步包括至少一个导电端子20。在一些实施例中,最外层的细导电图案FP的连接至半导体芯片10的部分为凸块接垫(bump pad)。举例来说,设置在半导体芯片10的有源面的多个导电凸块12可用来将半导体芯片10电连接至封装基板S。随着半导体结构变得更先进,为了达到更高输入/输出密度的需求,使得导电凸块12的间距更为紧密,而封装基板S的细重布线路FRDC(例如图1E的封装基板100或图3C的封装基板200)可满足这种倒装芯片的高凸块密度(high bump density)的细微线宽和间距的需求。
进一步来说,封装基板S可以是如图1E所示的封装基板100。半导体芯片10可以利用倒装芯片技术而设置在相对于第一重布线路RDC1的细重布线路FRDC上,以电连接至细重布线路FRDC。在一些实施例中,细重布线路FRDC和第一重布线路RDC1可用来重新分配电源或接地线路的布线。导电端子20可设置在相对于半导体芯片10的核心C上,并通过核心C而电连接至半导体芯片10,由此封装结构300的半导体芯片10至导电端子20之间可具有较短的电性传输路径以达到较佳的电路性能。在一些其他实施例中,封装基板S可以是如图3C所示的封装基板200。半导体芯片10可设置在相对于第二重布线路RDC2的细重布线路FRDC上,以电连接至细重布线路FRDC。导电端子20可设置在相对于半导体芯片10的第二重布线路RDC2上,并通过第二重布线路RDC2电连接至半导体芯片10。
图5是根据本发明一些实施例的基板结构的俯视示意图。请参照图5,基板结构400包括第一部分410、第二部分420以及中间部分430。中间部分430可设置在第一部分410与第二部分420之间并电连接第一部分410与第二部分420。举例来说,基板结构400可作为母板(mother board)的基底或模组基板(module board)的基底,以用来承载电子元件(未示出),其中电子元件可安装在基板结构400的第一部分410和/或第二部分410上。基板结构400的第一部分410包括第一细重布线路层和设置在第一细重布线路层上并与第一细重布线路层电连接的第一粗重布线路层。
在一些实施例中,第一部分410的第一细重布线路层类似于前述实施例的细重布线路FRDC,举例来说,第一细重布线路层包括第一细导电图案(例如图1A中的细导电图案FP)、第一细介电层(例如图1A中的细介电层FD)以及第一细导电通孔(例如图1A中的细介电层FD)。第一部分420的第一粗重布线路层类似于前述实施例的第一重布线路RDC1,举例来说,第一粗重布线路层包括电连接至第一细导电图案的第一粗导电图案(例如图1B中的第一导电图案P1)、连接在第一粗导电图案和第一细导电图案之间的第一粗导电通孔(例如图1B中的第一导电通孔V1)。也就是,第一细导电通孔和第一粗导电通孔分别设置在第一细重布线路层的第一细导电图案的相对两侧,第一细重布线路层的第一细导电通孔的外径与第一粗重布线路的第一粗导电通孔的外径朝向同一方向渐窄,如图1B所示。在一些实施例中,第一细导电图案具有比第一粗导电图案的布线密度更加密集的布线密度,由此电子元件(例如具有高密度接点的有源或无源组件)可安装至第一部分410的第一细重布线路层上。在其他实施例中,基板结构400的第一部分410可以类似为如图1E所示的封装基板100或如图3C所示的封装基板200。也就是,基板结构400的第一部分410可以进一步包括核心C以加强整体结构的机械可靠度,也可以在核心C上选择性地设置第二重布线路RDC2以作为进一步的电连接。
基板结构400的第二部分420可包括第二细重布线路层和第二粗重布线路层中的至少一个。进一步来说,依据实际设计需求,第二部分420可以是细重布线路层(类似于前述实施例的细重布线路FRDC),或者也可以是粗重布线路层(类似于前述实施例的第一重布线路RDC1),在此便不再赘述。在一些实施例中,第二部分420可以类似于第一部分410,而包括第二细重布线路层和设置在第二细重布线路层上的第二粗重布线路层。在一些实施例中,第二部分420可以包括第二细重布线路层和设置在第二细重布线路层上的第二粗重布线路层以及设置在第二粗重布线路层上的核心(类似于前述实施例的图1E或图3C的结构),以加强整体结构的机械可靠度。
基板结构400的第二部分420可以是与第一部分410空间上分离的离散构件,而中间部分430包括线路以电连接第一部分410和第二部分420。举例来说,中间部分430的第一端432连接至第一部分410,且中间部分430相对于第一端432的第二端434连接至第二部分420。中间部分430的第一端432和第二端434与第一部分410和第二部分420所重叠的区域大小可视线路设计需求调整,本发明并不限制中间部分430与第一部分410和第二部分420重叠的区域大小。举例来说,第一部分410和第二部分420可以设置在中间部分430的同一侧。在其他实施例中,第一部分410和第二部分420可以设置在中间部分430的相对两侧,也就是,中间部分430是错位地夹在第一部分410和第二部分420之间。在一些实施例中,中间部分430为可挠性线路板。中间部分430还可进一步地包括信号传输元件,举例来说,信号传输元件可以是光纤,以传递安装在基板结构400上的电子元件所发出的光信号或电信号。由于基板结构400的第一部分410包括细重布线路层和粗重布线路层,可使具有高密度接点的芯片能够直接安装至细重布线路层上而不需设置额外的中介层,并且基板结构400利用可挠的中间部分430连接在第一部分410和第二部分420之间,使得基板结构400能够因应各种产品的配置需求而有不同的适应性变化,进而减少制造成本。
图6A是根据本发明一些实施例的电子装置的剖面示意图,图6B是图6A中区域A的放大示意图。请参照图6A和图6B,电子装置500包括基板结构510、芯片520以及影像感测单元530。基板结构510包括细重布线路层FRDC和设置在细重布线路层FRDC上并与细重布线路层FRDC电连接的粗重布线路层CRDC。在一些实施例中,粗重布线路层CRDC是沿着细重布线路层FRDC的厚度方向Z叠置,举例来说,细重布线路层FRDC的厚度可小于粗重布线路层CRDC的厚度。细重布线路层FRDC可从粗重布线路层CRDC的边缘向外延伸,例如细重布线路层FRDC的长度可大于粗重布线路层CRDC的长度。细重布线路层FRDC的杨氏模数小于粗重布线路层CRDC的杨氏模数,例如细重布线路层FRDC是可挠的,因此,未与粗重布线路层CRDC重叠的部分的细重布线路层FRDC可因应实际产品需求而弯曲。
细重布线路层FRDC包括细导电图案FP,而粗重布线路层CRDC包括粗导电图案CP,其中细导电图案FP的布线密度比粗导电图案CP的布线密度更密。细重布线路层FRDC还包括细导电通孔FV,而粗重布线路层还包括粗导电通孔CV,其中细导电通孔FV和粗导电通孔CV可分别设置在细导电图案FP的相对两侧,且细导电通孔FV的外径与粗导电通孔CV的外径朝向同一方向渐窄,如图6B所示。举例来说,细重布线路层FRDC类似于前述实施例(如图1B所示)的细重布线路层FRDC,而粗重布线路层CRDC类似于前述实施例(如图1B所示)的第一重布线路RDC1,因此在此便不再赘述。
在一些实施例中,细重布线路层FRDC具有第一开口OP1,而粗重布线路层CRDC具有与第一开口OP1相连通的第二开口OP2。举例来说,粗重布线路层CRDC的第二开口OP2至少暴露出芯片520的感测区522以使光线能够通过第一开口OP1和第二开口OP2而到达感测区522。在一些实施例中,粗重布线路层CRDC的第二开口OP2的尺寸足够大到能将芯片520容置在其中,且第二开口OP2暴露出部分的细重布线路层FRDC,以使容置在第二开口OP2中芯片520能够与被暴露出的细重布线路层FRDC彼此电连接。在一些实施例中,芯片520与被第二开口OP2暴露的这部分的细重布线路层FRDC直接电连接,而芯片520通过细重布线路层FRDC与粗重布线路层CRDC电连接,也就是,芯片520不与粗重布线路层CRDC直接电连接。在其他实施例中,芯片520可以设置在粗重布线路层CRDC相对于细重布线路层FRDC的另一侧上。
举例来说,芯片520可以是影像感测芯片,其包括感测区522和围绕感测区522的多个导电凸块524。可以利用倒装芯片的方式,将导电凸块524连接至被第二开口OP2暴露出的细导电图案FP上,以将芯片520安装在细重布线路层FRDC上,由此芯片520的信号可经由导电凸块524传递至安装在基板结构510上的其他电子元件。在一些实施例中,可以在细重布线路层FRDC上且在第二开口OP2中设置底胶(未示出),以保护导电凸块524。此外,芯片520的感测区522对应于细重布线路层FRDC的第一开口OP1,以避免感测区522被遮蔽。应当理解的是,虽然图6A仅示出一个芯片520,但可视需求增加芯片520的数量,本发明并不以此为限。
电子装置500的影像感测单元530例如设置在基板结构510上并对应于芯片520的感测区522。影像感测单元530可包括框架532、致动结构534以及滤光元件536。框架532可设置在基板结构510的细重布线路层FRDC上,举例来说,框架532与芯片520分别设置在细重布线路层FRDC的相对两侧。在一些实施例中,可通过粘着胶体(未示出)而将框架532设置在细重布线路层FRDC的细介电层FD上。
影像感测单元530的致动结构534可设置在框架532上且位于芯片520的上方。举例来说,致动结构534包括镜头承载座534a以及可活动地设置在镜头承载座534a中的镜头组件534b。镜头承载座534a可以通过粘着胶体(未示出)而固定在框架532上。在一些实施例中,致动结构534可以是音圈马达(Voice Coil Motor,VCM)致动器,而镜头组件534b可以由多个光学透镜所组成,通过音圈马达致动器可自动调整镜头组件534b而达到自动对焦的功能,以获得清晰的影像。滤光元件536可以设置在框架532上。在一些实施例中,框架532具有顶部开口532a,滤光元件536可以设置在框架532的顶部开口532a,而位于芯片520与镜头组件534b之间。举例来说,框架532的顶部开口532a被滤光元件536所封闭,由此避免外界空气中的微粒经由顶部开口532a进入到框架532内。在一些实施例中,滤光元件536可为表面涂布有抗红外线(IR)层和/或抗反射(AR)层的玻璃基板。举例来说,影像光束(未示出)可经由镜头组件534b和滤光元件536而投射至芯片520的感测区522。
电子装置500还可包括有源电子元件540、无源电子元件550和电连接部560。举例来说,有源电子元件540和无源电子元件550可以设置在与框架532同一侧的细重布线路层FRDC上,也就是说,有源电子元件540和无源电子元件550与芯片520分别设置在细重布线路层FRDC的相对两侧。在一些实施例中,有源电子元件540可以设置在框架532旁。无源电子元件550可以设置在细重布线路层FRDC上并被框架532所围绕。在一些实施例中,电子装置500可包括多个无源电子元件550,可视设计需求而将这些无源电子元件550设置在框架532内和/或设置在框架532外,也可以设置在框架532与有源电子元件540之间。在其他实施例中,可将无源电子元件550设置成围绕有源电子元件540,然而本发明并不限与此。有源电子元件540可以是处理芯片以进行信号处理,也可以是控制芯片、逻辑芯片、功率芯片、内存芯片等,而无源电子元件550可以是电感器,电容器或电阻器等。
在一些实施例中,电连接部560可设置在细重布线路层FRDC的边缘,并与框架532和/或有源电子元件540和无源电子元件550同侧。举例来说,框架532和电连接部560可以分别设置在细重布线路层FRDC的两端。电连接部560可以设置在细重布线路层FRDC未与粗重布线路层CRDC重叠的部分上,而可因应实际设计需求而弯曲细重布线路层FRDC。电连接部560例如是安装至细重布线路层FRDC以作为电连接至其他外接装置的电连接器,或是由细重布线路层FRDC的一部分形成以作为电连接至其他外接装置的金手指接点(goldenfinger contact)。举例来说,外接装置(未示出)的信号可至少经由电连接部560与细重布线路FRDC而传递到芯片520。应当理解的是,本发明并不限制有源电子元件540、无源电子元件550和电连接部560的设置数量,其可视实际设计需求而调整。通过采用包含粗重布线路层CRDC与细重布线路层FRDC的基板结构510,而无须设置额外的中介层,进而使得电子装置500能够减少整体厚度。
图7A是根据本发明另一些实施例的电子装置的剖面示意图、图7B是图7A中区域B的放大示意图、图7C是示出图7A中信号传输元件对于转换单元之间的仰视示意图。请参照图7A、图7B和图7C,电子装置600A包括基板结构610、信号传输元件620、芯片630以及转换单元640。基板结构610包括粗重布线路层CRDC以及埋设在粗重布线路层CRDC中的细重布线路层FRDC。举例来说,基板结构610具有第一侧S1以及相对于第一侧S1的第二侧S2,而细重布线路层FRDC可以设置在第一侧S1。粗重布线路层CRDC包括粗导电图案CP,而细重布线路层FRDC包括与粗导电图案CP电连接的细导电图案FP,其中细导电图案FP的布线密度比粗导电图案CP的布线密度更密。举例来说,细重布线路层FRDC类似于前述实施例(如图1B所示)的细重布线路层FRDC,而粗重布线路层CRDC类似于前述实施例(如图1B所示)的第一重布线路RDC1,因此在此便不再赘述。
电子装置600A的信号传输元件620例如埋设在基板结构610的第一侧S1。举例来说,信号传输元件620可设置在粗重布线路层CRDC中并位于细重布线路层FRDC旁。在一些实施例中,粗重布线路层CRDC中的粗介电层CD至少包覆信号传输元件620的底面及侧面。信号传输元件620的顶面可以被粗介电层CD暴露出或者被粗介电层CD覆盖。在其他实施例中,信号传输元件620可以嵌入在细重布线路层FRDC中。举例来说,信号传输元件620可以包括光纤,且信号传输元件620可包括覆盖在顶面的保护层,以保护光纤的核心部分。通过将光纤直接埋设在基板结构610中,可简化传统工艺中需要将每一条光纤进行额外封装的制造成本。芯片630例如设置在基板结构610的第一侧S1上,并连接至细重布线路层FRDC。举例来说,芯片630包括多个导电凸块632,而芯片630可以利用倒装芯片的方式安装至同样位于第一侧S1的细重布线路层FRDC上。芯片630例如是驱动电路芯片或控制芯片,然而本发明并不以此为限。通过将细重布线路层FRDC和信号传输元件620嵌入粗重布线路层CRDC中,使得基板结构610可以同时传输光信号及电信号,而可使设置在基板结构610上的芯片630能够处理更大量的信息。在其他实施例中,电子装置600A可视实际需求而进一步包括设置在基板结构610上并且与芯片630和转换单元640耦接的有源电子元件和/或无源电子元件,然而本发明并不限于此。
转换单元640例如设置在基板结构610上,用于在光信号与电信号之间进行转换。在一些实施例中,转换单元640设置在基板结构610的第一侧S1上并位于芯片630旁。转换单元640可耦接于信号传输元件620。举例来说,转换单元640具有多个连接端子642,而部分的连接端子642可与细重布线路层FRDC的细导电图案FP电连接,另一部分的接端子642与粗重布线路层CRDC的粗导电图案CP电连接,由此,芯片630的信号可经由细重布线路层FRDC而传递至转换单元640,而获得较短的信号传输路径,以提升电子装置600A的电气性能。在其他实施例中,转换单元640的连接端子642可以全数与粗导电图案CP连接。芯片630通过基板结构610的细重布线路层FRDC而与转换单元620电连接,芯片630的信号经由转换单元620而与信号传输元件620相互传递。
电子装置600A的转换单元640可将光信号转换为电信号和/或将电信号转换为光信号,并将电信号传递至基板结构610的信号传输元件620和细重布线路层FRDC。举例来说,信号传输元件620(例如光纤)可传递光信号至转换单元640,并通过转换单元640将光信号转换为电信号,再经由基板结构610而传递至芯片630。举例来说,信号传输元件620可以延伸至基板结构610的其他位置以连接在同个基板结构610上的转换单元(例如图7C的640A、640B),也就是,信号传输元件620可以在同个基板结构610上传递光信号。在一些实施例中,电子装置600A包括多条彼此独立的光纤620A、620B。电子装置600A也可包括更多条光纤,以达到高速信号传输的目的。
在一些实施例中,转换单元640可以是光电收发器(Optical-Electrical (OE)transceiver),其可包括光发射元件640A以及设置在光发射元件640A旁的光接收元件640B(如图7C所示)。举例来说,光发射元件640A和光接收元件640B分别地光学耦接至信号传输元件620A、620B。光发射元件640A例如包括激光器、垂直腔面发射激光器(Vertical CavitySurface Emitting Laser,VCSEL)或发光二极管等。光接收元件640B可包括光检测器(photodetector)或其他适合的光学元件。通过将多条光纤620A、620B埋入至基板结构610中,信号进入至光纤620B中(如图7C的箭头所示)以被光接收元件640B所接收,且光发射元件640A所发出的信号可通过光纤620A传递至其他外部装置(如图7C的箭头所示)。应当理解的是,电子装置600A的信号是双向传输,而在其他实施例中可以电子装置的信号也可以是单向传输。
图8是根据本发明又一些实施例的电子装置的剖面示意图。图8的电子装置600B类似于图7A的电子装置600A,其两者之间的差异在于图8的电子装置600B的转换单元640’是光电转换器(OE converter)。光电转换器可将由信号传输元件620(例如光纤)所传递的光信号转换为电信号。举例来说,转换单元640’具有光接收元件,而信号传输元件620(例如光纤)可传递光信号至转换单元640’的光接收元件,并通过转换单元640’将信号转换为电信号。转换后的电信号可至少通过基板结构610的细重布线路层FRDC而传递至芯片630。
图9是根据本发明再一些实施例的电子装置的剖面示意图。图9的电子装置600C类似于图7A的电子装置600A,其两者之间的差异在于图9的电子装置600C的转换单元640’’是电光转换器(Electrical-Optical (EO) converter)。电光转换器可将电信号转换为光信号而输出至信号传输元件620。举例来说,转换单元640’’具有光发射元件,而芯片630的电信号可以通过转换单元640’’转换为光信号。因此,转换后的光信号可通过光发射元件而将转换后的光信号发射至信号传输元件620,以传递至其他外部装置。
综上所述,本发明的基板结构的第一部分包括细重布线路层和粗重布线路层,可使具有高密度接点的芯片能够直接安装至细重布线路层上而不需设置额外的中介层,因此能减少整体结构的厚度,并且基板结构利用可挠的中间部分连接在第一部分和第二部分之间,使得基板结构能够因应各种产品的配置需求而有不同的适应性变化,进而减少制造成本。此外,本发明的一种电子装置包括类似于上述的基板结构,并且将感测芯片设置在基板结构中并直接连接至基板结构的细重布线路层上,因此不需设置额外的中介层,进而减少电子装置的厚度,再者,还可在基板结构的细重布线路层上设置其他有源或无源电子元件,以使电子装置达到轻薄短小的设计需求。本发明的另一种电子装置包括类似于上述的基板结构,且通过将细重布线路层和信号传输元件嵌入粗重布线路层中,使得电子装置的基板结构可以同时传输光信号及电信号,而可使设置在基板结构上的芯片能够处理更大量的信息。
最后应说明的是:以上各实施例仅用于说明本发明的技术方案,而非对其限制;尽管参照前述各实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分或者全部技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (19)

1.一种基板结构,其特征在于,包括:
第一部分,所述第一部分包括:
第一细重布线路层,所述第一细重布线路层包括第一细导电图案;以及
第一粗重布线路层,所述第一粗重布线路层设置在所述第一细重布线路层上并电连接所述第一细重布线路层,所述第一粗重布线路层包括电连接至所述第一细导电图案的第一粗导电图案,其中所述第一细导电图案的布线密度比所述第一粗导电图案的布线密度更密;
第二部分,所述第二部分包括第二细重布线路层和第二粗重布线路层中的至少一个;以及
中间部分,所述中间部分设置在所述第一部分与所述第二部分之间并电连接所述第一部分与所述第二部分。
2.根据权利要求1所述的基板结构,其特征在于,所述第二部分包括:
所述第二细重布线路层,所述第二细重布线路层包括第二细导电图案;以及
所述第二粗重布线路层,所述第二粗重布线路层设置在所述第二细重布线路层上并包括电连接至所述第二细导电图案的第二粗导电图案,其中所述第二细导电图案的布线密度比所述第二粗导电图案的布线密度更密。
3.根据权利要求1所述的基板结构,其特征在于,所述中间部分为可挠性线路板,所述中间部分的第一端连接至所述第一部分,所述中间部分的相对于所述第一端的第二端连接至所述第二部分。
4.根据权利要求3所述的基板结构,其特征在于,所述基板结构适于与电子元件连接,所述中间部分包括信号传输元件,以传递所述电子元件所发出的信号。
5.根据权利要求1所述的基板结构,其特征在于,所述第一细重布线路层还包括第一细导电通孔,所述第一粗重布线路层还包括第一粗导电通孔,所述第一细导电通孔和所述第一粗导电通孔分别设置在所述第一细重布线路层的所述第一细导电图案的相对两侧。
6.根据权利要求5所述的基板结构,其特征在于,所述第一细重布线路层的所述第一细导电通孔的外径和所述第一粗重布线路层的所述第一粗导电通孔的外径中的至少一个朝向一方向渐窄。
7.根据权利要求5所述的基板结构,其特征在于,所述第一细重布线路层的所述第一细导电通孔的所述外径与所述第一粗重布线路的所述第一粗导电通孔的所述外径朝向同一方向渐窄。
8.根据权利要求1所述的基板结构,其特征在于,所述第一部分还包括:
核心,所述核心设置在相对于所述第一细重布线路层的所述第一粗重布线路层上,并电连接至所述第一粗导电图案,其中所述核心的杨氏模数大于所述第一粗重布线路层的杨氏模数。
9.一种电子装置,其特征在于,包括:
基板结构,所述基板结构包括:
细重布线路层,所述细重布线路层具有第一开口并包括细导电图案;以及
粗重布线路层,所述粗重布线路层具有与所述第一开口连通的第二开口,且所述粗重布线路层设置在所述细重布线路层上并电连接所述细重布线路层,所述粗重布线路层包括电连接至所述细导电图案的粗导电图案,其中所述细导电图案的布线密度比所述粗导电图案的布线密度更密,且所述粗重布线路层的所述第二开口暴露出至少部分的所述细重布线路层;
芯片,所述芯片包括感测区,且设置在所述粗重布线路层的所述第二开口中并与被所述第二开口暴露的所述至少部分的所述细重布线路层电连接,其中所述细重布线路层的所述第一开口暴露出所述芯片的所述感测区;以及
影像感测单元,所述影像感测单元设置在所述基板结构上并对应于所述芯片的所述感测区。
10.根据权利要求9所述的电子装置,其特征在于,所述影像感测单元包括:
框架,所述框架设置在所述基板结构上,其中所述框架与所述芯片分别设置在所述细重布线路层的相对两侧;
致动结构,所述致动结构设置在所述框架上且位于所述芯片的上方,包括镜头承载座以及可活动地设置在所述镜头承载座中的镜头组件;以及
滤光元件,所述滤光元件设置在所述框架上,且位于所述芯片与所述镜头组件之间。
11.根据权利要求9所述的电子装置,其特征在于,所述基板结构的所述细重布线路层还包括细导电通孔,所述粗重布线路层还包括粗导电通孔,所述细导电通孔和所述粗导电通孔分别设置在所述细重布线路层的所述细导电图案的相对两侧。
12.根据权利要求11所述的电子装置,其特征在于,所述基板结构的所述细重布线路层的所述细导电通孔的外径与所述粗重布线路层的所述粗导电通孔的外径中的至少一个朝向一方向渐窄。
13.根据权利要求11所述的电子装置,其特征在于,所述基板结构的所述细重布线路层的所述细导电通孔的外径与所述粗重布线路层的所述粗导电通孔的外径朝向同一方向渐窄。
14.根据权利要求9所述的电子装置,其特征在于,所述基板结构的所述细重布线路层的厚度小于所述粗重布线路层的厚度,且所述细重布线路层从所述粗重布线路层的边缘向外延伸。
15.一种电子装置,其特征在于,包括:
基板结构,所述基板结构包括:
粗重布线路层,所述粗重布线路层包括粗导电图案;以及
细重布线路层,所述细重布线路层埋设在所述粗重布线路层中,且包括与所述粗导电图案电连接的细导电图案,其中所述细导电图案的布线密度比所述粗导电图案的布线密度更密;
信号传输元件,所述信号传输元件埋设在所述基板结构中;
芯片,所述芯片设置在所述基板结构上并连接至所述细重布线路层;以及
转换单元,所述转换单元设置在所述基板结构上,位于所述芯片旁并耦接至所述信号传输元件,其中所述芯片通过所述基板结构的所述细重布线路层而与所述转换单元电连接,所述芯片的第一信号经由所述转换单元而传递至所述信号传输元件和/或所述信号传输元件的第二信号经由所述转换单元而传递至所述芯片。
16.根据权利要求15所述的电子装置,其特征在于,所述电子装置包括多个信号传输元件,所述第一信号为电信号而所述第二信号为光信号,所述转换单元用于在所述光信号与所述电信号之间进行转换,且所述转换单元包括:
光发射元件,所述光发射元件光学耦接至所述信号传输元件中的一个;以及
光接收元件,所述光接收元件设置在所述光发射元件旁并光学耦接所述信号传输元件中的另一个。
17.根据权利要求15所述的电子装置,其特征在于,所述基板结构的所述细重布线路层还包括细导电通孔,所述粗重布线路层还包括粗导电通孔,所述细导电通孔和所述粗导电通孔分别设置在所述细重布线路层的所述细导电图案的相对两侧。
18.根据权利要求17所述的电子装置,其特征在于,所述基板结构的所述细重布线路层的所述细导电通孔的外径与所述粗重布线路的所述粗导电通孔的外径中的至少一个朝向一方向渐窄。
19.根据权利要求17所述的电子装置,其特征在于,所述基板结构的所述细重布线路层的所述细导电通孔的外径与所述粗重布线路的所述粗导电通孔的外径朝向同一方向渐窄。
CN201811385029.0A 2017-12-07 2018-11-20 基板结构及电子装置 Pending CN109904134A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762596068P 2017-12-07 2017-12-07
US62/596,068 2017-12-07
TW107133917 2018-09-26
TW107133917A TWI718415B (zh) 2017-12-07 2018-09-26 基板結構及電子裝置

Publications (1)

Publication Number Publication Date
CN109904134A true CN109904134A (zh) 2019-06-18

Family

ID=66697227

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811385029.0A Pending CN109904134A (zh) 2017-12-07 2018-11-20 基板结构及电子装置

Country Status (2)

Country Link
US (1) US10535622B2 (zh)
CN (1) CN109904134A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112133696A (zh) * 2019-06-25 2020-12-25 台湾积体电路制造股份有限公司 封装件及其形成方法
WO2022174396A1 (zh) * 2021-02-19 2022-08-25 华为数字能源技术有限公司 封装结构、动力电气控制系统及制造方法
WO2023104097A1 (en) * 2021-12-08 2023-06-15 Tongfu Microelectronics Co., Ltd. Fan-out packaging method and packaging structure thereof

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102619666B1 (ko) 2016-11-23 2023-12-29 삼성전자주식회사 이미지 센서 패키지
US10643936B2 (en) * 2017-05-31 2020-05-05 Dyi-chung Hu Package substrate and package structure
US10903157B2 (en) * 2019-03-08 2021-01-26 Skc Co., Ltd. Semiconductor device having a glass substrate core layer
US11088068B2 (en) * 2019-04-29 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of manufacturing the same
US10937736B2 (en) * 2019-06-14 2021-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid integrated circuit package and method
TWI751877B (zh) * 2020-03-30 2022-01-01 胡迪群 半導體裝置及其製造方法
TWI711192B (zh) * 2020-04-21 2020-11-21 欣興電子股份有限公司 發光二極體封裝結構及其製作方法
EP4040481A1 (en) * 2021-02-09 2022-08-10 InnoLux Corporation Electronic device

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150357276A1 (en) * 2014-06-10 2015-12-10 Shinko Electric Industries Co., Ltd. Wiring substrate, semiconductor device, and method for manufacturing wiring substrate
CN107170730A (zh) * 2016-03-08 2017-09-15 胡迪群 具有双面细线重新分布层的封装基材

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9627285B2 (en) * 2014-07-25 2017-04-18 Dyi-chung Hu Package substrate
TWI570842B (zh) 2015-07-03 2017-02-11 矽品精密工業股份有限公司 電子封裝件及其製法
US9799571B2 (en) * 2015-07-15 2017-10-24 Globalfoundries Singapore Pte. Ltd. Methods for producing integrated circuits with interposers and integrated circuits produced from such methods
US10037946B2 (en) * 2016-02-05 2018-07-31 Dyi-chung Hu Package structure having embedded bonding film and manufacturing method thereof
US11018080B2 (en) * 2016-03-21 2021-05-25 Agency For Science, Technology And Research Semiconductor package and method of forming the same
US10141198B2 (en) * 2016-07-08 2018-11-27 Dyi-chung Hu Electronic package and manufacturing method thereof
US10002852B1 (en) * 2016-12-15 2018-06-19 Dyi-chung Hu Package on package configuration

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150357276A1 (en) * 2014-06-10 2015-12-10 Shinko Electric Industries Co., Ltd. Wiring substrate, semiconductor device, and method for manufacturing wiring substrate
CN107170730A (zh) * 2016-03-08 2017-09-15 胡迪群 具有双面细线重新分布层的封装基材

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112133696A (zh) * 2019-06-25 2020-12-25 台湾积体电路制造股份有限公司 封装件及其形成方法
WO2022174396A1 (zh) * 2021-02-19 2022-08-25 华为数字能源技术有限公司 封装结构、动力电气控制系统及制造方法
WO2023104097A1 (en) * 2021-12-08 2023-06-15 Tongfu Microelectronics Co., Ltd. Fan-out packaging method and packaging structure thereof

Also Published As

Publication number Publication date
US10535622B2 (en) 2020-01-14
US20190181112A1 (en) 2019-06-13

Similar Documents

Publication Publication Date Title
CN109904134A (zh) 基板结构及电子装置
US5262351A (en) Process for manufacturing a multilayer integrated circuit interconnection
JP4163689B2 (ja) 電気光学組立品
JP3882738B2 (ja) 複合チップモジュール及びその製造方法、並びに複合チップユニット及びその製造方法
US7142739B2 (en) Photoelectronic device and production method of the same
EP2828890B1 (en) An assembly and a chip package
KR100890073B1 (ko) 수직으로 적층된 반도체 장치 및 그 제조 방법
TWI726148B (zh) 光學裝置及其製造方法
US20100244226A1 (en) Stackable electronic package and method of fabricating same
TWI718415B (zh) 基板結構及電子裝置
US20190273060A1 (en) Semiconductor package having reduced internal power pad pitch
US20220406734A1 (en) Flip-chip packaging substrate and method for fabricating the same
US20220375919A1 (en) Manufacturing method of package structure
TW202145465A (zh) 模組化之堆疊式矽封裝組件
US20210134751A1 (en) Electronic device package and method for manufacturing the same
US8631566B2 (en) Circuit board structure comprising an electrical component and a method for manufacturing a circuit board structure comprising an electrical component
US20080135939A1 (en) Fabrication method of semiconductor package and structure thereof
CN106449680A (zh) 图像传感器模组及其制作方法
US7785928B2 (en) Integrated circuit device and method of manufacturing thereof
US11153963B2 (en) Circuit carrier structure and manufacturing method thereof
JP2004327516A (ja) 多層光電気混載基板およびその製造方法
JP2011187911A (ja) サイドパッケージ型プリント回路基板
CN112713495A (zh) 光电子封装和其制造方法
EP1676471B1 (en) Electronic device and method of manufacturing thereof
CN218350539U (zh) 封装件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20190618