CN109860199A - 存储器元件及其操作方法 - Google Patents

Abstract

一种存储器元件及其操作方法，存储器元件包括一外围电路部分及位于外围电路上的一阵列部分。阵列部分包括一底导电层；位于底导电层上的一隔离层；位于隔离层上的一半导体基材；位于半导体基材上的一多层叠层结构；位于一第一贯穿开口的侧壁上的一通道层；一存储层。底导电层与半导体基材是通过隔离层电性绝缘。多层叠层结构包括位于半导体基材上的第一绝缘层；位于第一绝缘层上的第一导电层；位于第一绝缘层之上的多个第二绝缘层；及与第二绝缘层交错叠层的多个第二导电层。第一贯穿开口暴露半导体基材。通道层电性接触半导体基材。存储层位于通道层与第一导电层之间及通道层与第二导电层之间。第一贯穿开口穿过多层叠层结构以暴露出半导体基材。

Description

存储器元件及其操作方法

技术领域

本发明是有关于一种非易失性存储器(Non-Volatile Memory，NVM)元件及其制作方法。特别是有关于一种垂直通道存储器元件及其操作方法。

背景技术

非易失性存储器元件具有存入元件中的数据不会因为电源供应的中断而消失的特性，因而成为目前普遍被用来储存数据的存储器元件之一。闪存是一种典型的非易失性存储器技术。

具有垂直通道的非易失性存储器元件，例如垂直通道NAND闪存，一般包括一半导体基材；多个绝缘层和多晶硅层交错叠层在半导体基材上所形成的多层叠层结构；依序在穿过多层叠层结构的贯穿开口的侧壁上所形成的存储层(例如硅-硅氧化物-氮化硅-硅氧化物-硅(SONOS)存储层、间隙工程硅-硅氧化物-氮化硅-硅氧化物-硅(BE-SONOS)存储层、或电荷捕捉存储器(charge trapping memory))以及多晶硅通道层；以及在存储层、通道层以及多晶硅层上定义出的多个存储单元。存储单元是通过通道层与作为底部共享源极线的半导体基材电性连接。其中，底部共享源极线可用来进行非易失性存储器元件的区块擦除(block erase)操作。

然而，由于传统的非易失性存储器元件的基材可作为底部共享源极线，并具有形成于基材的掺杂区，阻值偏高。加上，掺杂区与基材之间的接合接口会产生寄生电容，不仅会增加功率消耗而且会对讯号产生干扰以及时间延迟(RC delay)，进而降低存储器元件写入/读取操作的可靠度以及元件速度。此外，由于传统的基材可以是一硅基材，传统的非易失性存储器元件的阵列部分及外围电路部分可能以并排的方式配置于一相同平面上，如此芯片的面积仍然太大。

因此，有需要提供一种垂直通道闪存元件，来解决已知技术所面临的问题。

发明内容

本发明的一个面向是有关于根据本揭露的一实施例的一种存储器元件，包括一外围电路部分及位于外围电路上的一阵列部分。阵列部分包括一底导电层；位于底导电层上的一隔离层；位于隔离层上的一半导体基材；以及位于半导体基材上的一多层叠层结构；位于一第一贯穿开口的侧壁上的一通道层；以及一存储层。底导电层与半导体基材是通过隔离层电性绝缘。多层叠层结构包括位于半导体基材上的第一绝缘层；位于第一绝缘层上的第一导电层；位于第一绝缘层之上的多个第二绝缘层；及与第二绝缘层交错叠层的多个第二导电层。第二导电层是绝缘于第一导电层。第一贯穿开口暴露半导体基材。通道层电性接触半导体基材。存储层位于通道层与第一导电层之间，以及通道层与第二导电层之间。第一贯穿开口穿过多层叠层结构以暴露出半导体基材。

本发明的另一个面向是有关于根据本揭露的一实施例的存储器元件的操作方法。此一存储器元件的操作方法包括：依据一选定的操作模式，通过控制底导电层的电位，调整半导体基材的电特性，其中选定的操作模式为写入、读取或擦除。

附图说明

为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，特举数个较佳实施例，并配合所附图式，作详细说明如下：

图1绘示根据本发明的一实施例的存储器元件的剖面示意图。

图2绘示根据本发明的另一实施例的存储器元件的剖面示意图。

图3A绘示根据本发明的一实施例的存储器元件在进行读取操作时的部分放大示意图。

图3B绘示根据本发明的一实施例的存储器元件在进行擦除操作时的部分放大示意图。

【符号说明】

100、200：存储器元件

100a、200a：外围电路部分

100b、200b：阵列部分

101：介电层

102：底导电层

103：隔离层

104：半导体基材

104a：顶面

107：存储层

108：通道层

108a：底面

110：多层叠层结构

110a：第一贯穿开口

110b：第二贯穿开口

111：第一导电层

112-114：第二导电层

121：第一绝缘层

122-125：第二绝缘层

129：间隙壁介电层

130：空气间隙

131：焊垫

133：金属插塞

134：基材连接线

135：介电填充物

137：存储单元

138、139：内联机

141：金属氧化物半导体结构

143、243：底栅极连接线

1041：第一阱

1042：第二阱

L1、L2、L3：反转层

Vcc：逻辑供应电压

具体实施方式

本发明是提供一种存储器元件及其操作方法，可改善已知存储器元件芯片面积大以及底部共同源极线与底部基材所产生的电阻偏高的问题。为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明。

但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅系用以例示本发明的技术特征，并非用以限定本发明的权利要求范围。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与图式之中，相同的元件，将以相同的元件符号加以表示。

图1绘示根据本发明的一实施例的存储器元件100的剖面示意图。存储器元件100系一种垂直通道NAND闪存元件。

请参照图1，存储器元件100可包括一外围电路部分100a及一阵列部分100b。阵列部分100b配置于外围电路部分上。外围电路部分100b可包括一金属氧化物半导体结构(Complementary Metal-Oxide-Semiconductor structure)141。阵列部分100a可包括一底导电层102、一隔离层103、一半导体基材104及一多层叠层结构110。隔离层103位于底导电层102上。半导体基材104位于隔离层103上。多层叠层结构110提供于半导体基材104上。介电层101可配置于底导电层102与外围电路部分100a之间。介电层101的厚度可以是0至2000埃(Angstrom，)。介电层101是选择性设置的。由于有层间介电层(ILD layer)(亦即是介电层101)设置于外围电路部分100a上，底导电层102并不会与底部的金属氧化物半导体形成短路。底导电层102的长度可等于或大于半导体基材104的长度。亦即，底导电层102的一边缘可对齐于半导体基材104的一边缘，或者底导电层102的一边缘可对超过半导体基材104的一边缘。

在本发明的一些实施例中，介电层101可由介电材料所制成，介电材料例如是硅氧化物、硅氮化物(silicon nitride，SiN)、硅氮氧化物(silicon oxynitride，SiON)、硅酸盐或上述的任一组合。底导电层102可由导电材料所制成，例如多晶硅、p型或n型掺杂的半导体材料、金属或上述的任一组合。隔离层103可由介电材料所制成，介电材料例如是硅氧化物、硅氮化物、硅氮氧化物、高介电常数材料(high-k material)、硅酸盐或上述的任一组合。半导体基材104可由p型掺杂、n型掺杂或未掺杂的半导体材料，例如是多晶硅、锗(germanium，Ge)或其他合适的半导体材料所制成。在本实施例中，半导体基材104是由p型的轻度掺杂的多晶硅或未掺杂的多晶硅所制成。在本揭露的一些实施例中，底导电层102、隔离层103及半导体基材104可通过低压化学气相沉积(Low Pressure Chemical VaporDeposition，LPCVD)工艺，制作而成。若底导电层102是多晶硅(N+或P+)，隔离层103的形成可通过氧化底导电层102以形成一氧化物层。

多层叠层结构110可包括一第一绝缘层121、一第一导电层111、多个第二绝缘层122-125以及与第二绝缘层122-125交错叠层的多个第二导电层112-114所制成。第一绝缘层121、第一导电层111、第二绝缘层122-125及第二导电层112-114系相互平行，并且沿着Z轴方向彼此交错叠层在于半导体基材104上，如图1所示。在本实施例之中，第一绝缘层121及第二绝缘层125分别是位于多层叠层结构110的顶层以及位于多层叠层结构110的最底层，而第一绝缘层121是与半导体基材104直接接触，并使半导体基材104与第一导电层111电性隔离。第一贯穿开口110a穿过多层叠层结构110，并暴露一部分的半导体基材104。在本揭露的一些实施例中，第一导电层111及第二导电层112-114可以是由多晶硅、金属或其他合适的导电材质，及高介电常数材料所构成。在本实施例之中，第一导电层111及第二导电层112-114是由金属层，例如氮化钛/钨(TiN/W)、氮化钽/钨(TaN/W)、氮化钽/铜(TaN/Cu)以及其他可能的材料，以及高介电常数材料，例如氧化铝(Al₂O₃)、二氧化铪(HfO₂)、二氧化锆(ZrO₂)以及其他材料所构成。第一导电层111及第二导电层112-114的材料可以相同。

在本揭露的一些实施例中，第一绝缘层121及第二绝缘层122-125可由介电材料所制成，介电材料例如是硅氧化物、硅氮化物、硅氮氧化物、硅酸盐或上述的任一组合。在本实施例中，第一绝缘层121及第二绝缘层122-125是由硅氧化物所制作而成。第一绝缘层121及第二绝缘层122-125的材料可以相同。在本揭露的一些实施例中，第一绝缘层121、第二绝缘层122-125、第一导电层111、第二导电层112-114可通过低压化学气相沉积(LPCVD)工艺，制作而成。

在本发明的一些实施例中，底导电层102的厚度可典型地为400至600埃或者是200至2000埃。隔离层103的厚度范围可以是介于20埃至500埃之间，较佳是介于20-100埃。半导体基材104的厚度可介于200埃至2000埃之间。绝缘层121的厚度可介于50埃至500埃之间，较佳为200埃。

在本揭露的一些实施例中，多个第一贯穿开口110a可通过刻蚀工艺所形成。刻蚀工艺可包括以图案化硬掩模层(未绘示)为刻蚀掩模，通过非等向刻蚀工艺(anisotropicetching process)，例如反应离子刻蚀(Reactive Ion Etching，RIE)工艺，对多层叠层结构110进行刻蚀。藉以在多层叠层结构110之中形成沿着Z轴方向向下延伸，且截面形状实质为圆形的贯穿孔(第一贯穿开口110a)，将位于第一贯穿开口110a的底面的一部分半导体基材104，以及用来作为第一贯穿开口110a的侧壁的一部分第一绝缘层121、第一导电层111、第二导电层112及第二绝缘层122-125暴露出来。

通道层108配置于至少一第一贯穿开口110a的至少一侧壁上，并电性接触于半导体基材104。存储层107配置于通道层108与第一导电层111之间，以及通道层108与第二导电层112-114。在本揭露中，通道层108的底面108a比半导体基材104的顶面104a低。然而，应理解的是，半导体基材104及通道层108的配置并不限于此。在第一贯穿开口110a的底部并没有形成(例如是通过选择性外延生长(Selective Epitaxial Growth，SEG)工艺)接触于半导体基材104的接触插塞。通道层108可直接接触于半导体基材104。

在本发明的一些实施中，存储层107的形成包括下述部骤：首先形成具有，例如氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide，ONO)、氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide-Nitride-Oxide，ONONO)或氧化硅-氮化硅-氧化硅-氮化硅-氧化硅-氮化硅-氧化硅(Oxide-Nitride-Oxide-Nitride-Oxide-Nitride-Oxide，ONONONO)结构的复合层(但不以此为限)，形成于第一贯穿开口110a的侧壁。通道层108可由半导体材料所构成，例如是硅、锗或其他掺杂或无掺杂的半导体材质。在本实施例中，通道层108系由无掺杂的多晶硅所构成。

多个存储单元137可定义于第二导电层112与113、存储层107、及通道层108之间的交叉点，以形成多层叠层结构110中的存储单元阵列。

存储器元件100可更包括绝缘材料109，例如二氧化硅、至少一空气间隙(air gap)130、焊垫131、至少一第二贯穿开口110b、间隙壁介电层(dielectric spacer)129、金属插塞133、介电填充物135、内联机138及139、及基材连接线134。空气间隙130形成于第一贯穿开口110a中。焊垫131形成于绝缘材料109中，以与通道层108形成电性接触。第二贯穿开口110b穿过多层叠层结构110。间隙壁介电层129形成于第二贯穿开口110b的侧壁上。金属插塞133形成于第二贯穿开口110b中。介电填充物135形成于半导体基材104及多层叠层结构110上。内联机138及139分别形成于焊垫131及金属插塞133上。基材连接线134配置于半导体基材104上。

金属插塞133电性接触于半导体基材104且通过间隙壁介电层129电性绝缘于第一导电层111及第二导电层112-114。基材连接线134电性接触于半导体基材104且通过介电填充物135电性绝缘于第一导电层111与第二导电层112-114。半导体基材104可包括n型掺杂或p型掺杂的第一阱1041及第二阱1042。金属插塞133及基材连接线134可分别配置于第一阱1041及第二阱1042上，且分别电性接触于第一阱1041及第二阱1042。在本实施例中，第一阱1041是使用n型掺杂物所掺杂(N+阱)，第二阱1042是使用p型掺杂物所掺杂(P+阱)。在本发明的一些实施例中，金属插塞133可作为存储器元件100的源极线。而位于存储器阵列中由第一导电层111、第二导电层112-113、存储层107和存储单元阵列的通道层108所形成的存储单元137，可经由位线(未绘示)耦接至译码器，例如行译码器或列译码器或(未绘示)。

在一实施例中，底栅极连接线143可形成于金属氧化物半导体结构141上，以电性接触底导电层141。可透过底栅极连接线143由金属氧化物半导体结构141的源极或漏极施加一电压于底导电层102。内联机138及139、基材连接线134与底栅极连接线143可由导电材料所制作而成。

相较于阵列部分与外围电路部分以并排的方式配置于相同平面上的比较例而言，由于本揭露的阵列部分100b可叠层于外围电路部分100a上，存储元件的面积可减少。再者，本揭露的存储元件100已具有底导电层102，并不需要进行一选择性外延生长工艺以改善擦除的功能，相较于需要进行一选择性外延生长工艺的比较例而言，能降低热预算(thermalbudget)，并使得存储元件100的形成方法可更为简易。

图2绘示根据本发明的另一实施例的存储器元件200的剖面示意图。此实施例与图1的实施例的不同之处在于底栅极连接线243。因此，其他类似之处于此不再重复描述。

请参照图2，存储器元件200包括外围电路部分200a及位于外围电路部分200a上的阵列部分200b。底栅极连接线243穿过介电填充物135以电性接触底导电层102。底导电层102的高度可大于多层叠层结构110的高度。一电压可由一电源(未绘示)通过配置于底导电层102上的底栅极连接线243供应至底导电层102。为了提供着陆区给底栅极连接线243，底导电层102的长度可大于半导体基材104的长度，且底导电层102的一边缘可超过半导体基材104的一边缘。

本揭露提供一种用于操作存储器元件的方法，如下列表一所示。

表一

存储器元件(例如是存储器元件100)的操作方法可包括依据所选操作模式(例如是写入(program)、读取(read)、擦除(erase))通过使用控制器(未绘示)控制底栅极(例如是底导电层102)的电位，调整半导体基材104的电特性。控制器可为一状态机(statemachine)，决定所选的操作模式应为写入、读取或擦除。

在一实施例中，当所选操作模式是「写入」时，施加至所选位线(selected bitlinew(BL))的电压可以是0伏特(V)；施加至未选位线(unselected BL)的电压可以是用于禁止的正向逻辑供应电压(Vcc)；供应至所选串行选择线(selected string select line(SSL))的电压可以是正向逻辑供应电压；施加至未选串行选择线(unselected SSL)的电压可以是0伏特；施加至电性耦接于目标存储单元(例如是存储单元137)的字线(WLn，例如是第二导电层113)的电压可以是约20伏特的写入电压(Vpgm)；施加至另一位线(WLn-1，例如是第二导电层112)的电压可以是约8伏特的导通电压(Vpass)；施加至接地选择线(groundselect layer(GSL)，例如是第一导电层111)的电压可以是0伏特；施加至基材连接线(例如是基材连接线134)的电压可以是0伏特；施加至源极线(例如是金属插塞133)的电压可以是0伏特；施加至底栅极(例如是底导电层102)的电压可以是0伏特。

当所选操作模式是「读取」时，施加至所选位线的电压可以是正向逻辑供应电压；施加至未选位线的电压可以是0伏特；供应至所选串行选择线的电压可以是正向逻辑供应电压；施加至未选串行选择线的电压可以是0伏特；施加至电性耦接于目标存储单元(例如是存储单元137)的字线(WLn，例如是第二导电层113)的电压可以是参考电压(Vref)；施加至另一位线(WLn-1，例如是第二导电层112)的电压可以是导通电压；施加至接地选择线(例如是第一导电层111)的电压可以是正向逻辑供应电压；施加至基材连接线(例如是基材连接线134)的电压可以是0伏特，或者基材连接线可以为浮接(floating)；施加至源极线(例如是金属插塞133)的电压可以是0伏特；施加至底栅极(例如是底导电层102)的电压可以是正向逻辑供应电压。

当所选操作模式是「擦除」时，所选位线可以为浮接；未选位线可以为浮接；所选串行选择线可以为浮接；未选串行选择线可以为浮接；施加至电性耦接于目标存储单元(例如是存储单元137)的字线(WLn，例如是第二导电层113)的电压可以是0伏特；施加至另一位线(WLn-1，例如是第二导电层112)的电压可以是0伏特；接地选择线(例如是第一导电层111)可以为浮接；施加至基材连接线(例如是基材连接线134)的电压可以是20伏特；源极线(例如是金属插塞133)可以为浮接；施加至底栅极(例如是底导电层102)的电压可以是负向逻辑供应电压，或者底栅极(例如是底导电层102)可以为浮接。

图3A绘示根据本发明的一实施例的存储器元件在进行读取操作时的部分放大示意图。

请参照图3A，存储器元件(例如是存储器元件100)的所选操作模式是读取。在本实施例中，半导体基材104是一p型掺杂基材，一正向逻辑供应电压施加于作为接地选择线的第一导电层111，且一正向逻辑供应电压施加于作为底栅极的底导电层102。由于通过第一导电层111可在半导体基材104中产生由电子所形成的第一反转层(first inversionlayer)L1，通过底导电层102可在半导体基材104中产生由电子所形成的第二反转层L2，由第一导电层111与底导电层102所形成的双栅极结构可加强n+反转层，以降低通道的电阻，且相较于不具有底导电层作为底栅极层的比较例而言，本揭露的存储器元件的读取速度能够更快。

图3B绘示根据本发明的一实施例的存储器元件在进行擦除操作时的部分放大示意图。

请参照图3B，存储器元件(例如是存储器元件100)的所选操作模式是擦除。在本实施例中，半导体基材104是一p型掺杂基材，作为接地选择线的第一导电层111为浮接，且一反向逻辑供应电压(-Vcc)施加于作为底栅极的底导电层102。正向逻辑供应电压及反向逻辑供应电压的极性不同。通过施加至底导电层102的反向逻辑供应电压，在半导体基材104中产生由空穴所形成的第三反转层L3。由于可施加反向逻辑供应电压至底导电层102，可增加在半导体基材104中所产生的空穴，可增加在半导体基材104中的p型掺杂物浓度，且相较于不具有底导电层作为底栅极的比较例而言，本揭露的存储器元件的擦除速度能够更快。可选择性地施加反向逻辑供应电压至底导电层。在一些实施例中，底导电层102亦可以为浮接。

再者，由于本揭露的底导电层102可增强擦除功能，并不需要为了较佳的擦除功能而在存储器元件中进行一选择性外延生长工艺。换言之，由选择性外延生长工艺所造成的高热预算可被降低，且相较于需要进行选择性外延生长工艺的比较例而言，本揭露的存储器元件的制造方法可较为简易。

第一导电层111可在半导体基材104中产生由电子所形成的第一反转层(firstinversion layer)L1，通过底导电层102可在半导体基材104中产生由电子所形成的第二反转层L2，由第一导电层111与底导电层102所形成的双栅极结构可加强n+反转层，以降低通道的电阻，且相较于不具有底导电层作为底栅极层的比较例而言，本揭露的存储器元件的读取速度能够更快。

在一比较例之中，存储器元件可使用N+底源极线(N+lower source line)作为基材及底共享源极线来取代硅基材，以降低在底部共享源极线之中所产生的寄生电容所导致的讯号干扰。如此，可使用栅极引发漏极漏电流(gate induced drain leakage)的方式进行擦除操作，栅极引发漏极漏电流需要在靠近底选择栅极层之处产生空穴流以增加本体电位。然而，使用N+底源极线并利用栅极引发漏极漏电流的方式进行擦除操作的速度是低于使用基材进行擦除操作的速度，且栅极引发漏极漏电流恐造成可靠度变差。

相较于使用N+底源极线作为基材及底部源极选择线以取代硅基板，并使用栅极引发漏极漏电流进行擦除操作的比较例而言，本揭露中由于不需要使用栅极引发漏极漏电流进行擦除操作，通道的电阻可以较低。再者，由于不需要施加太大的负偏压(例如是-13伏特至-20伏特)至源极线，可降低许多的电荷泵浦电路(charge pumping circuitry)。

根据上述实施例，本发明是在提供一种存储器元件及其操作方法。存储器元件包括一外围电路部分及位于外围电路上或重叠于外围电路部分的一阵列部分。阵列部分包括一底导电层；位于底导电层上的一隔离层；位于隔离层上的一半导体基材；位于半导体基材上且其中定义有多个存储单元的一多层叠层结构；以及提供为电性连接存储单元以形成多个存储单元串行的多个通道层，垂直穿过多层叠层并接触于半导体基材。

由于，本发明的实施例所提供的存储器元件系采用掺杂的多晶硅作为半导体基材，外围电路部分可配置于阵列部分之下，且外围电路部分与阵列部分可叠层在一起。因此，相较于外围电路部分及阵列部分不能叠层在一起的比较例而言，本揭露的芯片面积可大幅减少。再者，由于本揭露的实施例是采用底导电层改善擦除及读取的功能，作为底部共同源极线的半导体基材的电位不尽可通过第一导电层所控制，还能够通过底导电层所控制。换言之，底导电层及第一导电层皆可控制半导体基材的电特性。因此，擦除及读取的功能皆能获得增强，且存储器元件的操作可靠度及元件速度可受到改善。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何该技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种存储器元件，包括：

一外围电路部分以及一阵列部分，其中该阵列部分位于该外围电路部分上，其中该阵列部分包括：

一底导电层；

一隔离层，位于底导电层上；

一半导体基材，位于隔离层上，其中该底导电层与该半导体基材是通过该隔离层电性绝缘；

一多层叠层结构，位于半导体基材上；其中该多层叠层结构包括：

一第一绝缘层，位于该半导体基材上；

一第一导电层，位于该第一绝缘层上；

多个第二绝缘层，位于该第一绝缘层之上；以及

多个第二导电层，与这些第二绝缘层交错叠层，且这些第二导电层是绝缘于该第一导电层；

一通道层，位于至少一第一贯穿开口的至少一侧壁上，且电性接触该半导体基材，其中该第一贯穿开口穿过该多层叠层结构以暴露出该半导体基材；以及

一存储层，位于该通道层与该第一导电层之间，以及该通道层与这些第二导电层之间。

2.根据权利要求1所述的存储器元件，其中该底导电层是多晶硅、p型的半导体材料、n型掺杂的半导体材料、金属或上述的任一组合。

3.根据权利要求1所述的存储器元件，其中该底导电层的厚度是介于400埃至600埃的范围中。

4.根据权利要求1所述的存储器元件，其中该半导体基材是配置于该底导电层及该第一导电层之间。

5.根据权利要求1所述的存储器元件，更包括：

一间隙壁介电层(dielectric spacer)，位于一第二贯穿开口的至少一侧壁上，其中该第二贯穿开口穿过该多层叠层结构，将该半导体基材暴露于外；

一金属插塞，位于该第二贯穿开口中，与该半导体基材电性接触，且通过该间隙壁介电层与该第一导电层及这些第二导电层电性隔离；

一绝缘材料填充该第一贯穿开口，并在该第一贯穿开口中形成至少一空气间隙(airgap)；以及

一焊垫(bond pad)，位于该绝缘材料上，并且与该通道层接触。

6.一种如权利要求1所述的存储器元件的操作方法，包括：

通过控制该底导电层的电位，依据一选定的操作模式调整该半导体基材的电特性，其中该选定的操作模式为写入、读取或擦除。

7.根据权利要求6所述的存储器元件的操作方法，其中该选定的操作模式是读取，且调整该半导体基材的电特性的步骤更包括：

施加一第一正向逻辑供应电压至该底导电层；以及

施加一第二正向逻辑供应电压至该第一导电层。

8.根据权利要求6所述的存储器元件的操作方法，其中在分别施加该第一正向逻辑电压及该第二正向逻辑电压至该底导电层及该第一导电层之后，该半导体基材中形成有一第一反转层及一第二反转层，且该第一反转层及该第二反转层是由电子所形成。

9.根据权利要求6所述的存储器元件的操作方法，其中该选定的操作模式是擦除，且调整该半导体基材的电特性的步骤更包括：

施加一反向逻辑供应电压至该底导电层；以及

使该第一导电层为浮接。

10.根据权利要求6所述的存储器元件的操作方法，其中该选定的操作模式是擦除，且调整该半导体基材的电特性的步骤更包括：

使该底导电层为浮接；以及

使该第一导电层为浮接。