CN109818605B - 产生双极时钟信号的电平移位器电路 - Google Patents

产生双极时钟信号的电平移位器电路 Download PDF

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Abstract

本公开涉及产生双极时钟信号的电平移位器电路。在一些实例中，电平移位器电路(110)包括：第一晶体管对(237)，其在第一输入节点(203)处级联；第二晶体管对(239)，其在第二输入节点(207)处级联，其中所述第一和第二晶体管对在第一节点(213)、第二节点(211)、第三节点(215)和第四节点(217)处耦合；第三晶体管对(219)，其在所述第一节点和所述第三节点处耦合到所述第一晶体管对，其中所述第三晶体管对被配置成产生第一双极时钟信号；第四晶体管对(229)，其在所述第二节点和所述第四节点处耦合到所述第二晶体管对，其中所述第四晶体管对被配置成产生第二双极时钟信号；以及时钟产生电路(240)，其耦合到所述第一节点、所述第二节点、所述第三节点和所述第四节点。

Description

产生双极时钟信号的电平移位器电路
相关申请的交叉引用
本申请案要求第62/589,133号美国临时专利申请的优先权，其于2017年11月21日递交，标题为“具有电压摆幅倍增性能的电平转换器(Level Translator With VoltageSwing Doubling Capability)”，且由此以全文引用的方式并入本文中。
技术领域
本公开涉及电路，并且更具体地说，涉及产生双极时钟信号的电平移位器电路。
背景技术
电平移位器电路将输入信号从一个电压电平转换到另一个电压电平。这一转换允许以不同电压电平操作的两个电路彼此兼容。举例来说，在以1.8V操作的低功率应用程序处理器与以3.3或5V操作的模拟电路之间，需要电平移位器，以便使合并的系统可靠地执行。
发明内容
根据本公开的至少一个实例，一种电平移位器电路被配置成产生第一双极时钟信号和第二双极时钟信号，所述电平移位器电路包括：在第一输入节点处级联的第一晶体管对；在第二输入节点处级联的第二晶体管对，其中所述第一和第二晶体管对在第一节点、第二节点、第三节点和第四节点处耦合。所述电平移位器电路进一步包括：第三晶体管对，其在所述第一节点和所述第三节点处耦合到所述第一晶体管对，其中所述第三晶体管对被配置成产生所述第一双极时钟信号；第四晶体管对，其在所述第二节点和所述第四节点处耦合到所述第二晶体管对，其中所述第四晶体管对被配置成产生所述第二双极时钟信号；以及时钟产生电路，其耦合到所述第一节点、所述第二节点、所述第三节点和所述第四节点，其中所述时钟产生电路被配置成在所述第一节点处产生第一时钟，在所述第二节点处产生第二时钟，在所述第三节点处产生第三时钟，及在所述第四节点处产生第四时钟。
根据本公开的至少一个实例，一种系统包括：第一金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect-transistor；MOSFET)，其具有第一源极端、第一漏极端和第一栅极端；第二MOSFET，其具有第二源极端、第二漏极端和第二栅极端，其中所述第一源极端在第一输入节点处耦合到所述第二源极端；第三MOSFET，其具有第三源极端、第三漏极端和第三栅极端；第四MOSFET，其具有第四源极端、第四漏极端和第四栅极端，其中所述第三源极端在第二输入节点处耦合到所述第四源极端。所述系统进一步包括：第一晶体管电路，其耦合到所述第一漏极端、所述第二漏极端和所述第一输入节点；以及第二晶体管电路，其耦合到所述第三漏极端、所述第四漏极端和所述第二输入节点，其中所述第一漏极端在第一节点处耦合到所述第三栅极端，所述第三漏极端在第二节点处耦合到所述第一栅极端，所述第二漏极端在第三节点处耦合到所述第四栅极端，且所述第四漏极端在第四节点处耦合到所述第二栅极端，其中所述第一节点耦合到被配置成接收第一时钟信号的第一电容器，所述第二节点耦合到被配置成接收第二时钟信号的第二电容器，所述第三节点耦合到被配置成接收第三时钟信号的第三电容器，所述第四节点耦合到被配置成接收第四时钟信号的第四电容器，其中所述第一、第二、第三和第四时钟在第一电压电平与第二电压电平之间振荡。
根据本公开的至少一个实例，一种系统包括：振荡器，其被配置成产生第一时钟信号；以及电平移位器电路，其耦合到所述振荡器且包括多个晶体管，且具有第一输入端、第二输入端、第一输出端和第二输出端，所述第一输入端被配置成接收第一输入信号，且所述第二输入端被配置成接收第二输入信号，其中所述电平移位器被配置成产生第二时钟信号和第三时钟信号，所述第二时钟信号和第三时钟信号分别在所述第一输入信号和所述第二输入信号周围振荡。
附图说明
为了详细描述各种实例，现在参考随附图式，其中：
图1(a)是根据各种实例的斩波放大器电路的一部分的说明性示意图；
图1(b)是根据各种实例的描绘涉及图1(a)的斩波放大器电路的时钟信号的说明性时序图；
图2(a)是根据各种实例的被配置成产生双极时钟信号的电平移位器的说明性示意电路图；以及
图2(b)是根据各种实例的描绘涉及图2(a)的电平移位器的时钟信号的另一说明性时序图。
具体实施方式
如上所述，电平移位器电路可以用于包含以不同电压电平操作的多个电路的应用。这样一个应用包含斩波放大器电路。斩波放大器电路接收输入信号且产生获得的输入信号的放大版本。斩波放大器电路不同于典型放大器电路，其在于斩波放大器电路包含被配置成移除与典型放大器相关的偏移和其它错误的一或多个斩波电路。在一些情况下，斩波放大器电路包含输入斩波电路，其通过以固定频率切换输入信号的极性，转化输入信号(例如，基本恒定的信号，如直流(direct current；DC)信号)为交变输出信号(例如，交流(alternating current；AC)信号或交变DC信号)。此交变输出信号随后由放大器放大。在一些情况下，斩波放大器电路还包含输出斩波电路，其耦合到放大器的输出，且转化放大的交变输出信号为放大的DC信号，其换言之为输入信号的放大版本。在放大之前，使用斩波电路，或换言之，转换固定DC信号为交变DC(或AC)信号是有利的，这是因为由放大器引入到交变DC信号的非理想性(例如，偏移、噪声)相对于由放大器引入到固定DC信号的非理想性更容易补偿。
在一些情况下，斩波电路包含两对晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET))，其使用时钟信号交替地接通/关断。换句话说，时钟信号提供栅极信号到每一个晶体管，且控制晶体管的接通/关断情况。晶体管的这种交替接通/关断促使转换输入DC信号为交变DC信号。
在一些情况下，为有效地接通/关断晶体管，时钟信号的电压电平需要被电平转换，以匹配输入DC信号的电压电平。举例来说，假设斩波电路采用一或多个n掺杂MOSFET(n-doped MOSFET；nMOS)，且输入DC信号由其源极端接收。为有效地接通nMOS(例如，有源区中的nMOS)，栅极信号需要高于源电压(例如，输入电压)与nMOS的阈值电压的总和。另一方面，如下文进一步描述，为有效地关断nMOS，栅极信号需要低于输入DC信号加nMOS的阈值电压。因此，在斩波电路接收的时钟信号和输入信号以不同电压电平操作的情况下，时钟信号需要被电平转换。作为实例，假设时钟信号在0与1.7V之间振荡，且输入信号是40V DC电源。在这种情况中，时钟信号需要被阈值电压电平转换为相比于输入信号电压更高(在n掺杂MOSFET情况下)或更低(在p掺杂MOSFET情况下)，以有效地接通晶体管。然而，为关断这些晶体管，对于nMOS/pMOS，时钟信号需要分别低于/高于输入电压加阈值电压。在一些情况下，为关断nMOS/pMOS开关，惯例为将栅极电压带到等于源电压。
如上所述，斩波电路中的晶体管被交替地接通和关断，使得当第一对晶体管被接通时，第二对被关断，且反之亦然。在此状况下，有限的电压差值(例如，输入电压之间的电压，其通常为近似几百mV)遍及关断的这一对晶体管(“关断晶体管”)存在。在一些情况下，由电平转换时钟信号提供的关断信号并不适当地关断所述关断晶体管。举例来说，假设nMOS晶体管即将被关断。在这种情况下，栅极信号需要低于源极电压(例如，输入电压)加阈值电压，并且，如上所述，惯例为将栅极电压带到等于源电压，来关断nMOS晶体管。然而，归因于nMOS晶体管的非理想性(例如，因寄生体二极管所致)，nMOS并不在栅极电压被带到等于源极电压(例如，低于源极电压加阈值电压)时关断。因此，为有效地关断nMOS，需要由额外电压保持nMOS的栅极电压为低于源极电压。换句话说，在关断信号不够低而不能充分关断所述关断晶体管的情形中，遍及关断晶体管的电压差值，其可为几百毫伏，产生显著泄漏，其在一些情况下变形输入信号。这一漏电在高温状态下加重。由于这些晶体管对的接通和关断受上文提到的经电平转换时钟信号控制，因此需要能够转换时钟信号到可能合适地接通与关断晶体管的电平的电平移位器。
目前使用的技术采用相对于输入信号以一个极性摆动的经电平转换时钟信号。举例来说，在nMOS晶体管的情况下，驱动栅极的电平转换时钟以正极性单极摆动(相对于源极处的正输入信号)为高于阈值电压来接通nMOS，且仅摆动为低到输入源电压(相对于正输入信号)来关断nMOS。然而，期望相对于输入信号以双极极性摆动到低于nNOMS源极电压的经电平转换时钟。
因此，本公开描述被配置成产生双极时钟信号来控制(例如，有效地接通/关断)输入斩波电路中的晶体管的电平移位器的各种实例。本公开中所描述的电平移位器涉及斩波放大器。然而，本文描述的电平移位器的实例不限于斩波放大器，且可以用于需要将时钟信号从一个电压电平电平移位到另一个电压电平的其它应用。部分其它应用包含：自动零放大器和切换调节器。
图1(a)是描绘包含电平移位器电路(或电平移位器)110、振荡器120、斩波电路130和放大器140的斩波放大器电路的一部分的说明性示意图100。斩波电路130充当上文所提及的输入斩波电路，且耦合到放大器140的输入端122、124。斩波电路130被配置成经由导线102、104接收输入信号Vin(N)(或VinN)、Vin(P)(或VinP)。输入信号Vin(N)、Vin(P)分别是耦合到导线102、104的DC电压源(图1(a)中未明确地描绘)的负端和正端。如上文所述，斩波电路130转换输入信号Vin(N)、Vin(P)为交变输出信号Iin(N)和Iin(P)，其随后由放大器140放大。在一些实例中，另一斩波电路(图1(a)中未明确地示出)被耦合到放大器140的输出，且转化经放大交变输出信号(图1(a)中未明确地示出)为DC信号，其是输入信号Vin(N)、Vin(P)的经放大版本。在一些实例中，斩波电路130包含四个开关对(未明确地示出)，其中每个对包含一个nMOS晶体管和一个PMOS晶体管。在其它实例中，斩波电路130包含执行斩波功能的晶体管的其它合适的布置。
在一些实例中，电平移位器110分别耦合到导线102、104的输入端106、108。输入端106、108被配置成分别接收输入信号Vin(N)、Vin(P)。电平移位器110具有耦合到斩波电路130的输出端112、114。电平移位器110还经由导线116耦合到振荡器120。在一些实例中，振荡器120相对于接地源极端从来自电压源(未明确地示出)的电压VDD(例如，5V)供电，且被配置成产生时钟信号CLK1，其经由导线116被提供到电平移位器110。如所示出，振荡器120还耦合到接地源极端。在一些实例中，电平移位器110包含多个晶体管(图1中未明确地示出)。如下文相对于图2进一步描述，这些多个晶体管中的每一个被配置成基于时钟信号CLK1和输入信号Vin(N)、Vin(P)接通和关断。如下文在图2(a)到2(b)中进一步描述，多个晶体管的这一接通和关断促使产生相对于时钟信号CLK1电平转换的时钟信号CLK2、CLK3。在一些实例中，且如同之图1(b)中进一步所描绘，时钟信号CLK2和CLK3分别在输入信号Vin(N)和输入信号Vin(P)“周围振荡”。在“周围振荡”的意思是，例如，CLK2是定期升高到高于和下落到低于输入信号Vin(N)VDD的值的脉冲串，且CLK3是定期升高到高于和下落到低于输入信号Vin(P)VDD的值的脉冲串。下文更详细地描述高于和低于Vin(N)与Vin(P)VDD值的振荡，或换句话说，“围绕”输入信号的振荡。其同义地在本文中被称作“双极振荡”。
上文描述公开产生两个时钟信号CLK2和CLK3的电平移位器110。然而，电平移位器110产生的时钟信号的数目不限于两个。在其它实例中，电平移位器110产生的时钟信号的数目超过两个。
现参考图1(b)，示出描绘时钟信号CLK1、CLK2和CLK3的说明性时序图。图1(b)中的时钟信号CLK1、CLK2和CLK3是方波。然而，在其它实例中，时钟信号的形状可以不同。如上所述，时钟信号CLK1由电压VDD供电的振荡器产生。在一些实例中，时钟信号CLK1在零伏与VDD之间振荡，其中零伏指代振荡器120的接地源极电压。举例来说，时钟信号CLK1在时刻t1、t7从0V摆动到VDD，且在时刻t4、t10从VDD摆动到0V。电平移位器110基于输入时钟信号CLK1产生输出时钟信号CLK2、CLK3。时钟信号CLK2围绕输入电压Vin(N)“双极”振荡。在一些实例中，时钟信号CLK2在输入信号Vin(N)与VDD(第一电压电平)的和与输入信号Vin(N)与VDD(第二电压电平)的差之间振荡。举例来说，时钟信号CLK2在时刻t2、t8从Vin(N)+VDD摆动到Vin(N)-VDD(分别经由时刻t1到t2和t7到t8之间的有限转变时间)。时钟信号CLK2在时刻t6、t11从Vin(N)-VDD摆动到Vin(N)+VDD(分别经由时刻t4到t6与t10到t11之间的有限转变时间)。因为时钟信号CLK2以VDD相对于输入信号Vin(N)向两个极性摆动，所以时钟信号CLK2的这一振荡(或摆动)被称为相对于输入信号Vin(N)是双极的。举例来说，在时刻t2，时钟信号CLK2的幅值从Vin(N)+VDD减小到Vin(N)-VDD，或换句话说，CLK2在t2相对于输入电压Vin(N)负向摆动VDD值的两倍。另一方面，在时间t6，时钟信号CLK2的幅值从Vin(N)-VDD增加到Vin(N)+VDD，或换句话说，CLK2相对于输入电压Vin(N)摆动VDD值的两倍。在其它实例中，双极可以意味着时钟信号CLK2在两个方向上摆动到足够大以有效地接通/关断晶体管的电压为止。
时钟信号CLK3同样围绕输入电压Vin(P)“双极”振荡。在一些实例中，时钟信号CLK3在输入信号Vin(P)与VDD之和与输入信号Vin(P)与VDD之差之间振荡。举例来说，时钟信号CLK3在时刻t6、t11从Vin(P)+VDD摆动到Vin(P)-VDD(分别经由时刻t4到t6与t10到t11之间的有限转变时间)。时钟信号CLK3在时刻t2、t8从Vin(P)-VDD摆动到Vin(P)+VDD(分别经由时刻t1到t2和t7到t8之间的有限转变时间)。类似地，在一些实例中，时钟信号CLK3的振荡(或摆动)可称为相对于输入信号Vin(P)双极。举例来说，在时间t2，时钟信号CLK3的幅值从Vin(P)-VDD增加到Vin(P)+VDD，或换句话说，CLK3在时间t2以正极性相对于输入电压Vin(P)从比Vin(P)低VDD双极摆动到比Vin(P)高VDD。另一方面在时间t6，时钟信号CLK3的幅值从Vin(P)+VDD减小到Vin(N)-VDD，或换句话说，CLK3以负极性相对于输入电压Vin(P)从比Vin(P)高VDD双极摆动到比Vin(P)低VDD。在其它实例中，双极可以意味着时钟信号CLK3在两个方向上摆动到足够大以有效地接通/关断晶体管的电压为止。
现参考图2(a)，示出说明性示意电路图200，其包含被配置成产生上述“双极”时钟信号，诸如时钟信号CLK2、CLK3的电平移位电路110。图2(a)中描绘的电平移位器电路110包含安置于电平移位器电路110中的非重叠时钟产生电路240。在一些实例中，时钟产生电路240被实施为电平移位器电路110外部的电路。在图2(a)中，时钟产生电路240经由导线116耦合到振荡器120。如上文所述，振荡器120被耦合到提供电压电势VDD的电压源，且产生在VDD与零伏之间摆动的时钟信号CLK1(图1(b))。简要地参看图2(b)，示出时钟信号CLK1、CLK2、CLK3、CLK4、CLK5、CLK6和CLK7的说明性时序图。时钟产生电路240被配置成产生多个非重叠时钟信号CLK4、CLK5、CLK6和CLK7，其如下文进一步描述有助于产生双极时钟信号CLK2、CLK3。举例来说，时钟信号CLK5、CLK6彼此不重叠，使得时钟信号CLK 6在时钟信号CLK5已经作出LH转变之后作出低到高(“LH”)转变。类似地，时钟信号CLK4、CLK7彼此不重叠，使得时钟信号CLK4在时钟信号CLK7已作出LH转变之后作出LH转变。在一些实例中，时钟信号CLK4、CLK5、CLK6和CLK7在相同电压电势，0与VDD之间振荡。在其它实例中，时钟信号CLK4、CLK5、CLK6，和CLK7在不同组电压之间振荡。
仍然参看图2(a)，描绘了时钟产生电路240的一个实施方案。在此实例中，时钟产生电路240包含缓冲器逻辑栅极244、250；反相器242、248、254；以及NOR逻辑栅极246、252。振荡器120被耦合到或非门252的输入端1。输入端1还充当反相器242的输入端。或非门252的输出端4充当反相器254的输入端。反相器254的输出端输出时钟信号CLK5。缓冲器244经由端5耦合到输出端4，其输出时钟信号CLK4。反相器242的输出经由输入端7耦合到或非门246。缓冲器244的输出充当到或非门246的另一输入(经由输入端6)。输出端8是或非门246的输出，且耦合到端2，其充当到缓冲器250的输入，且输出时钟信号CLK6。输出端8耦合到反相器248且充当其输入。输出端9耦合到反相器248的输出，其产生时钟信号CLK7。在一些实例中，输出端9耦合到电容器C21，其进一步耦合到节点215且接收时钟信号CLK7。输出端10耦合到电容器C12，其进一步耦合到节点217且接收时钟信号CLK5。端5耦合到电容器C11，其进一步耦合到节点213且接收时钟信号CLK4，且端2耦合到电容器C22，其进一步耦合到节点211且接收时钟信号CLK5。
仍然参看图2(a)，电平移位器电路110包含由在输入节点203处级联的晶体管202、204形成的第一晶体管对237。在一些实例中，晶体管202、204是MOSFET。在这种实例中，晶体管202包含源极端202s、漏极端202d和栅极端202g。晶体管204包含源极端204s、漏极端204d和栅极端204g。在本公开中，晶体管202被假设为n掺杂MOSFET(nMOS)，且晶体管204为p掺杂MOSFET(pMOS)。源极端202s在节点203处耦合到源极端204s，其被配置成接收输入信号Vin(N)。电平移位器电路110包含由在输入节点207处级联的晶体管206、208形成的第二晶体管对239。在一些实例中，晶体管206、208是MOSFET。在这种实例中，晶体管206包含源极端206s、漏极端206d和栅极端206g。晶体管208包含源极端208s、漏极端208d和栅极端208g。在本公开中，晶体管206被假设为n掺杂MOSFET(nMOS)，且晶体管208为p掺杂MOSFET(pMOS)。源极端206s在节点207处耦合到源极端208s，其被配置成接收输入信号Vin(P)。
第一晶体管对237和第二晶体管对239耦合在节点211、213、215和217处。换句话说，漏极端202d在节点213处耦合到栅极端206g；漏极端206d在节点211处耦合到栅极端202g；漏极端204d在节点215处耦合到栅极端208g；漏极端208d在节点217处耦合到栅极端204g。电平移位器110进一步包含第三晶体管对(或晶体管电路)219，其在节点213、215处耦合到第一晶体管对237，且被配置成经由节点223接收信号VinN。第三晶体管对219被配置成产生双极时钟信号，诸如时钟信号CLK 2。电平移位器110进一步包含第四晶体管对(或晶体管电路)229，其在节点211、217处耦合到第二晶体管对239，且被配置成经由节点235接收信号VinP。第四晶体管对229被配置成产生双极时钟信号，诸如时钟信号CLK 3。
在一些实例中，第三晶体管对219包含晶体管222，其包括源极端222s、漏极端222d和栅极端222g，其中源极端222s在节点213处耦合到漏极端202d。反相器电路还包含晶体管224，其包括源极端224s、漏极端224d和栅极端224g，其中源极端224s在节点215处耦合到漏极端204d，且栅极端224g在节点223处耦合到栅极端222g和输入节点203，其中漏极端222d在节点226处耦合到漏极端224d以产生第一输出，其为双极时钟信号CLK2。
在一些实例中，第四晶体管对229包含晶体管232，其包括源极端232s、漏极端232d和栅极端232g，其中源极端232s在节点211处耦合到漏极端206d。反相器电路还包含晶体管234，其包括源极端234s、漏极端234d和栅极端234g，其中源极端234s在节点217处耦合到漏极端208d，且栅极端234g在节点235处耦合到栅极端232g和输入节点207，其中漏极端232d在节点233处耦合到漏极端234d以产生第一输出，其为双极时钟信号CLK3。上文所述的晶体管对219、229可使用任何其它合适的电路系统实施。
如上所述时钟产生电路240被配置成产生多个非重叠时钟信号CLK4、CLK5、CLK6和CLK7。时钟信号CLK4、CLK5、CLK6和CLK7在零伏与VDD之间振荡。如下文所描述，时钟信号CLK4、CLK5、CLK6和CLK7的非重叠性质防止图1(a)中的斩波电路130的短路状态。现联合图2(a)和图2(b)描述时钟信号CLK1、CLK2、CLK3、CLK4、CLK5、CLK6和CLK7的产生。首先，描述时钟信号CLK4、CLK5、CLK6和CLK7的产生，这主要因为时钟信号CLK4、CLK5、CLK6和CLK7有助于产生时钟信号CLK2和CLK3。因此，理解时钟信号CLK4、CLK5、CLK6和CLK7的产生是至关重要的。随着时钟信号CLK1在时刻t1从零伏摆动到VDD，或非门252在输出端4处输出零，这是因为如果NOR逻辑门的任一个输入为高(例如，VDD)，那么NOR逻辑门输出零。输出端4还充当到反相器254的输入端，其将输入反相且在输出端10处产生逻辑高(例如，VDD)信号。如上文所述，输出端10输出在图2(b)中描绘的时钟信号CLK5。或非门252的输出(在输出端4处)形成时钟信号CLK4，其为时钟信号CLK5的反相。或非门252的输出被馈送到缓冲器244，其引入轻微延迟(例如，几纳秒)到时钟信号CLK4。由于缓冲器244是单位缓冲器，因此时钟信号CLK4，连同有限延迟，经由输入端6被输入到或非门246。或非门246还经由输入端7接收经由反相器242反相的时钟信号CLK1。在时刻t1，或非门246经由输入端7接收逻辑低(例如0V)信号。或非门246在时刻t2接收时钟信号CLK4(其同样为逻辑低(例如，0V))的延迟版本，使得或非门246的输出为逻辑高。或非门246的输出为时钟信号CLK6，其相对于时钟信号CLK4延迟。或非门246的输出被馈送到反相器248，其在输出端9处产生时钟信号CLK7。时钟信号CLK7是时钟信号CLK6的反相版本。
在理解时钟信号CLK2、CLK3的产生之前，描述不同时刻节点211、213、215和217处的电压电势。曲线V211、V213、V215和V217分别描绘节点211、213、215和217处的电压电势。现在简要地参考CLK4，其在时刻t1和t7从VDD摆动到0V。在时刻t1、t7，由于电容器C11，节点213处的电势减小VDD(参见时刻t1、t7处的V213)。另一方面，当时钟信号CLK4从0转变到VDD(参见时刻t6、t11)时，节点213处的电势增加VDD(参见时刻t6、t11处的V213)。在曲线V213中，假定213先前处于VinN电势，其原因从前文显而易见。
现参考时钟信号CLK6，在时刻t2、t8，时钟信号CLK6从0转变到VDD，且节点211的电压电势(参见时刻t2处的V211)从VinP转变到VinP+VDD。另一方面，当时钟信号CLK6从VDD转变到0(参见时刻t4、t10)时，节点211处的电势减小VDD(参见时刻t4、t10处的V211)。假定节点211先前处于VinP电势，其原因从前文显而易见。类似地，对于时钟信号CLK5，节点217处的电压跟随时钟信号CLK5。举例来说，当时钟信号CLK5在时刻t1、t7从0转变到VDD时，节点217处的电压增加VDD(参见时刻t1、t7处的曲线V217)。另一方面，当时钟信号CLK5从VDD转变到0(参见时刻t6、t11)时，节点211处的电势减小VDD(参见时刻t6、t11处的V217)。类似地，节点215处的电压在时刻t2、t4、t8和t10跟随时钟信号CLK7。
现描述晶体管202和206的交替接通/关断。假定信号Vin(N)基本上等于信号Vin(P)(例如，在彼此+/-100mV范围内)。节点211处的电势增加(参见时刻t2、t8处的V211)增加栅极端202g处的电势到高于Vin(N)，且接通晶体管202——其是nMOS晶体管。通过节点211处的处于VinP+VDD的电势，以及源极端202S处VinN的源极电压，晶体管202接通且迫使漏极端202d等于VinN。漏极端202d耦合节点213，由此迫使节点213的电势等于VinN(参见时刻t1、t7处的V213)。在时刻t4，时钟信号CLK6从VDD转变到0，且迫使节点211处的电压摆低VDD(例如，参见时刻t4处的V211)。因此，在时刻t4，晶体管202关断。伴随晶体管202关断，当时钟信号CLK4在时刻t6从0转变到VDD时，节点213的电压从VinN转变到VinN+VDD(参见时刻t6处的V213)。节点213耦合到栅极206g，且源极206s接收信号VinP，且因此，在时刻t6，晶体管206接通且迫使节点211的电势等于VinP。这一过程在时钟信号CLK4、6在0与VDD之间摆动的其它情况下自我重复。
现描述晶体管204和208的交替接通/关断。再次假设信号Vin(N)基本上等于信号Vin(P)(例如，在彼此+/-100mV范围内)。节点215处的电势减小(参见时刻t2、t8处的V215)减小栅极端208g处的电势到低于Vin(P)，且接通晶体管208——其是pMOS晶体管。通过节点215处的VinN-VDD的电势，以及源极端208S处VinP的源极电压，晶体管208接通且迫使漏极端208d等于VinP。漏极端208d耦合节点217，由此迫使节点217的电势等于VinP(参见时刻t2、t8处的V217)。在时刻t4，时钟信号CLK7从0转变到VDD，且迫使节点215处的电压摆高VDD(例如，参见时刻t4处的V215)。因此，在时刻t4，晶体管208关断(因为栅极端208g处于VinN电势，且源极端208s处于VinP电势)。伴随晶体管208关断，当时钟信号CLK5在时刻t6、t11从VDD转变到0时，节点217的电压从VinP转变到VinP-VDD(参见时刻t6、t11处的V217)。节点217耦合到栅极204g，且源极204s接收信号VinN，且因此，在时刻t6、t11，晶体管204接通且迫使节点215的电势等于VinN。这一过程在时钟信号CLK5、7在0与VDD之间摆动(且反之亦然)的其它情况下自身重复。根据交替地接通/关断晶体管202、206和204、208，暗示第一晶体管对237的晶体管202、204交替地接通/关断，且第二晶体管对239的晶体管206、208交替地接通/关断。
现结合信号VinN、VinP以及节点211、213、215和217处发生的电压摆幅，描述时钟信号CLK2、CLK3的产生。在时刻t2到t4之间，节点213处的电势处于VinN，且节点215处的电势处于VinN-VDD。在t2到t4期间，晶体管222关断——因为其是pMOS，且t2到t4之间的CLK2跟随节点215处的电势——参见时刻t2到t4之间的CLK2。另一方面，在时刻t2到t4之间，节点211处的电势处于VinP+VDD，且节点217处的电势处于VinP。在t2到t4期间，晶体管234关断——因为其是nMOS，且t2到t4之间的CLK3跟随节点211处的电势——参见时刻t2到t4之间的CLK3。类似地，在时刻t6到t7之间，节点213处的电势处于VinN+VDD，且节点215处的电势处于VinN。这一状态关断晶体管224且接通晶体管222，其中CLK2信号跟随节点213处的电势。类似地，在时刻t6到t7之间，节点211处的电势处于VinP，且节点217处的电势处于VinP-VDD。这一状态关断晶体管232且接通晶体管234，其中CLK3信号跟随节点217处的电势。
在前文论述中且在权利要求书中，术语“包含”和“包括”以开放方式使用，且因此应解释为意指“包含，但不限于”。此外，术语“耦合”意欲表示间接或直接连接。因此，如果第一装置耦合到第二装置，则所述连接可能是通过直接连接，或通过经由其它装置及连接的间接连接。类似地，耦合在第一组件或位置与第二组件或位置之间的装置可以是通过直接连接或通过经由其它装置和连接的间接连接。“被配置成”执行任务或功能的元件或特征可以在制造商制造时被配置成(例如，编程或结构上设计)执行所述功能，和/或在制造之后可以由使用者配置(或可重新配置)来执行所述功能和/或其它额外或替代的功能。配置可以是通过装置的固件和/或软件编程、通过装置的硬件组件和互连的构造和/或布局，或其组合来实施。此外，词组“接地”或类似内容在前述论述中的使用意图包含底座接地、地线接地、浮动接地、虚拟接地、数字接地、通用接地，和/或适用于或适于本公开的教示的任何其它接地连接形式。除非另行说明，否则值前面的“约”、“大约”或“大体上”意指陈述的值的+/-10％。术语电压和电压电平互换使用。
以上论述意在说明本公开的原理和各种实施例。对于所属领域的技术人员，一旦完全理解上述公开内容，那么许多变化及修改将变得显而易见。希望将所附权利要求书解释为涵盖所有这种变化和修改。

Claims (19)

1.一种电平移位器电路，其被配置成产生第一双极时钟信号和第二双极时钟信号，所述电平移位器电路包括：
第一晶体管对，所述第一晶体管对中的每一者在源极端处耦合到第一输入节点；
第二晶体管对，所述第二晶体管对中的每一者在源极端处耦合到第二输入节点，其中所述第一和第二晶体管对在第一节点、第二节点、第三节点和第四节点处耦合；
第三晶体管对，其在所述第一节点和所述第三节点处耦合到所述第一晶体管对，其中所述第三晶体管对被配置成产生所述第一双极时钟信号；
第四晶体管对，其在所述第二节点和所述第四节点处耦合到所述第二晶体管对，其中所述第四晶体管对被配置成产生所述第二双极时钟信号；以及
时钟产生电路，其耦合到所述第一节点、所述第二节点、所述第三节点和所述第四节点，其中所述时钟产生电路被配置成在所述第一节点处产生第一时钟，在所述第二节点处产生第二时钟，在所述第三节点处产生第三时钟，及在所述第四节点处产生第四时钟。
2.根据权利要求1所述的电平移位器电路，其中所述时钟产生电路经由不同电容器耦合到所述第一、第二、第三和第四节点中的每一个。
3.根据权利要求1所述的电平移位器电路，其中所述第一、第二、第三和第四时钟被配置成产生所述第一双极时钟信号和所述第二双极时钟信号。
4.根据权利要求1所述的电平移位器电路，其中所述第一、第二、第三和第四时钟被配置成在第一电压电平与第二电压电平之间振荡。
5.根据权利要求1所述的电平移位器电路，其中所述第一晶体管对被配置成交替地接通和关断，其中所述第二晶体管对被配置成交替地接通和关断。
6.根据权利要求1所述的电平移位器电路，其中所述第一双极时钟信号被配置成在第一电压电平与第二电压电平之间振荡，其中所述第一输入信号在所述第一电压电平与所述第二电压电平之间，其中所述第二双极时钟信号被配置成在第三电压电平与第四电压电平之间振荡，其中所述第二输入信号在所述第三电压电平与所述第四电压电平之间。
7.根据权利要求1所述的电平移位器电路，其中所述第三晶体管对被配置成交替地接通和关断，其中所述第四晶体管对被配置成交替地接通和关断。
8.一种用于电平移位的系统，其包括：
第一金属氧化物半导体场效应晶体管MOSFET，其具有第一源极端、第一漏极端和第一栅极端；
第二MOSFET，其具有第二源极端、第二漏极端和第二栅极端，其中所述第一源极端在第一输入节点处耦合到所述第二源极端；
第三MOSFET，其具有第三源极端、第三漏极端和第三栅极端；
第四MOSFET，其具有第四源极端、第四漏极端和第四栅极端，其中所述第三源极端在第二输入节点处耦合到所述第四源极端；
第一晶体管电路，其包括第五MOSFET和第六MOSFET，所述第五MOSFET耦合到所述第一漏极端，所述第六MOSFET耦合到所述第二漏极端，且所述第五MOSFET和所述第六MOSFET耦合到所述第一输入节点；以及
第二晶体管电路，其包括第七MOSFET和第八MOSFET，所述第七MOSFET耦合到所述第三漏极端，所述第八MOSFET耦合到所述第四漏极端，且所述第七MOSFET和所述第八MOSFET耦合到所述第二输入节点，
其中所述第一漏极端在第一节点处耦合到所述第三栅极端，所述第三漏极端在第二节点处耦合到所述第一栅极端，所述第二漏极端在第三节点处耦合到所述第四栅极端，且所述第四漏极端在第四节点处耦合到所述第二栅极端，其中所述第一节点耦合到被配置成接收第一时钟信号的第一电容器，所述第二节点耦合到被配置成接收第二时钟信号的第二电容器，所述第三节点耦合到被配置成接收第三时钟信号的第三电容器，所述第四节点耦合到被配置成接收第四时钟信号的第四电容器，其中所述第一、第二、第三和第四时钟在第一电压电平与第二电压电平之间振荡。
9.根据权利要求8所述的系统，其进一步包括时钟产生器电路，所述时钟产生器电路耦合到振荡器，其中所述时钟产生器电路被配置成产生所述第一、第二、第三和第四时钟信号。
10.根据权利要求8所述的系统，其中：
所述第五MOSFET包括第五源极端、第五漏极端和第五栅极端，其中所述第五源极端耦合到所述第一漏极端；以及
所述第六MOSFET包括第六源极端、第六漏极端和第六栅极端，其中所述第六源极端在所述第三节点处耦合到所述第二漏极端，且所述第六栅极端在第五节点处耦合到所述第五栅极端和所述第一输入节点，其中所述第五漏极端在第七节点处耦合到所述第六漏极端以产生第一输出；
所述第七MOSFET包括第七源极端、第七漏极端和第七栅极端，其中所述第七源极端耦合到所述第三漏极端；以及
所述第八MOSFET包括第八源极端、第八漏极端和第八栅极端，其中所述第八源极端在所述第四节点处耦合到所述第四漏极端，且所述第七栅极端在第六节点处耦合到所述第八栅极端和所述第二输入节点，其中所述第七漏极在第八节点处耦合到所述第八漏极以产生第二输出。
11.根据权利要求8所述的系统，其中所述第一输入节点被配置成接收第一输入信号，且所述第二输入节点被配置成接收第二输入信号，其中用以所述第一输入信号为中心的幅值振荡第一输出，且用以所述第二输入信号为中心的幅值振荡第二输出。
12.根据权利要求8所述的系统，其中第一输出在第三电压电平与第四电压电平之间振荡，且第二输出在第五电压电平与第六电压电平之间振荡。
13.根据权利要求12所述的系统，其中所述第一电压电平是零伏，所述第三电压电平是第一输入信号与所述第二电压电平的第一总和，所述第四电压电平是所述第一输入信号与所述第二电压电平的第一差值，所述第五电压电平是第二输入信号与所述第二电压电平的第二总和，且所述第六电压电平是所述第二输入信号与所述第二电压电平的第二差值。
14.根据权利要求8所述的系统，其中所述第一MOSFET和所述第二MOSFET被配置成交替地接通。
15.根据权利要求8所述的系统，其中所述第三MOSFET和所述第四MOSFET被配置成交替地接通。
16.一种用于电平移位的系统，其包括：
振荡器，其具有输出，其中所述输出产生第一时钟信号；以及
电平移位器电路，其包括：
第一输入端，其经耦合以接收第一输入信号；
第二输入端，其经耦合以接收第二输入信号；
第三输入端，其耦合到所述振荡器的所述输出；
第一输出端，其被配置成产生第二时钟信号，所述第二时钟信号振荡的幅值以所述第一输入信号为中心；以及
第二输出端，其被配置成产生第三时钟信号，所述第三时钟信号振荡的幅值以所述第二输入信号为中心。
17.根据权利要求16所述的系统，其中所述第一时钟被配置成在第一电压电平与第二电压电平之间振荡，所述第二时钟被配置成在第三电压电平与第四电压电平之间振荡，且所述第三时钟被配置成在第五电压电平与第六电压电平之间振荡。
18.根据权利要求17所述的系统，其中所述第一电压电平是零伏，所述第三电压电平是所述第一输入信号与所述第二电压电平的第一总和，所述第四电压电平是所述第一输入信号与所述第二电压电平的第一差值，所述第五电压电平是所述第二输入信号与所述第二电压电平的第二总和，且所述第六电压电平是所述第二输入信号与所述第二电压电平的第二差值。
19.根据权利要求16所述的系统，其中所述第一和第二输入信号大体上相等。
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