CN109817778A - GaN基板及其制造方法 - Google Patents

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Abstract

本发明提供减小偏角分布和基板表面的高低差的GaN基板。GaN基板在表面具有Ga面和N面且由GaN单晶构成，其中，Ga面具有平面部和包围平面部的周围的曲面部，N面的偏角分布比Ga面的偏角分布大。

Description

GaN基板及其制造方法
技术领域
本公开涉及GaN基板及其制造方法。
背景技术
与以Si为代表的现有的半导体材料相比，GaN是具有构成原子间的键长较小、带隙较大这样的特征的半导体。作为在GaN基板上形成光器件、功率器件构造的工艺，首先，在GaN自立基板中进行外延生长。在外延生长面由单一的(0001)面构成的情况下，有时在外延生长面上存在缺陷或异物等作为偶发晶体生长的晶种的部分。这种情况下，例如在利用MOCVD法在外延生长面上进行GaN的气相生长时，Ga原子集中于偶发晶体生长的晶种，有时产生局部的不均匀生长。为了防止该情况，存在如下方法：在外延生长面上设置相对于晶向倾斜某个角度的偏角(off angle)，人工制作原子台阶。由此，在利用MOCVD法在GaN基板上进行GaN的气相生长时，Ga原料在一部分与甲基结合的状态下在外延生长面即(0001)面上移动(迁移)。然后，如果存在稳定位置，则停留在该位置，切断与甲基的结合，与N结合而进行外延生长。因此，在外延生长面上设置偏角，将相互相邻的台阶活用作上述稳定位置，由此，能够实现外延生长的稳定。进而，具有在进行外延生长时能够进行一样漂亮的生长这样的优点。作为这种带偏角的GaN基板，存在专利文献1所示的基板。
在专利文献1中，包含从[0001]方向以0.2～10度的角度裁切出的GaN(0001)表面和从[000-1]方向以0.2～10度的角度裁切出的GaN(000-1)表面。裁切出的GaN(0001)表面与裁切出的GaN(000-1)表面平行，形成整体具有晶格弯曲的GaN基板。
例如能够通过氢化物气相生长法(HVPE法)、有机金属化学气相生长法(MOCVD法)等气相生长法在以蓝宝石为代表的底层基板上形成GaN晶体。但是，生长在异质基板上的GaN晶体产生由于与作为底层基板的异质基板之间的晶格常数差和热膨胀差而引起的翘曲，由此产生晶体的翘曲。因此，在将切离了底层基板的GaN自立基板加工成平行平面的情况下，物理上基板表面的形状为平面，但是，由于晶体产生翘曲，因此，产生偏角的偏差即偏角分布。当产生偏角的偏差时，在上述外延生长中局部产生不均匀的生长，无法得到稳定的生长。例如，如果是光器件的情况，则最终在器件构造的特性中产生偏差，表现为发光波长的偏差。
在专利文献2中提出了减少偏角偏差的方法。如图20所示，设GaN基板101的中心为P0、从GaN基板101的端面起靠内侧5mm以上的地点为P1。在中心P0，设基板表面的法线为n0，设晶轴x0的方向为a0。而且，设中心P0处的基板表面的法线n0与晶轴a0所成的角为角α0。同样，在P1，也设基板表面的法线为n1，设晶轴x1的方向为a1，设法线n1与晶轴的方向a1所成的角为角α1。作为GaN基板101的制造方法，包括根据基板101表面中的晶轴x0、x1的方向a0、a1的偏差将由GaN单晶构成的基板101的表面加工成凹型的球面状的工序。通过将GaN基板101的表面加工成凹型的球面状，在加工后的GaN基板101表面上，晶轴x0、x1的方向a0、a1相对于法线n0、n1的偏差减少。
现有技术文献
专利文献
专利文献1：日本特许第5496007号公报
专利文献2：日本特开2009-126727号公报
发明要解决的课题
图1、图2是通过BRUKER公司制X射线衍射装置D8DISCOVER测定利用HVPE法制作的2英寸GaN基板的偏角分布的结果。横轴表示设基板中心为0mm时的基板上的位置(mm)，纵轴表示与所形成的偏角之间相差的角度(deg)、即偏角分布。如图3所示，在设X轴方向为[1-100]方向、Y轴方向为[11-20]方向的情况下，X轴线上(线1)的偏角分布的测定结果为图1，Y轴线上(线2)的偏角分布的测定结果为图2。该GaN基板是在[1-100]方向上形成有0.4deg的偏角的基板，在[11-20]方向上偏角为0deg。相对于在X轴方向上形成的偏角0.4deg的偏角分布如图1所示，在X轴方向上具有分布。相对于在Y轴方向上形成的偏角0deg的偏角分布如图2所示，在Y轴方向上具有分布。另外，如图1、图2所示，越靠外周，偏角分布越大。在图1、图2中利用角度示出偏角分布，但是，当针对图4所示的4个方向而将偏角分布作为表示晶体的翘曲的距离来示出时，如图5那样成为凹形状，在2英寸宽度(50mm)中，高低差为0.1mm以上。为了使偏角分布为0deg，需要与图5所示的晶体的翘曲相同地形成表面的形状。
但是，具有0.1mm以上的基板表面的高低差意味着具有0.1mm以上的厚度偏差TTV(Total Thickness Variation)。在使用这种基板的情况下，在制造器件的工序中，在用于在外延生长面侧形成器件构造或布线构造的图案的曝光处理时，可能产生无法对焦这样的不良情况。另外，在减薄GaN基板的厚度的背面研磨中，也将背面加工成平面状，因此，由于该厚度偏差而制作厚度不同的器件，有时会因场所(厚度)的不同而产生器件特性的偏差。
为了减小偏角分布，在应用了将表面加工成球面状的专利文献2的方法的情况下，如图5所示，在半径20mm的位置，存在晶体的翘曲为60μm左右的高低差。在此时的偏角分布为0.5deg左右的情况下，如图6所示使偏角分布为1/2即0.25deg时的基板表面如图7所示成为30μm左右的高低差。因此，在进一步减小偏角分布的情况下，基板表面的高低差进一步增大，因此，很难进一步减小偏角分布和基板表面的高低差。
发明内容
因此，本公开的目的在于，提供减小偏角分布和基板表面的高低差的GaN基板。
用于解决课题的方案
为了实现上述目的，本公开的GaN基板在表面具有Ga面和N面且由GaN单晶构成，其中，所述Ga面具有平面部和包围所述平面部的周围的曲面部，所述N面的偏角分布比所述Ga面的偏角分布大。
本公开的GaN基板的制造方法包括：准备GaN基板的步骤，该GaN基板在对置的主面具有相互平行的Ga面和N面且由GaN单晶构成；使所述N面与夹具的表面对置来粘贴所述GaN基板的步骤，该夹具具有中心的平面部和包围所述平面部的周围的曲面部；将所述GaN基板的Ga面研磨成平面状的步骤；以及从所述GaN基板取下所述夹具的步骤。
发明效果
根据本发明，能够提供偏角分布和厚度偏差小的GaN基板。
附图说明
图1是示出GaN基板的偏角分布的图。
图2是示出GaN基板的偏角分布的图。
图3是示出GaN基板的X射线衍射测定的方向的说明图。
图4是示出GaN基板的X射线衍射测定的方向的说明图。
图5是示出GaN基板的晶体的翘曲的图。
图6是示出GaN基板的偏角分布的图。
图7是示出GaN基板的晶体的翘曲和表面形状的图。
图8A是示出GaN基板的制作的一个工序的说明图。
图8B是示出GaN基板的制作的一个工序的说明图。
图8C是示出GaN基板的制作的一个工序的说明图。
图8D是示出GaN基板的制作的一个工序的说明图。
图9是夹具的三维图。
图10是示出GaN基板的表面形状的测定结果的图。
图11是示出GaN基板的偏角分布的图。
图12是示出GaN基板的偏角分布的图。
图13是示出GaN基板的形状的三维图。
图14是示出实施方式1的GaN基板的表面形状的图。
图15A是示出实施方式1的GaN基板的制作的一个工序的说明图。
图15B是示出实施方式1的GaN基板的制作的一个工序的说明图。
图15C是示出实施方式1的GaN基板的制作的一个工序的说明图。
图15D是示出实施方式1的GaN基板的制作的一个工序的说明图。
图16是示出实施方式1的GaN基板的偏角分布的图。
图17是示出实施方式1的GaN基板的偏角分布的图。
图18是示出GaN基板的偏角分布的图。
图19A是示出实施方式1的变形例的GaN基板的制作的一个工序的说明图。
图19B是示出实施方式1的变形例的GaN基板的制作的一个工序的说明图。
图19C是示出实施方式1的变形例的GaN基板的制作的一个工序的说明图。
图19D是示出实施方式1的变形例的GaN基板的制作的一个工序的说明图。
图20是现有的GaN基板的说明图。
符号说明
1 夹具
2 GaN基板
3 晶体的翘曲
4 Ga面
5 N面
6 基准面
7 夹具
101 GaN基板
具体实施方式
第1方式的GaN基板在表面具有Ga面和N面且由GaN单晶构成，其中，所述Ga面具有平面部和包围所述平面部的周围的曲面部，所述N面的偏角分布比所述Ga面的偏角分布大。
第2方式的GaN基板在上述第1方式的基础上可以设计为，所述Ga面的偏角分布θ1为0.25deg以下，所述GaN基板的厚度偏差t1为20μm以下。
第3方式的GaN基板的制造方法包括：准备GaN基板的步骤，该GaN基板在对置的主面具有相互平行的Ga面和N面且由GaN单晶构成；使所述N面与夹具的表面对置来粘贴所述GaN基板的步骤，该夹具具有中心的平面部和包围所述平面部的周围的曲面部；将所述GaN基板的Ga面研磨成平面状的步骤；以及从所述GaN基板取下所述夹具的步骤。
第4方式的GaN基板的制造方法在上述第3方式的基础上可以设计为，在所准备的所述GaN基板中的晶体的翘曲从所述Ga面观察为凹形状的情况下，所述夹具形成为在表面上中心的所述平面部比外缘的曲面部突出的凸形状。
第5方式的GaN基板的制造方法在上述第3方式的基础上可以设计为，在所准备的所述GaN基板中的晶体的翘曲从所述Ga面观察为凸形状的情况下，所述夹具形成为在表面上外缘的曲面部比中心的所述平面部突出的凹形状。
第6方式的GaN基板的制造方法在上述第3方式～第5方式中任一个方式的基础上可以设计为，将与所准备的所述GaN基板中的从Ga面的中心起位于偏角分布θ1的范围内的区间对应的所述夹具的区间设为所述平面部。
第7方式的GaN基板的制造方法在上述第6方式的基础上可以设计为，所述夹具在与所述表面对置的背面具有平面状的基准面，在进行研磨的步骤中，与所述夹具的所述基准面平行地将所述Ga面研磨成平面状。
下面，参照图8A～图19D对实施方式的GaN基板进行说明。需要说明的是，在附图中，对实质上相同的构件标注相同符号。
(实施方式1)
<完成本公开的GaN基板及其制造方法的经过>
图1和图2是示出GaN基板的偏角分布的图。如图1、图2所示，由于晶体的翘曲而产生偏角分布。为了使该GaN基板的偏角分布为零，可以结合晶体的翘曲的形状对表面进行加工。但是，由于加工成外缘与中心的高低差为60μm以上的凹形状，而产生60μm以上的高低差(厚度分布)。如上所述，在该状态下，在器件形成的工序中产生不良情况。为了减小该厚度偏差，将N面的形状加工成与Ga面相同的形状(从N面观察的情况下为凸形状)即可。该情况下，N面的偏角分布也为零。
但是，在使用GaN基板的外延生长的工序中，在N面的形状例如从N面观察为凸形状的情况下，有时GaN基板相对于基座的设置产生问题。例如，在使N面朝下而平置在外延生长中使用的基座上的情况下，基座与N面产生距离，因此产生温度分布，生长膜的特性产生偏差。因此，其结果是，产生器件的波长的变化。因此，就N面而言，能够进行相对于基座的设置即可，N面的偏角分布比Ga面的偏角分布大即可。更加优选的是，由于N面所需要的功能不会减小偏角分布，因此，确保N面的平面度。
在图1、图2中，允许Ga面的偏角分布处于0.25deg的范围即从中心起±10mm的范围内的偏角分布，不将该部分加工成与晶体的翘曲形状一致，即，表面加工量为0μm。在该情况下，在图4所示的从X轴起0deg、45deg、90deg、135deg的4个方向上，设x轴为基板的长度、y轴为加工量，利用二次函数进行近似时，能够如(1)式～(4)式那样求解。在附图中表示(1)式～(4)式时，成为大致重合的形状，因此，可以说整周为相同形状。因此，通过将(1)～(4)式近似于一个式子，由此能够容易地进行后述的夹具1的设计。
线1：y＝0.0718x2+0.1584x-3.774…(1)
线2：y＝0.0454x2+0.0545x-2.726…(2)
线3：y＝0.0514x2-0.1040x-3.082…(3)
线4：y＝0.0596x2+0.2290x-3.577…(4)
具体而言，计算(1)～(4)式的系数的平均值，作为整周为相同形状的曲面，能够表示为以360deg展开(5)式的近似式而得到的形状。
y＝0.0571x2+0.0845x-3.2898…(5)
接着，使用图8A～图8D对GaN基板2的加工方法进行说明。
(a)图8A是示出具有偏角分布的GaN基板2的结构的剖视图。该GaN基板2被加工成通过研削使利用HVPE法制作的GaN基板2的Ga面4和N面5成为平行平面。另外，在图8A中，利用虚线示意地示出GaN基板2中产生的从Ga面4朝向N面呈凸形状的晶体的翘曲3。晶体的翘曲3从Ga面4侧观察为凹形状。
(b)接着，如图8B所示，将GaN基板2的N面5按压在夹具1上，通过施加载荷，使GaN基板2沿着夹具的形状变形，通过蜡进行粘贴。如图9所示，夹具1形成为穿过中心坐标(0、0)的曲线成为由上述(5)式表示的截面形状这样的凸形状。由于将GaN基板按压在该夹具1上，因此，作为夹具1的材质，优选为陶瓷、铁系的材料、不锈钢。另外，关于夹具1和GaN基板2的粘贴，具体而言，利用热板对夹具1进行加热，在夹具1的表面涂布热塑性的蜡，在其上配置GaN基板2以使得N面5和夹具1接触，在施加了载荷的状态下，通过自然冷却使蜡固化。图10中示出在平面内正交的XY轴中使用激光反射式测长仪(三鹰光器制NH-3MA)取得该状态下的GaN基板2的Ga面4的形状A的结果。
(c)接着，如图8C所示，以与夹具1的基准面6平行的方式对Ga面4进行研削，进而，实施研磨以去除加工变质层。作为研削，通过基于旋转磨石的研削而形成平行平面，通过基于游离磨粒的磨削或基于固定磨石的平面珩磨等减小表面粗糙度，通过CMP(chemicalmechanical polishing)等去除加工变质层。此时，图10中示出形状B的表面形状，图11、图12中示出偏角分布。图11、图12是在半径0mm、10mm、20mm中、以45deg间隔测定GaN基板2的偏角校正前(研磨前)和偏角校正后(研磨后)的偏角分布的结果。图11是X轴方向，图12是Y轴方向。在校正后，在基板半径20mm以内，偏角分布成为0.25deg以下。
(d)在图8C的状态下，处于GaN基板2粘贴在夹具1上的状态，因此，利用热板对夹具1和GaN基板2进行加热，使蜡软化，将夹具1和GaN基板2分离，之后得到图8D所示的GaN基板2。该情况下，如图8D那样，Ga面4成为凹状态，N面5成为平面。当呈三维表现时，成为图13这样的形状。此时的Ga面4的高低差在中心与外缘之间成为40μm左右，因此，有时产生上述的不良情况。
接着，对在设偏角分布的目标值为θ1(deg(度))且厚度偏差的目标值为t1(μm)的情况下，作为本实施方式1的一例的使偏角分布θ1为0.25deg以下且使Ga面的高低差(厚度偏差t1)为20μm以下的方法进行说明。需要说明的是，当偏角分布为0.1deg时，波长偏差达10nm左右。因此，例如在蓝色LED的波长450nm的情况下，为了使波长的偏差为25nm以下，需要使偏角分布为0.25deg以下。当波长的偏差大于该值时，作为白色光的一个要素的蓝色发生偏差，导致白色光的颜色不均。另外，通过减小厚度偏差，能够使在GaN基板上使半导体层进行外延生长时的温度分布和原料气体的分布均匀。另外，在器件制作工序中的光刻中能够减小曝光图案的误差，如果厚度偏差为20μm以下，则能够进行稳定的曝光。关于减小偏角分布，如上所述，结合晶体的翘曲形状对表面进行加工即可，但是，存在厚度偏差增大这样的折衷关系。
因此，本发明人想到，在GaN基板的Ga面中，设中心的偏角分布小的区间为平面形状的平面部，设包围平面部的外周为偏角的校正区间而形成曲面部，由此，得到偏角分布减小且厚度偏差较少的GaN基板。具体而言，如图14所示，例如，设从基板中心(0mm)起的位置为-20mm以下、+20mm以上的区间为偏角的校正区间而形成曲面部。另一方面，从基板中心起的位置为-20mm～+20mm的区间存在偏角分布，但是在容许范围内，将其设为平面形状的平面区间。进行加工以使得平面区间与校正区间的边界成为平滑的曲线。若形成为该形状，则校正区间能够减小偏角分布。另一方面，平面区间为原本的偏角，因此，能够在整个区域内满足偏角分布0.25deg以下且高低差20μm以下。特别地，在半径20mm以上的基板中，本公开的形状是有效的。
使用图15A～图15D对本实施方式1的GaN基板2的制作方法进行说明。
(a)图15A是具有偏角分布的GaN基板2。GaN基板2被加工成通过研削使利用HVPE法制作的GaN基板2的Ga面4和N面5成为平行平面。该情况下，在GaN基板2中产生图15A中利用虚线3示意示出的从Ga面4朝向N面呈凸形状的晶体的翘曲3。即，晶体的翘曲3从Ga面4侧观察为凹形状。
(b)接着，如图15B所示，将GaN基板2的N面5按压在夹具7上，通过施加载荷，使GaN基板2沿着夹具7的形状变形，通过蜡进行粘贴。关于该夹具7的形状，如图14所示，校正区间满足上述(5)式，具有利用平滑的曲线连接校正区间和平面区间的截面形状。在该夹具7上按压GaN基板，因此，优选夹具7的材质为陶瓷、铁系的材料、不锈钢。另外，关于夹具7和GaN基板2的粘贴，具体而言，利用热板对夹具7进行加热，在夹具7的表面涂布热塑性的蜡，在其上配置成GaN基板2的N面5和夹具7接触，在施加了载荷的状态下，通过自然冷却使蜡固化。由此，如图15B中示意示出的那样，晶体的翘曲3实质上成为平面状。即，实质上能够消除晶体的翘曲3。
(c)接着，如图15C所示，以与基准面6平行的方式对Ga面4进行研削，进而，实施研磨以去除加工变质层。作为研削，通过基于旋转磨石的研削而形成平行平面，通过基于游离磨粒的磨削或基于固定磨石的平面珩磨等减小表面粗糙度，通过CMP(chemicalmechanical polishing)等去除加工变质层。
(d)接着，从GaN基板2取下夹具7，得到图15D所示的GaN基板2。如图16、图17所示，这样制作的GaN基板2的偏角分布在整个区域内成为0.25deg以内。图16是示出X轴方向的偏角分布的图，图17是示出Y轴方向的偏角分布的图。
需要说明的是，如上所述，平面区间不是必须不进行加工，而是意味着形成为平面形状的区间。另外，校正区间是以根据从基板的中心起的位置而在厚度方向上变化的方式进行加工的区间。
图18中示出基板长度为-20mm～+20mm的区间内的偏角分布θ1为0.24deg时的偏角分布。在偏角分布为1/2倍的情况下，设图18的区间A部分(基板长度为-10mm～+10mm)为平面区间，设比区间A更靠外周的部分为曲面部。由此，能够使高低差为20μm以下，并且使偏角分布为0.1deg以内，能够进一步实现高精度。如果偏角分布为0.1deg以下，则器件形成时的波长偏差为10nm左右，因此，能够应用于波长偏差的精度严格的用途、例如LD(LaserDiode)的用途。
需要说明的是，在上述记载中，以晶体的翘曲的方向为凹形状为前提来进行说明，但是，这是利用HVPE法形成蓝宝石作为底层基板时的GaN晶体的形状。在使底层基板的物理形状具有变化、或者使用物性与蓝宝石不同的底层基板的情况下，有时不成为前提。
(变形例)
因此，作为变形例，图19A～图19D中示出晶体的翘曲3在Ga面4侧呈凸形状时的偏角分布的校正方法。该情况下，如图19A中利用虚线3示意示出的那样，具有从N面5朝向Ga面4呈凸形状的晶体的翘曲3。另外，夹具7的形状为如下的凹形状：在中心具有平面部，在外缘具有包围平面部的曲面部，外缘比中心的平面部突出。即，在该情况下的GaN基板的制造方法中，除了GaN基板的晶体的翘曲3为凸形状以及夹具7的形状为凹形状以外，与图15A～图15D所示的各工序相同。通过该GaN基板的制造方法，在GaN基板上设置平面部和包围该平面部的曲面部。由此，能够形成如下的Gan基板：偏角分布为±θ1(deg)以下，并且曲面部的偏角分布为±θ1(deg)以下，GaN基板2的厚度偏差为t1(μm)以下。
这样，本公开的GaN基板的特征在于，是N面为平面、Ga面在中心部具有平面部且平面部的周围被曲面部包围的基板。另外，从偏角的观点来说，本公开的GaN基板的特征在于，是N面的偏角分布比Ga面的偏角分布大的基板。通过提供该GaN基板，由此在以后的工序即外延生长工序和器件形成工序中，能够减小特性的偏差，能够实现偏差较小的器件。
需要说明的是，在本公开中，包含适当组合上述的各种实施方式和/或实施例中的任意的实施方式和/或实施例而得到的方式，能够发挥各个实施方式和/或实施例所具有的效果。
工业实用性
在本公开中，说明了向以LED为代表的光半导体元件利用的情况，但是，通过在功率半导体元件的制造中利用本基板，同样能够实现器件特性的偏差小的器件。

Claims (7)

1.一种GaN基板，其在表面具有Ga面和N面且由GaN单晶构成，其中，
所述Ga面具有平面部和包围所述平面部的周围的曲面部，
所述N面的偏角分布比所述Ga面的偏角分布大。
2.根据权利要求1所述的GaN基板，其中，
所述Ga面的偏角分布θ1为0.25deg以下，所述GaN基板的厚度偏差t1为20μm以下。
3.一种GaN基板的制造方法，其包括：
准备GaN基板的步骤，该GaN基板在对置的主面具有相互平行的Ga面和N面且由GaN单晶构成；
使所述N面与夹具的表面对置来粘贴所述GaN基板的步骤，该夹具具有中心的平面部和包围所述平面部的周围的曲面部；
将所述GaN基板的Ga面研磨成平面状的步骤；以及
从所述GaN基板取下所述夹具的步骤。
4.根据权利要求3所述的GaN基板的制造方法，其中，
在所准备的所述GaN基板中的晶体的翘曲从所述Ga面观察为凹形状的情况下，所述夹具形成为在表面上中心的所述平面部比外缘的曲面部突出的凸形状。
5.根据权利要求3所述的GaN基板的制造方法，其中，
在所准备的所述GaN基板中的晶体的翘曲从所述Ga面观察为凸形状的情况下，所述夹具形成为在表面上外缘的曲面部比中心的所述平面部突出的凹形状。
6.根据权利要求3～5中的任意一项所述的GaN基板的制造方法，其中，
将与所准备的所述GaN基板中的从Ga面的中心起位于偏角分布θ1的范围内的区间对应的所述夹具的区间设为所述平面部。
7.根据权利要求6所述的GaN基板的制造方法，其中，
所述夹具在与所述表面对置的背面具有平面状的基准面，
在进行研磨的步骤中，与所述夹具的所述基准面平行地将所述Ga面研磨成平面状。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3102776A1 (fr) * 2019-11-05 2021-05-07 Saint-Gobain Lumilog Plaquette de nitrure d’élément 13 de variation d’angle de troncature réduite

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1534735A (zh) * 2003-03-28 2004-10-06 住友电气工业株式会社 可以识别表里的矩形氮化物半导体基片
JP2005306680A (ja) * 2004-04-22 2005-11-04 Hitachi Cable Ltd 半導体基板、自立基板及びそれらの製造方法、並びに基板の研磨方法
CN101009350A (zh) * 2006-01-27 2007-08-01 日立电线株式会社 Ⅲ－ⅴ族氮化物系半导体衬底、其制造方法及ⅲ－ⅴ族氮化物系发光元件
JP2007273814A (ja) * 2006-03-31 2007-10-18 Furukawa Electric Co Ltd:The シリコン基板及びその製造方法
JP2009114061A (ja) * 2009-02-05 2009-05-28 Hitachi Cable Ltd Ｉｉｉ−ｖ族窒化物系半導体自立基板の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4051663B2 (ja) * 2001-12-10 2008-02-27 株式会社Ｓｕｍｃｏ ワックスレスマウント式研磨方法
JP4952547B2 (ja) * 2007-06-14 2012-06-13 住友電気工業株式会社 ＧａＮ基板、エピタキシャル層付き基板、半導体装置、およびＧａＮ基板の製造方法
JP2009126727A (ja) * 2007-11-20 2009-06-11 Sumitomo Electric Ind Ltd ＧａＮ基板の製造方法、ＧａＮ基板及び半導体デバイス
JP2011077508A (ja) * 2009-09-02 2011-04-14 Mitsubishi Chemicals Corp 窒化物半導体基板の製造方法
KR101749781B1 (ko) * 2010-01-15 2017-06-21 미쓰비시 가가꾸 가부시키가이샤 단결정 기판, 이를 이용하여 얻어지는 ⅲ족 질화물 결정 및 ⅲ족 질화물 결정의 제조방법
JP5949064B2 (ja) * 2012-03-30 2016-07-06 三菱化学株式会社 ＧａＮバルク結晶

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1534735A (zh) * 2003-03-28 2004-10-06 住友电气工业株式会社 可以识别表里的矩形氮化物半导体基片
JP2005306680A (ja) * 2004-04-22 2005-11-04 Hitachi Cable Ltd 半導体基板、自立基板及びそれらの製造方法、並びに基板の研磨方法
CN101009350A (zh) * 2006-01-27 2007-08-01 日立电线株式会社 Ⅲ－ⅴ族氮化物系半导体衬底、其制造方法及ⅲ－ⅴ族氮化物系发光元件
JP2007273814A (ja) * 2006-03-31 2007-10-18 Furukawa Electric Co Ltd:The シリコン基板及びその製造方法
JP2009114061A (ja) * 2009-02-05 2009-05-28 Hitachi Cable Ltd Ｉｉｉ−ｖ族窒化物系半導体自立基板の製造方法

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