CN109817620A - 半导体器件 - Google Patents

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Abstract

提供一种半导体器件，该半导体器件包括：在衬底上的器件区域；在器件区域上的层间电介质层；在层间电介质层的一侧的第一界面层；低k电介质层，隔着第一界面层而与层间电介质层间隔开并具有比层间电介质层的介电常数小的介电常数；以及在低k电介质层中的导电线。第一界面层包括与低k电介质层接触的第一子界面层以及与层间电介质层接触的第二子界面层。第二子界面层具有比第一子界面层的氢渗透性小的氢渗透性。

Description

半导体器件
技术领域
发明构思涉及一种半导体器件。
背景技术
半导体器件由于其小尺寸、多功能性和/或低制造成本而在电子产业中是有益的。半导体器件已经越来越多地与电子产业的发展相结合。半导体器件可以分类为存储逻辑数据的半导体存储器件、处理逻辑数据的操作的半导体逻辑器件、以及具有存储元件和逻辑元件两者的混合半导体器件。也越来越期望改善半导体器件的特性。例如，已经越来越多地要求半导体器件具有高的可靠性、高的速度和/或多功能性。半导体器件逐渐复杂化并集成以满足这些要求的特性。
发明内容
发明构思的一些示例实施方式提供具有增强的可靠性和改善的电特性的半导体器件。
根据发明构思的示例实施方式，一种半导体器件可以包括：在衬底上的器件区域；在器件区域上的层间电介质层；在层间电介质层的一侧的第一界面层；低k电介质层，隔着第一界面层而与层间电介质层间隔开并具有比层间电介质层的介电常数小的介电常数；以及在低k电介质层中的导电线。第一界面层可以包括：与低k电介质层接触的第一子界面层；以及与层间电介质层接触的第二子界面层。第二子界面层可以具有比第一子界面层的氢渗透性小的氢渗透性。
根据发明构思的示例实施方式，一种半导体器件可以包括：在衬底上的器件区域；低k电介质层，在器件区域上并在其中包括导电线；在低k电介质层上的上层间电介质层；在上层间电介质层上的氢供应层；以及上界面层，在低k电介质层和上层间电介质层之间。上界面层可以包括第一子界面层和在第一子界面层上的第二子界面层。第二子界面层可以具有比第一子界面层的氢渗透性小的氢渗透性。
根据发明构思的示例实施方式，一种半导体器件可以包括：在衬底上的器件区域；多个低k电介质层，在器件区域上并在其中包括导电线；在所述多个低k电介质层上的层间电介质层；在层间电介质层上的氢供应层；以及上界面层，在层间电介质层和所述多个低k电介质层中的最上面的一个之间。上界面层可以包括低k电介质界面层和在低k电介质界面层上的氢阻挡层。氢阻挡层可以具有比上界面层的密度大的密度。
附图说明
图1示出平面图，其示出根据发明构思的示例实施方式的半导体器件。
图2示出沿着图1的线I-I'截取的截面图。
图3示出放大图，其示出图2的Q部分。
图4示出放大图，其示出图3的R1部分。
图5示出放大图，其示出图4的S部分。
图6示出放大图，其示出图4的T部分。
图7示出截面图，其示出根据比较示例的半导体器件。
图8示出放大图，其示出图2的Q部分。
图9示出放大图，其示出图8的R2部分。
图10示出放大图，其示出图2的Q部分。
图11示出当大图，其示出图2的Q部分。
图12示出放大图，其示出图2的Q部分。
图13示出放大图，其示出图12的R3部分。
图14示出放大图，其示出图2的Q部分。
图15至图19示出沿着图1的线I-I'截取的截面图，示出根据发明构思的示例实施方式的制造半导体器件的方法。
具体实施方式
在下文，将结合附图详细描述发明构思的一些示例实施方式，以帮助清楚地解释发明构思。
图1示出平面图，其示出根据发明构思的示例实施方式的半导体器件。
图2示出沿着图1的线I-I'截取的截面图。图3示出放大图，其示出图2的Q部分。图4示出放大图，其示出图3的R1部分。图5示出放大图，其示出图4的S部分。图6示出放大图，其示出图4的T部分。图7示出截面图，其示出根据比较示例的半导体器件。
参照图1至图5，半导体器件可以被提供为包括器件区域ELR和在器件区域ELR上的布线区域LLR。器件区域ELR可以是包括衬底100和形成在衬底100上的多个晶体管的区域。当发明构思的半导体器件是存储器件时，器件区域ELR可以包括单元阵列区CAR和驱动单元阵列区CAR的外围电路区PCR。单元阵列区CAR可以是提供有存储单元的区域。外围电路区PCR可以是提供有字线驱动器、感测放大器、行解码器和列解码器和/或控制电路的区域。或者，当发明构思的半导体器件是非存储器件时，器件区域ELR可以不包括单元阵列区CAR。以下将描述存储器件的一些示例，但是发明构思不限于此。
单元阵列区CAR可以包括单元晶体管部分CS和在单元晶体管部分CS上的数据存储结构DSS。当发明构思的半导体存储器件是动态随机存取存储器(DRAM)器件时，数据存储结构DSS可以包括电容器。每个电容器可以包括底电极、顶电极以及在底电极和顶电极之间的电介质层。
单元晶体管部分CS可以包括多个单位存储单元，每个单位存储单元包括由器件隔离层101限定的第一有源区ACT1、字线WL和位线BL。衬底100可以是半导体衬底或可以包括半导体衬底，诸如硅衬底、锗衬底或硅锗衬底。提供在衬底100的上部上的第一有源区ACT1可以具有彼此水平地分隔的条形，并可以在不垂直于与衬底100的顶表面平行的第一方向D1和第二方向D2两者的第三方向D3上延伸。例如，字线WL可以埋入在衬底100的上部中，同时在第一方向D1上延伸以跨过第一有源区ACT1。
每个第一有源区ACT1可以在其中提供有多个杂质区，该多个杂质区通过字线WL彼此分隔。位线BL可以与字线WL交叉以在第二方向D2上延伸，并可以连接到多个第一有源区ACT1。位线BL可以在其间提供有数据存储结构DSS，例如连接到电容器的节点接触NT。以上讨论的示例涉及DRAM器件，但是发明构思不限于此。例如，发明构思的半导体存储器件可以是包括相变材料的可变电阻存储器件或任何其它存储器件。
外围电路区PCR可以包括外围晶体管部分PS。外围晶体管部分PS可以包括由器件隔离层101限定的第二有源区ACT2和在第二有源区ACT2上的晶体管。下层间电介质层105可以被提供为覆盖外围晶体管部分PS和单元晶体管部分CS。例如，下层间电介质层105可以具有等于或大于4.4的介电常数。下层间电介质层105可以包括例如BPSG(硼磷硅酸盐玻璃)、TOSZ(东燃硅氮烷)、USG(未掺杂的硅酸盐玻璃)、SOG(旋涂玻璃)、FOX(可流动的氧化物)、TEOS(正硅酸乙酯)、HDP CVD(高密度等离子体化学气相沉积)氧化物、或HSQ(氢倍半硅氧烷)。
布线区域LLR可以包括层间电介质层、低k电介质层以及形成在层间电介质层和低k电介质层中的导电线。例如，层间电介质层(161和166)可以提供在低k电介质层(LK1、LK2和LK3)上。第一导电线131、第二导电线133和第三导电线135可以分别提供在第一低k电介质层LK1、第二低k电介质层LK2和第三低k电介质层LK3中。低k电介质层的数量和导电线的数量不限于上述，而是可以改变。
在本说明书中，低k电介质层可以表示具有小于4.4的介电常数的绝缘层。例如，低k电介质层(LK1、LK2和LK3)可以包括SiCOH。第一至第三导电线131、133和135可以通过镶嵌工艺形成。例如，第一至第三导电线131、133和135可以包括铜(Cu)或钨(W)。第一至第三导电线131、133和135中的一个或更多个可以通过双镶嵌工艺形成。例如，第二导电线133和第三导电线135中的每个可以具有线性结构，该线性结构在一个方向上延伸并且其底表面提供有通路VI。作为镶嵌工艺的结果，第一至第三导电线131、133和135中的每个可以具有下部宽度和比下部宽度大的上部宽度，但是不限于此。
第一至第三低k电介质层LK1、LK2和LK3中的一个或更多个可以具有彼此不同的厚度。例如，第一低k电介质层LK1可以具有比第二低k电介质层LK2和第三低k电介质层LK3的厚度小的厚度。第一至第三低k电介质层LK1、LK2和LK3可以由相同的材料形成，但是不限于此。例如，第一至第三低k电介质层LK1、LK2和LK3中的一个或更多个可以由具有不同的介电常数和/或成分的材料形成。
第一导电线131中的在单元阵列区CAR上的一个可以通过第二下接触113连接到数据存储结构DSS的上部，例如连接到电容器的顶电极。第一导电线131中的在外围电路区PCR上的另一个可以通过第一下接触111连接到外围晶体管部分PS。例如，第一下接触111可以连接到外围晶体管的源极/漏极区。第一下接触111和第二下接触113可以包括钨(W)、钛(Ti)、钽(Ta)及其氮化物中的一种或更多种。
半导体器件的集成的提高减小了导电线的宽度和间隔。当根据发明构思的一些示例实施方式将低k电介质层用作其中提供有导电线的绝缘层时，可以减小导电线之间的电容耦合。
上层间电介质层可以提供在第三低k电介质层LK3上。上层间电介质层可以包括第一层间电介质层161和第二层间电介质层166。第一层间电介质层161和第二层间电介质层166可以是其介电常数大于第一至第三低k电介质层LK1、LK2和LK3的介电常数的绝缘层。例如，第一层间电介质层161和第二层间电介质层166中的每个可以具有等于或大于4.4的介电常数。第一层间电介质层161和第二层间电介质层166可以包括BPSG(硼磷硅酸盐玻璃)、TOSZ(东燃硅氮烷)、USG(未掺杂的硅酸盐玻璃)、SOG(旋涂玻璃)、FOX(可流动的氧化物)、TEOS(正硅酸乙酯)、HDP CVD(高密度等离子体化学气相沉积)电介质、或HSQ(氢倍半硅氧烷)。在本说明书中，HDP CVD电介质在下文称为HDP层。
上接触121可以提供在第一层间电介质层161中。上导电线151可以提供在第二层间电介质层166中。上接触121可以穿过第一层间电介质层161，使得上导电线151可以连接到第三导电线135。例如，上接触121可以包括钨(W)、钛(Ti)、钽(Ta)及其氮化物中的一种或更多种。上导电线151可以包括与第一至第三导电线131、133和135的导电材料不同的导电材料。例如，上导电线151可以包括铝(Al)。第二层间电介质层166可以覆盖上导电线151。
第一至第三导电线131、133、135和上导电线151以及第一下接触111、第二下接触113和上接触121中的一个或更多个可以包括阻挡层Ba。阻挡层Ba可以包括导电的金属氮化物，诸如钛氮化物或钽氮化物。
钝化层169可以提供在第二层间电介质层166上。钝化层169可以包括其密度大于第一层间电介质层161和第二层间电介质层166的密度的材料。例如，钝化层169可以包括硅氮化物。
当缺陷在制造半导体器件时在氧化工艺、等离子体蚀刻工艺等期间在单位元件中发生时，缺陷会导致电特性的降低。例如，由于在单位元件中的硅氧化物层和硅衬底之间形成的悬挂键，泄漏电流会增加，从而使半导体器件的电特性劣化。DRAM半导体器件以规则的间隔执行刷新操作以重新存储现有数据。该规则的间隔被称为刷新周期或数据保持时间。增大数据保持时间节省了DRAM半导体器件的功耗和/或提高了操作速度。然而，诸如悬挂键的硅晶体缺陷会增大晶体管的泄漏电流和/或减小数据保持时间。
第一层间电介质层161和第二层间电介质层166中的一个或更多个可以是氢供应层。例如，第二层间电介质层166可以具有比第一层间电介质层161的氢供应能力相对更高的氢供应能力。例如，第一层间电介质层161可以是TEOS层，第二层间电介质层166可以是HDP层。或者，第一层间电介质层161和第二层间电介质层166两者可以是HDP层。此外，第二层间电介质层166可以是TEOS层，第一层间电介质层161可以是HDP层。在下文将描述其中第二层间电介质层166是氢供应层HSL的示例，但是发明构思的示例实施方式不限于此。
根据发明构思的一些示例实施方式，可以向晶体管供应能够向悬挂键供应电子的氢，结果可以防止数据保持时间减小。例如，氢供应层HSL可以设置为布线区域LLR中的层间电介质层。当氢通过氢供应层HSL供应时，与当在氢气气氛下进行退火时的情况相比，可以较少地受到阻挡氢扩散的层的影响。
氢供应层HSL可以在将在下面参照图19讨论的合金工艺中通过第一至第三导电线131、133、135和上导电线151以及第一下接触111、第二下接触113和上接触121将氢供应到外围晶体管部分PS上的晶体管和/或单元晶体管部分CS上的晶体管。例如，第一至第三导电线131、133、135和上导电线151以及第一下接触111、第二下接触113和上接触121可以用作氢传输路径5，氢通过该氢传输路径5从氢供应层HSL供应到衬底100上的晶体管。图2示出氢传输路径5以示出一个示例，并且可以通过第一至第三导电线131、133、135和上导电线151以及第一下接触111、第二下接触113和上接触121不同地提供其它氢传输路径。
界面层可以提供在第一至第三低k电介质层LK1、LK2和LK3与层间电介质层(105、161和166)之间。例如，上界面层UE可以提供在第三低k电介质层LK3和第一层间电介质层161之间，下界面层LE可以提供在第一低k电介质层LK1和下层间电介质层105之间。上界面层UE可以是界面层中的与第一至第三低k电介质层LK1、LK2和LK3中的最上面的一个接触的一个，下界面层LE可以是界面层中的与第一至第三低k电介质层LK1、LK2和LK3中的最下面的一个接触的一个。
中间界面层(ME1和ME2)可以提供在第一至第三低k电介质层LK1、LK2和LK3之间。例如，第一中间界面层ME1可以提供在第一低k电介质层LK1和第二低k电介质层LK2之间，第二中间界面层ME2可以提供在第二低k电介质层LK2和第三低k电介质层LK3之间。
上界面层UE和下界面层LE中的一个或更多个可以包括具有彼此不同的特性的多个绝缘层。例如，如图3至图6所示，上界面层UE可以包括与第三低k电介质层LK3接触的第一子界面层SS1和与第一层间电介质层161接触的第二子界面层SS2。相反，下界面层LE以及第一中间界面层ME1和第二中间界面层ME2中的每个可以不包括第二子界面层SS2，而是包括包含与第一子界面层SS1的材料相同的材料的单层。
第二子界面层SS2可以包括表现出比第一子界面层SS1的氢渗透性小的氢渗透性的材料。在这个意义上，第二子界面层SS2可以用作氢阻挡层。第二子界面层SS2可以设置在第一子界面层SS1的顶表面上，或者设置在第一子界面层SS1和氢供应层HSL之间。如图4所示，由于第二子界面层SS2用作具有比第一子界面层SS1的氢渗透性小的氢渗透性的氢阻挡层，所以第二子界面层SS2可以迫使氢供应层HSL朝向上接触121引入氢H。例如，从氢供应层HSL供应的氢H可以是氢原子或氢分子。结果，氢可以集中在氢传输路径5上，并因此被供应到衬底100上的晶体管。因此，可以提高将在下面描述的合金工艺的效率。
图7示出截面图，其示出根据比较示例的半导体器件。当上界面层UE是由第一子界面层SS1构成的单层时，氢H很可能穿过上界面层UE而没有被引入到氢传输路径5。已经穿过上界面层UE的氢H会在上界面层UE和第三低k电介质层LK3之间的第一界面IF1处形成气泡BB。气泡BB会使得上界面层UE和第三低k电介质层LK3在第一界面IF1处彼此分层，和/或当气泡BB形成在对准标记上时会发生未对准。根据发明构思的一些示例实施方式，可以减少和/或防止剥离和/或未对准，因此半导体器件可以在可靠性上提高。
第二子界面层SS2可以具有比第一子界面层SS1的密度大的密度。例如，第二子界面层SS2的密度可以为第一子界面层SS1的密度的约1.1倍或约3倍。与第二子界面层SS2相比，第一子界面层SS1可以具有有空隙的内部结构，其中包含彼此连接的大量孔。
第一子界面层SS1可以是其介电常数比第二子界面层SS2的介电常数小的低k电介质界面层。例如，第一子界面层SS1可以具有小于6的介电常数，第二子界面层SS2可以具有等于或大于6的介电常数。第一子界面层SS1可以覆盖第三导电线135的顶表面的至少一部分，与阻挡层Ba一起用作扩散停止层。
第一子界面层SS1可以与第三低k电介质层LK3具有比与第二子界面层SS2大的界面粘附力。第二子界面层SS2可以与第一层间电介质层161具有比与第一子层界面层SS1大的界面粘附力。例如，第一子界面层SS1可以在第一界面IF1处与第三低k电介质层LK3具有优异的界面粘附力，并且第二子界面层SS2可以在与第一界面IF1相反的第二界面IF2处与第一层间电介质层161具有优异的界面粘附力。
第一子界面层SS1可以包括Si、C和/或N。例如，第一子界面层SS1可以包括SiCN。在另一些示例实施方式中，第一子界面层SS1可以包括BN、BCN、AlN或AlCN。当第一子界面层SS1包括碳诸如SiCN时，碳的浓度可以落在从约10wt％至约50wt％的范围内。
第二子界面层SS2可以包括Si和/或N。例如，第二子界面层SS2可以包括SiN。在另一些示例实施方式中，第二子界面层SS2可以包括Al2O3、BN或AlN。
第一子界面层SS1可以具有与第二子界面层SS2的厚度相同的厚度。或者，第二子界面层SS2可以比第一子界面层SS1厚。例如，第二子界面层SS2可以具有为第一子界面层SS1的厚度t1的约2倍至约10倍的厚度t2。例如，第一子界面层SS1的厚度t1可以落在从约至约的范围内。第二子界面层SS2的厚度t2可以落在从约至约的范围内。第三低k电介质层LK3可以具有为上界面层UE的厚度的约3倍至5倍的厚度。例如，第三低k电介质层LK3的厚度可以落在从约至约的范围内，并且上界面层UE的厚度可以落在从约至约的范围内。
第一子界面层SS1和第二子界面层SS2可以由彼此不同的材料形成，具有彼此不同的蚀刻特性。此外，由于高的界面能，第一子界面层SS1和第二子界面层SS2之间的界面可以以相对高的速度蚀刻。结果，如图6所示，凹陷PR可以形成在第一子界面层SS1和第二子界面层SS2之间。凹陷PR可以填充有与其相邻的上接触121。例如，当上接触121包括阻挡层Ba时，凹陷PR可以填充有阻挡层Ba。
如图5所示，第一子界面层SS1和第二子界面层SS2中的每个可以包括多个层。例如，第一子界面层SS1可以包括多个层SS1_a，第二子界面层SS2可以包括多个层SS2_a。所述多个层SS1_a和SS2_a可以通过数次执行的沉积工艺形成，并且取决于工艺配方，可以观察到或观察不到所述多个层SS1_a和SS2_a之间的界面。
图8示出放大图，其示出图2的Q部分。图9示出放大图，其示出图8的R2部分。为了简洁起见，将省略相同或相应部件的描述。
参照图8和图9，根据发明构思的一些示例实施方式的下界面层LE可以包括第二子界面层SS2和在第二子界面层SS2上的第一子界面层SS1。相反，上界面层UE以及第一中间界面层ME1和第二中间界面层ME2中的每个不需要包括第二子界面层SS2，而是包括由与第一子界面层SS1的材料相同的材料构成的单个层。第一子界面层SS1可以与第一低k电介质层LK1接触，第二子界面层SS2可以与下层间电介质层105接触。第二子界面层SS2可以包括表现出比第一子界面层SS1的氢渗透性小的氢渗透性的材料。
第一子界面层SS1可以与第一低k电介质层LK1具有比与第二子界面层SS2大的界面粘附力。第二子界面层SS2可以与下层间电介质层105具有比与第一子界面层SS1大的界面粘附力。第一子界面层SS1和第二子界面层SS2可以具有与参照图3至图6讨论的特性相同的特性。例如，在示例实施方式中，第二子界面层SS2可以具有比第一子界面层SS1的厚度t4大的厚度t3。
图10示出放大图，其示出图2的Q部分。在随后的示例实施方式中，上界面层UE和下界面层LE中的每个可以包括第一子界面层SS1和第二子界面层SS2。相反，第一中间界面层ME1和第二中间界面层ME2中的每个不需要包括第二子界面层SS2，而是包括由与第一子界面层SS1的材料相同的材料构成的单层。上界面层UE可以配置为使得第二子界面层SS2提供在第一子界面层SS1上，而下界面层LE可以配置为使得第一子界面层SS1提供在第二子界面层SS2上。上界面层UE的第一子界面层SS1和下界面层LE的第一子界面层SS1可以提供在上界面层UE的第二子界面层SS2和下界面层LE的第二子界面层SS2之间。
图11示出放大图，其示出图2的Q部分。在随后的示例实施方式中，上界面层UE或下界面层LE可以包括第一子界面层SS1和第二子界面层SS2，并且此外，第一中间界面层ME1和第二中间界面层ME2中的一个或更多个可以包括第一子界面层SS1和第二子界面层SS2。例如，第二中间界面层ME2可以包括第一子界面层SS1和第二子界面层SS2。
图12示出放大图，其示出图2的Q部分。图13示出放大图，其示出图12的R3部分。类似于图11的示例实施方式，第一中间界面层ME1和第二中间界面层ME2中的一个或更多个可以包括多个子界面层。根据示例实施方式的第二中间界面层ME2可以包括一对第一子界面层SS1和在该对第一子界面层SS1之间的第二子界面层SS2。与第二子界面层SS2的底表面接触的第一子界面层SS1可以与第二低k电介质层LK2接触，并且与第二子界面层SS2的顶表面接触的第一子界面层SS1可以与第三低k电介质层LK3接触。
图14示出放大图，其示出图2的Q部分。在随后的示例实施方式中，上界面层UE或下界面层LE可以包括第一子界面层SS1和第二子界面层SS2，并且此外，上线界面层HE可以提供在第一层间电介质层161和第二层间电介质层166之间。上线界面层HE可以与上导电线151的底表面接触。例如，上线界面层HE可以是由与第二子界面层SS2的材料相同的材料构成的单层。或者，上线界面层HE可以包括第一子界面层SS1和第二子界面层SS2。
图15至图19示出沿着图1的线I-I'截取的截面图，示出根据发明构思的示例实施方式的制造半导体器件的方法。
参照图1和图15，器件区域ELR可以形成在包括单元阵列区CAR和外围电路区PCR的衬底100上。例如，单元晶体管部分CS和数据存储结构DSS可以形成在衬底100的单元阵列区CAR上。例如，单元晶体管部分CS的形成可以包括形成单元晶体管，并且数据存储结构DSS的形成可以包括形成电容器。外围晶体管部分PS可以形成在衬底100的外围电路区PCR上。外围晶体管部分PS的形成可以包括在衬底100的上部上形成第二有源区ACT2以及在衬底100上形成多个外围晶体管。
可以形成下层间电介质层105以覆盖外围晶体管部分PS和单元晶体管部分CS。例如，下层间电介质层105可以具有等于或大于4.4的介电常数。下层间电介质层105可以由例如BPSG(硼磷硅酸盐玻璃)、TOSZ(东燃硅氮烷)、USG(未掺杂的硅酸盐玻璃)、SOG(旋涂玻璃)，FOX(可流动的氧化物)、TEOS(正硅酸乙酯)、HDP CVD(高密度等离子体化学气相沉积)氧化物、或HSQ(氢倍半硅氧烷)形成。
可以形成接触孔以穿过下层间电介质层105的至少一部分，然后可以在接触孔中形成第一下接触111和第二下接触113。例如，第一下接触111和第二下接触113可以由钨(W)、钛(Ti)、钽(Ta)及其氮化物中的一种或更多种形成。第一下接触111和第二下接触113可以通过沉积工艺诸如溅射或MOCVD形成。在执行沉积工艺之后，可以执行平坦化工艺诸如化学机械抛光以暴露下层间电介质层105的顶表面。
可以对已经经受平坦化工艺的下层间电介质层105的暴露表面执行表面处理工艺。例如，表面处理工艺可以包括以下中的一种或更多种：UV处理、远程等离子体处理、直接等离子体处理、以及使用NH3、H2、Ar、N2和/或SiH4的气体处理。
下界面层LE可以形成在下层间电介质层105上。例如，如图8所示，下界面层LE可以包括第二子界面层SS2和在第二子界面层SS2上的第一子界面层SS1。第一子界面层SS1和第二子界面层SS2可以通过例如PECVD(等离子体增强化学气相沉积)形成。第一子界面层SS1和第二子界面层SS2可以原位地形成，但是不限于此。
参照图1和图16，第一低k电介质层LK1可以形成在下界面层LE上。例如，第一低k电介质层LK1可以由SiCOH形成。掩模图案可以形成在第一低k电介质层LK1上，然后可以执行蚀刻工艺以暴露第一下接触111和第二下接触113。当执行蚀刻工艺时，下界面层LE可以用作蚀刻停止层。结果，第一凹陷区RR1可以形成在第一低k电介质层LK1中。蚀刻工艺可以包括干蚀刻工艺和/或湿蚀刻工艺。
参照图1和图17，可以形成第一导电线131以填充第一凹陷区RR1。例如，第一导电线131可以通过使用铜(Cu)或钨(W)的镶嵌工艺形成。之后，可以重复地执行镶嵌工艺以形成第二导电线133和第三导电线135。可以形成上界面层UE以覆盖第三导电线135。在形成上界面层UE之前，第一中间界面层ME1可以形成在第一低k电介质层LK1上，然后第二低k电介质层LK2可以形成在第一中间界面层ME1上。第二中间界面层ME2可以形成在第二低k电介质层LK2上，然后第三低k电介质层LK3可以形成在第二中间界面层ME2上。第二低k电介质层LK2和第三低k电介质层LK3可以与第一低k电介质层LK1相同地形成。上界面层UE及其下面的第一中间界面层ME1和第二中间界面层ME2可以与下界面层LE相同地形成。通过以上讨论的工艺，布线区域LLR可以部分地形成在器件区域ELR上。
参照图1和图18，第一层间电介质层161可以形成在上界面层UE上。在图14所示的示例实施方式的情况下，初始上线界面层AHE可以形成在第一层间电介质层161上。掩模图案可以形成在初始上线界面层AHE上，然后可以执行蚀刻工艺以形成穿过初始上线界面层AHE和第一层间电介质层161的第二凹陷区RR2。
参照图1和图19，可以用导电材料填充第二凹陷区RR2，然后可以执行平坦化工艺以形成上接触121。当执行平坦化工艺时，初始上线界面层AHE的上部可以被去除以形成上线界面层HE。例如，上线界面层HE可以是抛光停止层。
上导电线151可以形成在上线界面层HE上。例如，上导电线151可以包括铝(Al)。上导电线151的形成可以包括形成和图案化导电层。图案化工艺可以包括RIE(反应离子蚀刻)。第二层间电介质层166和钝化层169可以顺序地形成以覆盖上导电线151。例如，第二层间电介质层166可以形成为氢供应层HSL。
可以执行合金工艺9。合金工艺9可以使得衬底100上的晶体管被供应来自作为氢供应层HSL的第二层间电介质层166的氢。合金工艺9可以包括在从约300℃至约500℃的范围内的温度持续几十至几百分钟的热处理。当进行热处理时，热量可以被提供到钝化层169，然后通过氢供应路径5传递。钝化层169可以防止氢在与沿着氢供应路径5的传送方向相反的方向上传送。
根据发明构思的一些实施方式，界面层可以被提供为包括具有彼此不同特性的第一子界面层和第二子界面层。因此，可以更有效地执行合金工艺，并且界面粘合力可以在绝缘层之间增大。
根据发明构思的一些实施方式的半导体器件可以向晶体管提供氢并因此提高电特性。此外，半导体器件可以在合金工艺中将氢集中到氢供应路径上，从而提高合金工艺的效率。
前述描述提供了用于解释发明构思的示范性实施方式。因此，发明构思不限于上述实施方式，并且本领域普通技术人员将理解，可以在其中进行形式和细节的变化，而没有脱离发明构思的精神和实质特征。
本申请要求于2017年11月21日提交的韩国专利申请第10-2017-0155870号的优先权，其全部内容通过引用结合于此。

Claims (25)

1.一种半导体器件，包括：
在衬底上的器件区域；
层间电介质层，在所述器件区域上；
第一界面层，在所述层间电介质层的一侧；
低k电介质层，隔着所述第一界面层而与所述层间电介质层间隔开并具有比所述层间电介质层的介电常数小的介电常数；以及
导电线，在所述低k电介质层中，
其中所述第一界面层包括：
与所述低k电介质层接触的第一子界面层；和
与所述层间电介质层接触的第二子界面层，
所述第二子界面层具有比所述第一子界面层的氢渗透性小的氢渗透性。
2.如权利要求1所述的半导体器件，还包括在所述层间电介质层上的氢供应层。
3.如权利要求1所述的半导体器件，其中所述第一子界面层的介电常数小于所述第二子界面层的介电常数。
4.如权利要求3所述的半导体器件，其中所述第一子界面层的介电常数小于6，并且所述第二子界面层的介电常数等于或大于6。
5.如权利要求1所述的半导体器件，其中所述第二子界面层的密度大于所述第一子界面层的密度。
6.如权利要求1所述的半导体器件，其中所述第一子界面层与所述低k电介质层之间的界面粘附力大于所述第二子界面层与所述低k电介质层之间的界面粘附力。
7.如权利要求1所述的半导体器件，其中
所述层间电介质层在所述低k电介质层上，
所述第一子界面层与所述低k电介质层的顶表面接触，并且
所述第二子界面层与所述层间电介质层的底表面接触。
8.如权利要求7所述的半导体器件，其中所述第一子界面层与所述导电线的顶表面接触。
9.如权利要求1所述的半导体器件，其中
所述低k电介质层在所述层间电介质层上，
所述第二子界面层与所述层间电介质层的顶表面接触，并且
所述第一子界面层与所述低k电介质层的底表面接触。
10.如权利要求1所述的半导体器件，其中所述半导体器件包括多个所述低k电介质层，并且
其中所述半导体器件还包括在所述多个低k电介质层之间的第二界面层，
所述第二界面层中的至少一个包括第一子界面层和第二子界面层。
11.如权利要求1所述的半导体器件，其中所述半导体器件包括多个所述低k电介质层，并且
所述半导体器件还包括在所述多个低k电介质层之间的第二界面层，
所述第二界面层包括多个第一子界面层和在所述多个第一子界面层之间的第二子界面层。
12.如权利要求1所述的半导体器件，其中所述第二子界面层比所述第一子界面层厚。
13.如权利要求12所述的半导体器件，其中所述第二子界面层的厚度为所述第一子界面层的厚度的2倍至10倍。
14.如权利要求1所述的半导体器件，其中所述层间电介质层包括第一层间电介质层和在所述第一层间电介质层上的第二层间电介质层，
其中所述半导体器件还包括：
在所述第二层间电介质层中的上导电线；和
在所述第一层间电介质层和所述第二层间电介质层之间的第三界面层。
15.如权利要求14所述的半导体器件，其中所述第三界面层包括第二子界面层。
16.一种半导体器件，包括：
在衬底上的器件区域；
低k电介质层，在所述器件区域上并在其中包括导电线；
上层间电介质层，在所述低k电介质层上；
氢供应层，在所述上层间电介质层上；以及
上界面层，在所述低k电介质层和所述上层间电介质层之间，
其中所述上界面层包括第一子界面层和在所述第一子界面层上的第二子界面层，
所述第二子界面层具有比所述第一子界面层的氢渗透性小的氢渗透性。
17.如权利要求16所述的半导体器件，还包括：
下层间电介质层，在所述低k电介质层下面；和
下界面层，在所述下层间电介质层和所述低k电介质层之间，
其中所述下界面层包括顺序堆叠的第二子界面层和第一子界面层。
18.如权利要求16所述的半导体器件，其中所述半导体器件包括多个所述低k电介质层，并且
其中所述半导体器件还包括在所述多个低k电介质层之间的中间界面层，
所述中间界面层中的至少一个包括第一子界面层和第二子界面层。
19.如权利要求16所述的半导体器件，其中所述第二子界面层比所述第一子界面层厚。
20.如权利要求16所述的半导体器件，其中所述上界面层包括在所述第二子界面层和所述第一子界面层之间的凹陷。
21.一种半导体器件，包括：
在衬底上的器件区域；
多个低k电介质层，在所述器件区域上并在其中包括导电线；
层间电介质层，在所述多个低k电介质层上；
氢供应层，在所述层间电介质层上；以及
上界面层，在所述层间电介质层与所述多个低k电介质层中的最上面的一个之间，
其中所述上界面层包括低k电介质界面层和在所述低k电介质界面层上的氢阻挡层，
所述氢阻挡层具有比所述低k电介质界面层的密度大的密度。
22.如权利要求21所述的半导体器件，其中所述低k电介质界面层的介电常数小于所述氢阻挡层的介电常数。
23.如权利要求22所述的半导体器件，其中
所述低k电介质界面层的介电常数小于6，并且
所述氢阻挡层的介电常数等于或大于6。
24.如权利要求21所述的半导体器件，其中所述氢阻挡层的密度为所述低k电介质界面层的密度的1.1倍至3倍。
25.如权利要求21所述的半导体器件，其中所述氢阻挡层与所述层间电介质层之间的界面粘附力大于所述低k电介质界面层与所述层间电介质层之间的界面粘附力。
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