TWI830308B - 具有設置有保護層的佈線的半導體裝置 - Google Patents

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Abstract

本發明提供一種半導體裝置，包含：下部結構，包含裝置及下部佈線結構；絕緣層，位於下部結構上；通孔，穿透絕緣層；佈線圖案，位於絕緣層及通孔上；以及氧化矽層，覆蓋佈線圖案且包含氫，其中佈線圖案包含第一導電層及第二導電層、上表面保護層以及側表面保護層，其中第二導電層位於第一導電層上，其中上表面保護層覆蓋第二導電層的上表面，且側表面保護層覆蓋第一導電層及第二導電層的側表面，且其中上表面保護層及側表面保護層中的各者包含活化能高於第二導電層的金屬材料的活化能的金屬材料。

Description

具有設置有保護層的佈線的半導體裝置
相關申請案的交叉參考
本申請案主張2021年8月27日在韓國智慧財產局申請的韓國專利申請案第10-2021-0114025號的優先權，所述申請案的揭露內容以全文引用的方式併入本文中。
本發明概念是關於一種半導體裝置，且更特定言之，是關於一種具有設置有保護層的佈線的半導體裝置。
隨著電子的持續發展及使用者需求的持續增長，電子裝置變得更小且效能更高。隨著對半導體裝置的高效能、高速度以及/或多功能性的需求增加，半導體裝置的整合度增加。根據增加半導體裝置的整合度的趨向，電晶體的大小逐漸減小。如上文所描述，電連接至具有減小的大小的電晶體的佈線的大小亦逐漸減小。
根據本發明概念的例示性實施例，一種半導體裝置包含：下部結構，包含裝置及下部佈線結構；絕緣層，安置於下部結構 上；通孔，穿透絕緣層；佈線圖案，形成於絕緣層及通孔上；以及氧化矽層，覆蓋佈線圖案且包含氫，其中佈線圖案包含第一導電層、第二導電層、上表面保護層以及側表面保護層，其中第二導電層安置於第一導電層上，其中上表面保護層覆蓋第二導電層的上表面，且側表面保護層覆蓋第一導電層的側表面及第二導電層的側表面，且其中上表面保護層及側表面保護層中的各者包含活化能高於第二導電層的金屬材料的活化能的金屬材料。
根據本發明概念的例示性實施例，一種半導體裝置包含：第一結構，包含裝置及第一佈線結構；絕緣層，安置於第一結構上；通孔，穿透絕緣層；佈線圖案，形成於絕緣層及通孔上；以及氧化矽層，覆蓋佈線圖案且包含氫，其中佈線圖案包含導電層及覆蓋導電層的上表面或側表面中的至少一者的保護層，其中佈線圖案更包含安置於導電層的表面與保護層之間的介面合金層，且其中介面合金層的強度大於導電層的強度及保護層的強度。
根據本發明概念的例示性實施例，一種半導體裝置包含：下部結構，包含裝置及下部佈線結構；絕緣層，安置於下部結構上；通孔，穿透絕緣層；佈線圖案，形成於絕緣層及通孔上；以及氧化層，覆蓋佈線圖案且形成於絕緣層上，其中氧化層包含氫，其中佈線圖案包含導電層及覆蓋導電層的上表面的保護層，其中保護層包含活化能高於導電層的金屬材料的活化能的金屬材料，且其中氧化層至少部分地包圍導電層的側表面及保護層的上表面及側表面。
1:下部結構
2:第一絕緣層
3:通孔
4、4a、4b、4c、4d、4e、4f、4g、4h、4i:佈線圖案
5:氧化層
6:抗反射層
7:第二絕緣層
8:第三絕緣層
9:第四絕緣層
10:第五絕緣層
11:裝置
12:下部佈線結構
13:基底
13c:單元主動區域
13p:周邊主動區域
14:隔離區域
16:位元線結構
17:下部絕緣層
18:層間絕緣層
19c:單元接觸插塞
19p:周邊接觸插塞
20:平坦化金屬間絕緣層
41:第一導電層
42:第二導電層
45:上部佈線
100、100a、100b、100c、100d、100e、100f、100g、100h、100i:半導體裝置
121、121a:下部接觸插塞
122a:下部佈線/單鑲嵌銅互連
122b:下部佈線/雙鑲嵌銅互連
123:周邊接觸結構
124:隔離層
125:蝕刻終止層
131c:單元雜質區域
131p:周邊雜質區域
151:上部電極
152:介電層
153:下部電極
161:位元線
162:位元線罩蓋層
163:位元線間隔件
431、431a、431b、431c、431d、431e、431f、431g、431h、431i:保護層/上表面保護層
432、432a、432b、432c、432d、432e:保護層/側表面保護層
441a、441b:介面合金層/上部介面合金層
442、442a:介面合金層/側部介面合金層
451、1211、1221a、1224a:障壁層
1221b:積體障壁層
1222a:通孔間隙填充圖案
1222b:積體間隙填充圖案
1223a:佈線間隙填充圖案
A、B:區域
A1:第一區域
A2:第二區域
T1、T2:厚度
X、Y、Z:方向
本發明概念的以上及其他特徵將藉由參考隨附圖式詳細描述其例示性實施例而變得更顯而易見，在圖式中：圖1A及圖1B分別為根據本發明概念的例示性實施例的半導體裝置的示意性橫截面圖及局部放大的示意性橫截面圖。
圖2A及圖2B為根據本發明概念的例示性實施例的半導體裝置的局部放大視圖。
圖3A及圖3B為根據本發明概念的例示性實施例的半導體裝置的局部放大視圖。
圖4為根據本發明概念的例示性實施例的半導體裝置的局部放大視圖。
圖5為根據本發明概念的例示性實施例的半導體裝置的局部放大視圖。
圖6A及圖6B為根據本發明概念的例示性實施例的半導體裝置的局部放大視圖。
圖7A及7B為根據本發明概念的例示性實施例的半導體裝置的局部放大視圖。
圖8為根據本發明概念的例示性實施例的半導體裝置的示意性橫截面圖。
圖9A、圖9B、圖9C、圖9D、圖9E以及圖9F為示出製造根據本發明概念的例示性實施例的半導體裝置的方法的示意性橫截面圖。
在下文中，將參考隨附圖式描述本發明概念的例示性實 施例。
圖1A及圖1B分別為根據本發明概念的例示性實施例的半導體裝置的示意性橫截面圖及局部放大的示意性橫截面圖。圖1A為根據本發明概念的例示性實施例的半導體裝置的示意性橫截面圖，且圖1B為圖1A的區域「A」的放大視圖。
圖2A及圖2B為根據本發明概念的例示性實施例的半導體裝置的局部放大視圖。圖2A及圖2B為圖1B的區域「B」的放大視圖。
參考圖1A至圖2B，半導體裝置100包含下部結構1、第一絕緣層2、通孔3、佈線圖案4、氧化層5、第二絕緣層7、第三絕緣層8、第四絕緣層9以及第五絕緣層10。第一絕緣層2在下部結構1上。通孔3穿透第一絕緣層2。佈線圖案4位於第一絕緣層2及通孔3上。氧化層5覆蓋位於第一絕緣層2上的佈線圖案4的上表面及側表面。舉例而言，氧化層5可至少部分地包圍佈線圖案4的側表面及上表面。第二絕緣層7、第三絕緣層8、第四絕緣層9以及第五絕緣層10依序堆疊於氧化層5的上表面上。
下部結構1可包含裝置11及下部佈線結構12。裝置11可包含用於諸如動態隨機存取記憶體(dynamic random access memory；DRAM)裝置、靜態隨機存取記憶體(static random access memory；SRAM)裝置以及類似者的揮發性記憶體裝置或諸如快閃記憶體裝置、相變隨機存取記憶體(phase-change random access memory；PRAM)裝置、磁阻式隨機存取記憶體(magnetoresistive random access memory；MRAM)裝置、電阻式隨機存取記憶體(resistive random access memory；ReRAM或RRAM)裝置以及類 似者的非揮發性記憶體裝置的記憶體外圍電路區域或單元區域中的佈線結構。在本發明概念的例示性實施例中，裝置11可包含構成動態隨機存取記憶體(DRAM)的記憶體單元及周邊電路。
稍後待描述的下部佈線結構12可安置於裝置11與通孔3之間以使裝置11與通孔3彼此電連接。下部佈線結構12可包含隔離層124、蝕刻終止層125、下部接觸插塞121以及下部佈線122a及下部佈線122b。下部佈線122a及下部佈線122b安置於下部接觸插塞121上。下部佈線122a及下部佈線122b可穿透堆疊於裝置11上的隔離層124及蝕刻終止層125。下部接觸插塞121的側表面及下表面可由障壁層1211覆蓋。
下部佈線122a及下部佈線122b可包含例如單鑲嵌銅互連122a及/或雙鑲嵌銅互連122b中的至少一者，但本發明概念不限於此。舉例而言，當下部佈線122a及下部佈線122b包含單鑲嵌銅佈線122a時，佈線間隙填充圖案1223a及通孔間隙填充圖案1222a可安置於分隔絕緣層124上。障壁層1221a可覆蓋佈線間隙填充圖案1223a的側表面及下表面，且障壁層1224a可覆蓋通孔間隙填充圖案1222a的側表面及下表面。障壁層1221a及障壁層1224a可安置為分隔層。舉例而言，當下部佈線122a及下部佈線122b包含雙鑲嵌銅佈線122b時，佈線及通孔可安置為積體間隙填充圖案1222b，且積體間隙填充圖案1222b可安置成使得其側表面及下表面用積體障壁層1221b覆蓋。
第一絕緣層2可安置於下部佈線結構12上。蝕刻終止層125可安置於第一絕緣層2與下部佈線結構12之間。第一絕緣層2可包含絕緣材料，例如高密度電漿(High Density Plasma；HDP) 氧化物、正矽酸四乙酯(Tetraethyl Orthosilicate；TEOS)氧化物或類似者。在稍後待描述的導電層41及導電層42堆疊於第一絕緣層2上之後，可藉由蝕刻移除導電層41及導電層42以及第一絕緣層2的一部分，且可形成稍後待描述的佈線圖案4。因此，第一絕緣層2的表面可具有向下凹陷形狀。此後，稍後待描述的氧化層5可堆疊於第一絕緣層2上以覆蓋經蝕刻的第一絕緣層2的上表面及佈線圖案4的上表面及側表面。因此，第一絕緣層2及氧化層5接合處的介面可具有如圖1A及圖1B中所繪示的向下凹陷形狀。
通孔3可安置成穿過第一絕緣層2及蝕刻終止層125。通孔3可由下部佈線結構12電連接至下部結構1的裝置11。通孔3可包含例如鎢(W)、鋁(Al)、鉭(Ta)或類似者。
佈線圖案4可安置於第一絕緣層2及通孔3上。參考圖1A及圖1B，在本發明概念的例示性實施例中，佈線圖案4可在垂直於X方向的Y方向及Z方向上延伸。
佈線圖案4可包含一或多個導電層。舉例而言，佈線圖案4可包含第一導電層41及安置於第一導電層41上的第二導電層42。佈線圖案4可包含安置於第二導電層42的上表面及側表面中的至少一者上的保護層431及保護層432。第一導電層41可安置於通孔3與第二導電層42之間以使通孔3與第二導電層42彼此連接。舉例而言，氧化層5可至少部分地包圍第一導電層41的側表面及第二導電層42的側表面。
佈線圖案4包含保護層431及保護層432，且保護層431及保護層432可包含上表面保護層431及側表面保護層432。上表 面保護層431可安置於第二導電層42的上表面上，且側表面保護層432可安置於第二導電層42的側表面上。在本發明概念的例示性實施例中，佈線圖案4可包含上表面保護層431或側表面保護層432。舉例而言，氧化層5可至少部分地包圍上表面保護層431及側表面保護層432。
第二導電層42可包含例如鋁(Al)、鈦(Ti)、鎢(W)、鈷(Co)、鉭(Ta)、銅(Cu)或類似者。在本發明概念的例示性實施例中，第二導電層42可由例如鋁(Al)組成。Al的活化能為約0.6電子伏，且特定言之，其表面處的活化能為約0.28電子伏。歸因於Al的活化能相對較低，在操作半導體裝置期間，第二導電層42可歸因於因表面金屬遷移而形成的空隙而破裂。
在本發明概念的例示性實施例中，藉由在第二導電層42的表面上安置各自由具有相對較高活化能的金屬材料組成的上表面保護層431及側表面保護層432，可補償第二導電層42的低表面能。因此，可強化第二導電層42與稍後待描述的鄰近氧化層5之間的介面。因此，第二導電層42的表面上的電遷移及應力遷移可減少。舉例而言，在氫自氧化層5擴散至第二導電層42期間，可抑制組成第二導電層42的金屬元素的移動。因此，第二導電層42的破裂可能不發生，且可執行自氧化層5至第二導電層42的氫擴散。
上表面保護層431及側表面保護層432中的各者可包含活化能高於第二導電層42的活化能的金屬材料。舉例而言，包含於上表面保護層431及側表面保護層432中的金屬材料的活化能可在大於約0.6電子伏且小於或等於約2.96電子伏的範圍內。當 包含於上表面保護層431及側表面保護層432中的金屬材料的活化能為約0.6電子伏或小於0.6電子伏時，上表面保護層431及側表面保護層432無法阻止第二導電層42的表面上的電移動及應力移動，使得難以防止第二導電層42的不良破裂問題。當包含於上表面保護層431及側表面保護層432中的金屬材料的活化能超出約2.96電子伏時，可用作保護層的金屬元素的類型為有限的，且因此可降低大規模生產率。包含於上表面保護層431及側表面保護層432中的金屬材料的活化能可在例如約1.42電子伏或大於1.42電子伏及約2.06電子伏或小於2.06電子伏的範圍內。
上表面保護層431及側表面保護層432中的各者可包含由包含例如鈷(Co)、銅(Cu)、錳(Mn)、釕(Ru)、鉭(Ta)、鈦(Ti)以及鎢(W)的群組中選出的單個金屬元素，或可包含其兩種或大於兩種金屬元素。然而，本發明概念的例示性實施例不限於此。
上表面保護層431及側表面保護層432中的各者可具有大於第二導電層42的機械強度的機械強度。舉例而言，第二導電層42的機械強度可在約19公斤/平方毫米至約22公斤/平方毫米的範圍內，且上表面保護層431及側表面保護層432的機械強度可分別在約81公斤/平方毫米至約143公斤/平方毫米的範圍內，但本發明概念不限於此。當上表面保護層431及側表面保護層432的強度低於上述範圍時，第二導電層42的表面強度可不充分增加。當上表面保護層431及側表面保護層432的強度大於以上範圍時，可用作保護層的金屬元素的類型為有限的，因此可降低大規模生產率。
如圖2A中所繪示，上表面保護層431及側表面保護層432可由相同金屬材料組成。舉例而言，上表面保護層431及側表面保護層432可包含以下中的至少一者：鈷(Co)、銅(Cu)、錳(Mn)、釕(Ru)、鉭(Ta)、鈦(Ti)以及/或鎢(W)。舉例而言，上表面保護層431及側表面保護層432中的各者可為包含鈷(Co)的層。
如圖2B中所繪示，在半導體裝置100a的佈線圖案4a中，上表面保護層431a及側表面保護層432a可由彼此不同的金屬材料組成。舉例而言，上表面保護層431a可為包含鈦(Ti)的層，且側表面保護層432a可為包含鈷(Co)的層。
上表面保護層431的厚度T1及側表面保護層432的厚度T2可彼此相同或不同。舉例而言，上表面保護層431的厚度T1及側表面保護層432的厚度T2可分別在約100埃至約300埃的範圍內，但其例示性實施例不限於此。當上表面保護層431的厚度T1及側表面保護層432的厚度T2小於上述範圍時，增加第二導電層42的表面活化能及強度的效果可為不充足的。當上表面保護層431的厚度T1及側表面保護層432的厚度T2大於上述範圍時，可能難以細化佈線，且可減弱製程的效率。
上表面保護層431的厚度T1及側表面保護層432的厚度T2可考慮到第二導電層42的厚度及類似者而判定。上表面保護層431的厚度T1及側表面保護層432的厚度T2在第二導電42上可為實質上均勻的，或可具有偏差。舉例而言，在上表面保護層431及側表面保護層432的兩端處的厚度可比上表面保護層431及側表面保護層432的中心部分的厚度更薄，但本發明概念不限 於此。在本發明概念的例示性實施例中，第二導電層42、上表面保護層431以及側表面保護層432的厚度可不同地變化且可為不均勻的。
佈線圖案4可更包含抗反射層6。抗反射層6可覆蓋上表面保護層431的上表面的一部分或全部。抗反射層6可包含反射率低於第二導電層42的反射率的材料，例如具有較高光吸收的材料。抗反射層6可為例如第二導電層42的氧化層或氮化層。舉例而言，抗反射層6可包含TiN、TiO2、TaN、Ta2O5及/或類似者。
氧化層5可安置於第一絕緣層2上且可覆蓋佈線圖案4的上表面及側表面。舉例而言，氧化層5可包含氫，例如包含氫的氧化矽層。氧化層5可包含例如高密度電漿(HDP)氧化物、正矽酸四乙酯(TEOS)氧化物或類似者。當向其施加熱量時，氧化層5可將氫供應至佈線圖案4。可執行熱處理，例如在約400℃下持續約120分鐘，但本發明概念不限於此。氫可擴散通過佈線圖案4、通孔3以及下部佈線結構12以供應至裝置11的電晶體。自氧化層5供應的氫可供應至電晶體的源極/汲極區域或閘極。藉由自氧化層5供應的氫，存在於下部結構1的電晶體的閘極的表面上的不穩定晶格鍵可還原為穩定鍵。氧化層5可藉由例如高密度電漿化學氣相沈積(High Density Plasma Chemical Vapor Deposition；HDP-CVD)形成。氧化層5與第一絕緣層2之間的介面可為實質上平坦的或可藉由蝕刻向下凹陷。
第二絕緣層7、第三絕緣層8、第四絕緣層9以及第五絕緣層10可依序堆疊於氧化層5上。另外，上部佈線45可安置於佈線圖案4上且可穿透第二絕緣層7、第三絕緣層8以及第四絕緣 層9。障壁層451可包含於上部佈線45與第二絕緣層7之間及上部佈線45與第三絕緣層8之間。
圖3A至圖7B為根據本發明概念的例示性實施例的半導體裝置的局部放大視圖。在圖3A至圖7B中，與圖1A至圖2B相同的元件符號指示對應組件，且將忽略與上文描述重疊的描述。
參考圖3A，相比於圖2A的例示性實施例，在半導體裝置100b中，佈線圖案4b可更包含第二導電層42的上表面與上表面保護層431b之間的上部介面合金層441a。佈線圖案4b可更包含第二導電層42的側表面與側表面保護層432b之間的側部介面合金層442。上部介面合金層441a可包含包含於第二導電層42及上表面保護層431b中的金屬元素中的至少一者。側部介面合金層442可包含包含於第二導電層42及側表面保護層432b中的金屬元素中的至少一者。
上表面保護層431b及側表面保護層432b可由彼此相同的金屬材料組成，且上部介面合金層441a及側部介面合金層442可由彼此相同的金屬材料組成。舉例而言，第二導電層42可為Al導電層。舉例而言，上表面保護層431b及側表面保護層432b中的各者可為Ti層，且上部介面合金層441a及側部介面合金層442中的各者可為TiAl3層。
構成上部介面合金層441a的金屬的活化能可高於構成第二導電層42及上表面保護層431b的金屬的活化能。構成側部介面合金層442的金屬的活化能可高於構成第二導電層42及側表面保護層432b的金屬的活化能。
上部介面合金層441a的機械強度可大於第二導電層42 及上表面保護層431b的機械強度。側部介面合金層442的機械強度可大於第二導電層42及側表面保護層432b的機械強度。舉例而言，第二導電層42的機械強度可在約19公斤/平方毫米至約22公斤/平方毫米的範圍內，且上表面保護層431b及側表面保護層432b的機械強度可在約81公斤/平方毫米至約143公斤/平方毫米的範圍內。舉例而言，上部介面合金層441a及側部介面合金層442的機械強度可在約660公斤/平方毫米至約750公斤/平方毫米的範圍內，但本發明概念不限於此。當保護層431b及保護層432b的機械強度小於上述對應範圍且介面合金層441a及介面合金層442的機械強度小於上述對應範圍時，第二導電層42的表面強度可不充分增加。當保護層431b及保護層432b的強度大於上述對應範圍且介面合金層441a及介面合金層442的強度大於上述對應範圍時，可用作保護層的金屬元素的類型可相當有限。
參考圖3B，在半導體裝置100c中，佈線圖案4c可更包含上部介面合金層441a及側部介面合金層442a。上部介面合金層441a可安置於第二導電層42的上表面與上表面保護層431c之間，且側部介面合金層442a可安置於第二導電層42的側表面與側表面保護層432c之間。
與圖3A的例示性實施例相比，上表面保護層431c及側表面保護層432c可由彼此不同的金屬材料組成，且上部介面合金層441a及側部介面合金層442a可包含彼此不同的金屬材料。
上表面保護層431c及側表面保護層432c的活化能的相對幅值與上部介面合金層441a及側部介面合金層442a的活化能的相對幅值可彼此相同或不同。在本發明概念的例示性實施例中， 上表面保護層431c及側表面保護層432c的活化能的相對幅值可彼此相同或不同。在本發明概念的例示性實施例中，上部介面合金層441a及側部介面合金層442a的活化能的相對幅值可彼此相同或不同。
上表面保護層431c及側表面保護層432c的強度的相對幅值與上部介面合金層441a及側部介面合金層442a的強度的相對幅值可彼此相同或不同。
參考圖4，在半導體裝置100d中，佈線圖案4d包含安置於第二導電層42的側表面上的側表面保護層432d。不同於在圖2A至圖3B的例示性實施例中，側表面保護層432d可與上表面保護層431d為不連續的。舉例而言，側表面保護層432d可不延伸超出第二導電層42的上表面，使得側表面保護層432d的末端與上表面保護層431d的上表面共面。側表面保護層432d可不覆蓋上表面保護層431d的側表面，或可僅覆蓋上表面保護層431d的側表面的一部分。
參考圖5，在半導體裝置100e中，佈線圖案4e包含安置於第二導電層42的側表面上的側表面保護層432e。不同於在圖2A至圖3B的例示性實施例及圖4的例示性實施例中，側表面保護層432e可延伸以覆蓋安置於上表面保護層431e的上表面上的抗反射層6的側表面。側表面保護層432e可覆蓋抗反射層6的側表面的一部分或全部。
參考圖6A，半導體裝置100f可包含通孔3、絕緣層2、第一導電層41、第二導電層42以及上表面保護層431f。絕緣層2可包圍通孔3的側表面，且第一導電層41可安置於絕緣層2及通 孔3上。第二導電層42可安置於第一導電層41上，且上表面保護層431f可安置於第二導電層42上。在本發明實施例中，不同於在圖2A至圖5的例示性實施例中，佈線圖案4f包含安置於第二導電層42的上表面上的上表面保護層431f，且不包含其側表面上的保護層。上表面保護層431f可包含活化能高於形成第二導電層42的金屬材料的活化能的金屬材料。上表面保護層431f可具有大於第二導電層42的機械強度的機械強度。
參考圖6B，佈線圖案4g更包含安置於第二導電層42與覆蓋第二導電層42的上表面的上表面保護層431g之間的上部介面合金層441b。上部介面合金層441b可包含活化能高於形成上表面保護層431g及第二導電層42的金屬材料的活化能的金屬材料。上部介面合金層441b可具有大於上表面保護層431g及第二導電層42的機械強度的機械強度。
圖7A的半導體裝置100h與圖6A的半導體裝置100f的不同之處在於：第一絕緣層2與氧化層5之間的介面在第一絕緣層2及氧化層5彼此接觸的邊界處具有平坦形狀。圖7B的半導體裝置100i與圖6B的半導體裝置100g的不同之處在於：第一絕緣層2與氧化物層5之間的介面在第一絕緣層2及氧化物層5彼此接觸的邊界處具有平坦形狀。
在本發明實施例中，在佈線圖案4h與佈線圖案4i中，上表面保護層431h與上表面保護層431i可安置於第二導電層42的上表面上，且保護層可不安置於第二導電層42的側表面上；然而，本發明概念不限於此。舉例而言，保護層可安置於第二導電層42的側表面上。
圖8為根據本發明概念的例示性實施例的半導體裝置的示意性橫截面圖。
參考圖8，裝置11可包含基底13，所述基底13包含第一區域A1及第二區域A2。界定單元主動區域13c及周邊主動區域13p的隔離區域14可安置於基底13上。
位元線結構16可安置於基底13的第一區域A1上。位元線結構16可藉由將位元線161及位元線罩蓋層162連續堆疊於隔離區域14上而安置。此外，位元線間隔件163可安置於依序堆疊於隔離區域14上的位元線161及位元線罩蓋層162的側表面上。位元線161可由導電材料形成。
位元線161可安置於下部絕緣層17上，所述下部絕緣層17安置於基底13上。位元線罩蓋層162可由絕緣材料，諸如氮化矽或類似者形成。位元線間隔件163可由絕緣材料，諸如氮化矽或類似者形成。
層間絕緣層18可安置於基底13的第二區域A2上。層間絕緣層18可由氧化矽形成。單元接觸插塞19c可安置於鄰近位元線結構16之間，且可電連接至單元主動區域13c中的單元雜質區域131c。周邊接觸插塞19p可電連接至周邊主動區域13p中的周邊雜質區域131p，且可穿透層間絕緣層18。
單元雜質區域131c可為安置於第一區域A1中的單元切換裝置的源極或汲極中的任一者。周邊雜質區域131p可為安置於第二區域A2中的周邊電晶體的源極/汲極。
電容器可安置於基底13上。電容器可包含上部電極151、介電層152以及下部電極153。
介電層152可包含高k介電材料、氧化矽、氮化矽、氮氧化矽或其組合。上部電極151可包含導電材料，諸如金屬、金屬氮化物、導電碳、導電半導體合金或其組合。半導體化合物可包含例如摻雜SiGe材料。
上部電極151、介電層152以及下部電極153可構成能夠將資訊儲存於諸如DRAM的記憶體單元陣列中的DRAM單元電容器。
平坦化金屬間絕緣層20可安置於安置有上部電極151的基底13上。下部接觸插塞121a可穿透金屬間絕緣層20且可電連接至上部電極151。此外，周邊接觸結構123可安置成穿透金屬間絕緣層20且可電連接至周邊接觸插塞19p。
圖9A至圖9F為示出製造根據本發明概念的例示性實施例的半導體裝置的方法的示意性橫截面圖。
參考圖9A，可形成穿透下部結構上的第一絕緣層2的通孔3。在形成通孔3之後，通孔3及第一絕緣層2的表面可藉由化學機械研磨(chemical mechanical polishing；CMP)平坦化。舉例而言，第一絕緣層2的上表面及通孔3的上表面可共面。
參考圖9B，導電層堆疊於通孔3及第一絕緣層2的平坦化表面上。導電層可由單層構成或可由兩個或大於兩個層構成。在本發明概念的例示性實施例中，導電層可包含第一導電層41及第二導電層42。
參考圖9C，上表面保護層431可堆疊於第二導電層42上。上表面保護層431可覆蓋第二導電層42的上表面的一部分或覆蓋第二導電層42的完整上表面。抗反射層6可堆疊於上表面保 護層431上。必要時，可省略抗反射層6。
參考圖9D，可藉由蝕刻移除第一導電層41、第二導電層42、上表面保護層431以及抗反射層6的疊層的一部分，使得可將佈線圖案圖案化。另外，亦可蝕刻第一絕緣層2的一部分。第一絕緣層2的經蝕刻表面可具有如圖2A至圖6B中所繪示的向下凹陷形狀，或具有如圖7A及圖7B中所繪示的平坦形狀。舉例而言，第一絕緣層2可在其中具有凹痕。
參考圖9E，側表面保護層432可安置於第二導電層42及第一導電層41的側表面上，使得第二導電層42及第一導電層41的側表面可被覆蓋。側表面保護層432可安置成覆蓋第一導電層41、第二導電層42以及上表面保護層431的側表面，使得可形成圖2A及圖2B的佈線圖案。另外，側表面保護層432可安置成覆蓋第一導電層41及第二導電層42的側表面。另外，側表面保護層432可安置成覆蓋第一導電層41、第二導電層42、上表面保護層431以及抗反射層6的側表面，使得可形成圖5的佈線圖案。
側表面保護層432可藉由使用用於金屬沈積的選擇性金屬將金屬安置於金屬層上的方法而形成。因此，除鑲嵌結構外，有可能易於在金屬佈線上形成保護膜。
在本發明概念的例示性實施例中，可省略在圖9E中形成側表面保護層432的製程。在此情況下，僅形成覆蓋第二導電層42的上表面的上表面保護層431，且不形成側表面保護層432。因此，可製造圖6A至圖7B的半導體裝置。
參考圖9F，氧化層5可形成於第一絕緣層2上以覆蓋第一導電層41、第二導電層42、上表面保護層431以及抗反射層6。 氧化層5可包含大量氫且可為例如氧化矽層。舉例而言，氧化層5可藉由高密度電漿化學氣相沈積(HDP-CVD)形成。沈積溫度可在約280℃至約340℃的範圍內，但本發明概念不限於此。
在形成氧化層5之後，若將熱處理應用至半導體裝置，則氧化層5中的氫可通過佈線圖案、通孔以及下部佈線朝向電晶體的閘極擴散。因此，可防止由存在於裝置電晶體中的不穩定矽晶格鍵結狀態引起的漏電流。
如上文所闡述，根據本發明概念，藉由包含具有保護層的佈線，可提供可靠性增加的半導體裝置。
本發明概念的各種效果不限於上文描述且可在描述本發明概念的例示性實施例的過程中更容易地理解。
雖然已參考其例示性實施例特定繪示且描述了本發明概念，但所屬領域中具通常知識者將顯而易見，在不背離本發明概念的精神及範疇的情況下，可在其中進行形式及細節的各種改變。
2:第一絕緣層
3:通孔
4:佈線圖案
5:氧化層
6:抗反射層
41:第一導電層
42:第二導電層
100:半導體裝置
431:保護層/上表面保護層
432:保護層/側表面保護層
B:區域
T1、T2:厚度

Claims (10)

  1. 一種半導體裝置，包括：下部結構，包含裝置及下部佈線結構；絕緣層，安置於所述下部結構上；通孔，穿透所述絕緣層；佈線圖案，形成於所述絕緣層及所述通孔上；以及氧化矽層，覆蓋所述佈線圖案且包含氫，其中所述佈線圖案包含第一導電層、第二導電層、上表面保護層以及側表面保護層，其中所述第二導電層安置於所述第一導電層上，其中所述上表面保護層覆蓋所述第二導電層的上表面，且所述側表面保護層覆蓋所述第一導電層的側表面及所述第二導電層的側表面，以及其中所述上表面保護層及所述側表面保護層中的各者包含活化能高於所述第二導電層的金屬材料的活化能的金屬材料。
  2. 如請求項1所述的半導體裝置，其中所述上表面保護層及所述側表面保護層包括與彼此不同的材料。
  3. 如請求項1所述的半導體裝置，其中所述佈線圖案更包括：上部介面合金層，安置於所述第二導電層的所述上表面與所述上表面保護層之間；以及側部介面合金層，安置於所述第二導電層的側表面與所述側表面保護層之間。
  4. 如請求項3所述的半導體裝置，其中所述上部介面合金層及所述側部介面合金層中的各者包括活化能高於所述第二導電層的所述金屬材料的活化能的金屬材料。
  5. 如請求項1所述的半導體裝置，其中所述側表面保護層覆蓋所述上表面保護層的側表面的至少一部分。
  6. 如請求項1所述的半導體裝置，其中所述第二導電層包括Al，以及其中所述上表面保護層及所述側表面保護層中的各者包括Co、Cu、Mn、Ru、Ta、Ti或W中的至少一者。
  7. 如請求項1所述的半導體裝置，其中所述下部佈線結構包括下部接觸插塞及安置於所述下部接觸插塞上的下部佈線，以及其中所述下部佈線包含鑲嵌銅佈線。
  8. 一種半導體裝置，包括：第一結構，包含裝置及第一佈線結構；絕緣層，安置於所述第一結構上；通孔，穿透所述絕緣層；佈線圖案，形成於所述絕緣層及所述通孔上；以及氧化矽層，覆蓋所述佈線圖案且包含氫，其中所述佈線圖案包含導電層及覆蓋所述導電層的上表面或側表面中的至少一者的保護層，其中所述佈線圖案更包含安置於所述導電層的表面與所述保護層之間的介面合金層，以及其中所述介面合金層的強度大於所述導電層的強度及所述保護層的強度。
  9. 如請求項8的半導體裝置，其中所述介面合金層的所述強度大於所述保護層的所述強度，以及 其中所述保護層的所述強度大於所述導電層的所述強度。
  10. 一種半導體裝置，包括：下部結構，包含裝置及下部佈線結構；絕緣層，安置於所述下部結構上；通孔，穿透所述絕緣層；佈線圖案，形成於所述絕緣層及所述通孔上；以及氧化層，覆蓋所述佈線圖案且形成於所述絕緣層上，其中所述氧化層包含氫，其中所述佈線圖案包含導電層及覆蓋所述導電層的上表面的保護層，其中所述保護層包含活化能高於所述導電層的金屬材料的活化能的金屬材料，以及其中所述氧化層至少部分地包圍所述導電層的側表面及所述保護層的上表面及側表面。
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