CN115732465A - 具有设置有保护层的布线的半导体装置 - Google Patents

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金陈燮
金汶濬
金埈宽
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Abstract

提供了具有设置有保护层的布线的半导体装置。所述半导体装置包括：下结构，包括器件和下布线结构；绝缘层，设置在下结构上；过孔，穿透绝缘层；布线图案，在绝缘层和过孔上；以及氧化硅层，覆盖布线图案，并且包括氢，其中，布线图案包括第一导电层、第二导电层、上表面保护层和侧表面保护层，其中，第二导电层在第一导电层上，其中，上表面保护层覆盖第二导电层的上表面，并且侧表面保护层覆盖第一导电层的侧表面和第二导电层的侧表面，并且其中，上表面保护层和侧表面保护层中的每个包括具有比第二导电层的金属材料的活化能高的活化能的金属材料。

Description

具有设置有保护层的布线的半导体装置
本申请要求于2021年8月27日在韩国知识产权局提交的第10-2021-0114025号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思涉及一种半导体装置，更具体地，涉及具有设置有保护层的布线的半导体装置。
背景技术
随着电子设备持续发展并且用户的期望持续增长，电子设备变得更小并且性能更强大。随着对半导体装置的高性能、高速和/或多功能性的需求增加，半导体装置的集成度增加。根据半导体装置的趋向增加集成度的趋势，晶体管的尺寸正在减小。如上所述，电连接到具有减小尺寸的晶体管的布线的尺寸也在减小。
发明内容
根据本发明构思的示例性实施例，半导体装置包括：下结构，包括器件和下布线结构；绝缘层，设置在下结构上；过孔，穿透绝缘层；布线图案，形成在绝缘层和过孔上；以及氧化硅层，覆盖布线图案，并且包括氢，其中，布线图案包括第一导电层、第二导电层、上表面保护层和侧表面保护层，其中，第二导电层设置在第一导电层上，其中，上表面保护层覆盖第二导电层的上表面，并且侧表面保护层覆盖第一导电层的侧表面和第二导电层的侧表面，并且其中，上表面保护层和侧表面保护层中的每个包括具有比第二导电层的金属材料的活化能高的活化能的金属材料。
根据本发明构思的示例性实施例，半导体装置包括：第一结构，包括器件和第一布线结构；绝缘层，设置在第一结构上；过孔，穿透绝缘层；布线图案，形成在绝缘层和过孔上；以及氧化硅层，设置在布线图案上，并且包括氢，其中，布线图案包括导电层和覆盖导电层的上表面和侧表面中的至少一个的保护层，其中，布线图案还包括设置在导电层的表面和保护层之间的界面合金层，并且其中，界面合金层的强度大于导电层的强度和保护层的强度。
根据本发明构思的示例性实施例，半导体装置包括：下结构，包括器件和下布线结构；绝缘层，设置在下结构上；过孔，穿透绝缘层；布线图案，形成在绝缘层和过孔上；以及氧化物层，覆盖布线图案并且形成在绝缘层上，其中，氧化物层包括氢，其中，布线图案包括导电层和覆盖导电层的上表面的保护层，其中，保护层包括具有比导电层的金属材料的活化能高的活化能的金属材料，并且其中，氧化物层至少部分地围绕导电层的侧表面以及保护层的上表面和侧表面。
附图说明
通过参照附图详细描述本发明构思的示例性实施例，本发明构思的以上和其他特征将变得更加明显，在附图中：
图1A和图1B分别是根据本发明构思的示例性实施例的半导体装置的示意性剖视图和局部放大的示意性剖视图；
图2A和图2B是根据本发明构思的示例性实施例的半导体装置的局部放大图；
图3A和图3B是根据本发明构思的示例性实施例的半导体装置的局部放大图；
图4是根据本发明构思的示例性实施例的半导体装置的局部放大图；
图5是根据本发明构思的示例性实施例的半导体装置的局部放大图；
图6A和图6B是根据本发明构思的示例性实施例的半导体装置的局部放大图；
图7A和图7B是根据本发明构思的示例性实施例的半导体装置的局部放大图；
图8是根据本发明构思的示例性实施例的半导体装置的示意性剖视图；以及
图9A、图9B、图9C、图9D、图9E和图9F是示出根据本发明构思的示例性实施例的制造半导体装置的方法的示意性剖视图。
具体实施方式
在下文中，将参照附图描述本发明构思的示例性实施例。
图1A和图1B分别是根据本发明构思的示例性实施例的半导体装置的示意性剖视图和局部放大的示意性剖视图。图1A是根据本发明构思的示例性实施例的半导体装置的示意性剖视图，图1B是图1A的区域“A”的放大图。
图2A和图2B是根据本发明构思的示例性实施例的半导体装置的局部放大图。图2A和图2B是图1B的区域“B”的放大图。
参照图1A至图2B，半导体装置100或100a包括下结构1、第一绝缘层2、过孔3、布线图案4、氧化物层5、第二绝缘层7、第三绝缘层8、第四绝缘层9和第五绝缘层10。第一绝缘层2在下结构1上。过孔3穿透第一绝缘层2。布线图案4在第一绝缘层2和过孔3上。氧化物层5在第一绝缘层2上覆盖布线图案4的上表面和侧表面。例如，氧化物层5可以至少部分地围绕布线图案4的侧表面和上表面。第二绝缘层7、第三绝缘层8、第四绝缘层9和第五绝缘层10顺序堆叠在氧化物层5的上表面上。
下结构1可以包括器件11和下布线结构12。器件11可以包括用于易失性存储器装置(诸如动态随机存取存储器(DRAM)装置、静态随机存取存储器(SRAM)装置等)或非易失性存储器装置(诸如闪存装置、相变随机存取存储器(PRAM)装置、磁性随机存取存储器(MRAM)装置、电阻式随机存取存储器(RRAM)装置等)的存储器外围电路区域或单元区域中的布线结构。在本发明构思的示例性实施例中，器件11可以包括构成动态随机存取存储器(DRAM)的存储器单元和外围电路。
稍后将描述的下布线结构12可以设置在器件11与过孔3之间，以将器件11和过孔3彼此电连接。下布线结构12可以包括隔离层124、蚀刻停止层125、下接触插塞121以及下布线122a和122b。下布线122a和122b设置在下接触插塞121上。下布线122a和122b可以穿透堆叠在器件11上的隔离层124和蚀刻停止层125。下接触插塞121的侧表面和下表面可以被阻挡层1211覆盖。
下布线122a和122b可以包括例如单镶嵌铜互连件122a和双镶嵌铜互连件122b中的至少一个，但是本发明构思不限于此。例如，当下布线122a和122b包括单镶嵌铜布线122a时，布线间隙填充图案1223a和过孔间隙填充图案1222a可以设置在单独的绝缘层上。阻挡层1221a可以覆盖布线间隙填充图案1223a的侧表面和下表面，并且阻挡层1224a可以覆盖过孔间隙填充图案1222a的侧表面和下表面。阻挡层1221a和阻挡层1224a可以设置为单独的层。例如，当下布线122a和122b包括双镶嵌铜布线122b时，布线和过孔可以设置为集成的间隙填充图案1222b，并且集成的间隙填充图案1222b可以设置为使得其侧面和下表面被集成的阻挡层1221b覆盖。
第一绝缘层2可以设置在下布线结构12上。蚀刻停止层125可以设置在第一绝缘层2与下布线结构12之间。第一绝缘层2可以包括绝缘材料，例如，高密度等离子体(HDP)氧化物、原硅酸四乙酯(TEOS)氧化物等。在稍后将描述的导电层41和42堆叠在第一绝缘层2上之后，可以通过蚀刻去除导电层41和42的一部分以及第一绝缘层2的一部分，可以形成稍后将描述的布线图案4。因此，第一绝缘层2的表面可以具有向下凹进的形状。此后，稍后将描述的氧化物层5可以堆叠在第一绝缘层2上，以覆盖被蚀刻的第一绝缘层2的上表面和布线图案4的上表面和侧表面。因此，第一绝缘层2和氧化物层5交会处的界面可以具有如图1A和图1B中所示的向下凹进的形状。
过孔3可以穿过第一绝缘层2和蚀刻停止层125设置。过孔3可以通过下布线结构12电连接到下结构1的器件11。过孔3可以包括例如钨(W)、铝(Al)、钽(Ta)等。
布线图案4可以设置在第一绝缘层2和过孔3上。参照图1A和图1B，在本发明构思的示例性实施例中，布线图案4可以在Y方向和Z方向上延伸。
布线图案4可以包括一个或更多个导电层。例如，布线图案4可以包括第一导电层41和设置在第一导电层41上的第二导电层42。布线图案4可以包括设置在第二导电层42的上表面和侧表面中的至少一个上的保护层431和432。第一导电层41可以设置在过孔3与第二导电层42之间，以将过孔3和第二导电层42彼此连接。例如，氧化物层5可以至少部分地围绕第一导电层41的侧表面和第二导电层42的侧表面。
布线图案4包括保护层431和432，并且保护层431和432可以包括上表面保护层431和侧表面保护层432。上表面保护层431可以设置在第二导电层42的上表面上，并且侧表面保护层432可以设置在第二导电层42的侧表面上。在本发明构思的示例性实施例中，布线图案4可以包括上表面保护层431或侧表面保护层432。例如，氧化物层5可以至少部分地围绕上表面保护层431和侧表面保护层432。
第二导电层42可以包括例如铝(Al)、钛(Ti)、钨(W)、钴(Co)、钽(Ta)、铜(Cu)等。在本发明构思的示例性实施例中，第二导电层42可以由例如铝(Al)制成。Al的活化能为约0.6eV，具体地，其表面处的活化能为约0.28eV。由于Al的相对低的活化能，在半导体装置的操作期间，第二导电层42可能因由于表面金属迁移导致空隙形成而破裂。
在本发明构思的示例性实施例中，通过在第二导电层42的表面上设置均由具有相对高的活化能的金属材料制成的上表面保护层431和侧表面保护层432，可以补偿第二导电层42的低表面能。因此，可以加强第二导电层42与稍后将描述的相邻的氧化物层5之间的界面。因此，可以减少第二导电层42的表面上的电迁移和应力迁移。例如，在氢从氧化物层5扩散到第二导电层42期间，可以抑制构成第二导电层42的金属元素的转移。因此，不会发生第二导电层42的破裂，并且可以执行从氧化物层5到第二导电层42的氢扩散。
上表面保护层431和侧表面保护层432中的每个可以包括具有比第二导电层42的活化能高的活化能的金属材料。例如，包括在上表面保护层431和侧表面保护层432中的金属材料的活化能可以在大于约0.6eV且小于或等于约2.96eV的范围内。当包括在上表面保护层431和侧表面保护层432中的金属材料的活化能为约0.6eV或更小时，上表面保护层431和侧表面保护层432无法防止第二导电层42的表面上的电迁移和应力迁移，使得可能难以防止第二导电层42的不良破裂的问题。当包括在上表面保护层431和侧表面保护层432中的金属材料的活化能超过约2.96eV时，可以用作保护层的金属元素的类型受到限制，因此大量生产率会降低。包括在上表面保护层431和侧表面保护层432中的金属材料的活化能可以在例如约1.42eV或更大且约2.06eV或更小的范围内。
上表面保护层431和侧表面保护层432中的每个可以包括从包含例如钴(Co)、铜(Cu)、锰(Mn)、钌(Ru)、钽(Ta)、钛(Ti)和钨(W)的组中选择的单种金属元素，或者可以包括其两种或更多种金属元素。然而，本发明构思的示例性实施例不限于此。
上表面保护层431和侧表面保护层432中的每个可以具有比第二导电层42的机械强度大的机械强度。例如，第二导电层42的机械强度可以在约19kg/mm2至约22kg/mm2的范围内，并且上表面保护层431和侧表面保护层432的机械强度可以分别在约81kg/mm2至约143kg/mm2的范围内，但是本发明构思不限于此。当上表面保护层431和侧表面保护层432的强度低于上述范围时，第二导电层42的表面强度可能不充分地增加。当上表面保护层431和侧表面保护层432的强度大于上述范围时，可以用作保护层的金属元素的类型受到限制，因此大量生产率会降低。
如图2A中所示，上表面保护层431和侧表面保护层432可以由相同的金属材料制成。例如，上表面保护层431和侧表面保护层432可以包括钴(Co)、铜(Cu)、锰(Mn)、钌(Ru)、钽(Ta)、钛(Ti)和钨(W)中的至少一种。例如，上表面保护层431和侧表面保护层432中的每个可以是包括钴(Co)的层。
如图2B中所示，上表面保护层431a和侧表面保护层432a可以由彼此不同的金属材料制成。例如，上表面保护层431a可以是包括钛(Ti)的层，并且侧表面保护层432a可以是包括钴(Co)的层。
上表面保护层431的厚度T1和侧表面保护层432的厚度T2可以彼此相同或不同。例如，上表面保护层431的厚度T1和侧表面保护层432的厚度T2可以分别在约
Figure BDA0003757170990000061
至约
Figure BDA0003757170990000062
的范围内，但是其示例性实施例不限于此。当上表面保护层431的厚度T1和侧表面保护层432的厚度T2小于上述范围时，增加第二导电层42的表面活化能和强度的效果可能不足。当上表面保护层431的厚度T1和侧表面保护层432的厚度T2大于上述范围时，可能难以细化布线，并且可能损害工艺的效率。
可以考虑第二导电层42的厚度等来确定上表面保护层431的厚度T1和侧表面保护层432的厚度T2。上表面保护层431的厚度T1和侧表面保护层432的厚度T2遍布第二导电层42可以是基本均匀的，或者可以具有偏差。例如，上表面保护层431和侧表面保护层432的两端处的厚度可以比上表面保护层431和侧表面保护层432的中心部分中的厚度薄，但是本发明构思不限于此。在本发明构思的示例性实施例中，第二导电层42、上表面保护层431和侧表面保护层432的厚度可以不同地改变并且可以不均匀。
布线图案4或4a还可以包括抗反射层6。抗反射层6可以覆盖上表面保护层431的上表面的一部分或全部。抗反射层6可以包括具有比第二导电层42的反射率低的反射率的材料，例如，具有更高的光吸收率的材料。抗反射层6可以是例如第二导电层42的氧化物层或氮化物层。例如，抗反射层6可以包括TiN、TiO2、TaN、Ta2O5等。
氧化物层5可以设置在第一绝缘层2上，并且可以覆盖布线图案4的上表面和侧表面。例如，氧化物层5可以包括氢，例如，包括氢的氧化硅层。氧化物层5可以包括例如高密度等离子体(HDP)氧化物、原硅酸四乙酯(TEOS)氧化物等。当向氧化物层5施加热量时，氧化物层5可以向布线图案4供应氢。可以例如在约400℃下执行热处理约120分钟，但是本发明构思不限于此。氢可以扩散通过布线图案4、过孔3和下布线结构12，以供应到器件11的晶体管。从氧化物层5供应的氢可以供应到晶体管的源区/漏区或栅极。通过从氧化物层5供应氢，可以将存在于下结构1的晶体管的栅极的表面上的不稳定晶格键还原为稳定键合。氧化物层5可以通过例如高密度等离子体化学气相沉积(HDP-CVD)形成。氧化物层5与第一绝缘层2之间的界面可以是基本平坦的，或者可以通过蚀刻而向下凹进。
第二绝缘层7、第三绝缘层8、第四绝缘层9和第五绝缘层10可以顺序堆叠在氧化物层5上。另外，上布线45可以设置在布线图案4上，并且可以穿透第二绝缘层7、第三绝缘层8和第四绝缘层9。阻挡层451可以被包括在上布线45与第二绝缘层7之间以及上布线45与第三绝缘层8之间。
图3A至图7B是根据本发明构思的示例性实施例的半导体装置的局部放大图。在图3A至图7B中，与图1A至图2B的附图标记相同的附图标记指示对应的组件，并且将省略与上述描述重叠的描述。
参照图3A，与图2A的示例性实施例相比，半导体装置100b的布线图案4b还可以包括在第二导电层42的上表面与上表面保护层431b之间的上界面合金层441。布线图案4b还可以包括在第二导电层42的侧表面与侧表面保护层432b之间的侧界面合金层442。上界面合金层441可以包括在第二导电层42和上表面保护层431b中包含的金属元素中的至少一种。侧界面合金层442可以包括在第二导电层42和侧表面保护层432b中包含的金属元素中的至少一种。
上表面保护层431b和侧表面保护层432b可以由彼此相同的金属材料制成，并且上界面合金层441和侧界面合金层442可以由彼此相同的金属材料制成。例如，第二导电层42可以是Al导电层。例如，上表面保护层431b和侧表面保护层432b中的每个可以是Ti层，并且上界面合金层441和侧界面合金层442中的每个可以是TiAl3层。
构成上界面合金层441的金属的活化能可以高于构成第二导电层42和上表面保护层431b的金属的活化能。构成侧界面合金层442的金属的活化能可以高于构成第二导电层42和侧表面保护层432b的金属的活化能。
上界面合金层441的机械强度可以大于第二导电层42和上表面保护层431b的机械强度。侧界面合金层442的机械强度可以大于第二导电层42和侧表面保护层432b的机械强度。例如，第二导电层42的机械强度可以在约19kg/mm2至约22kg/mm2的范围内，并且上表面保护层431b和侧表面保护层432b的机械强度可以在约81kg/mm2至约143kg/mm2的范围内。例如，上界面合金层441和侧界面合金层442的机械强度可以在约660kg/mm2至约750kg/mm2的范围内，但是本发明构思不限于此。当保护层431b和432b的机械强度小于上述对应的范围并且界面合金层441和442的机械强度小于上述对应的范围时，第二导电层42的表面强度可能不充分地增加。当保护层431b和432b的强度大于上述对应的范围并且界面合金层441和442的强度大于上述对应的范围时，可以用作保护层的金属元素的类型可能受到过度限制。
参照图3B，半导体装置100c的布线图案4c还可以包括上界面合金层441a和侧界面合金层442a。上界面合金层441a可以设置在第二导电层42的上表面与上表面保护层431c之间，并且侧界面合金层442a可以设置在第二导电层42的侧表面与侧表面保护层432c之间。
与图3A的示例性实施例相比，上表面保护层431c和侧表面保护层432c可以由彼此不同的金属材料制成，并且上界面合金层441a和侧界面合金层442a可以包括彼此不同的金属材料。
上表面保护层431c和侧表面保护层432c的活化能的相对大小以及上界面合金层441a和侧界面合金层442a的活化能的相对大小可以彼此相同或不同。在本发明构思的示例性实施例中，上表面保护层431c和侧表面保护层432c的活化能的相对大小可以彼此相同或不同。在本发明构思的示例性实施例中，上界面合金层441a和侧界面合金层442a的活化能的相对大小可以彼此相同或不同。
上表面保护层431c和侧表面保护层432c的强度的相对大小以及上界面合金层441a和侧界面合金层442a的强度的相对大小可以彼此相同或不同。
参照图4，半导体装置100d的布线图案4d包括设置在第二导电层42的侧表面上的侧表面保护层432d。与图2A至图3B的示例性实施例不同，侧表面保护层432d可以不与上表面保护层431d连续。例如，侧表面保护层432d可以延伸不超过第二导电层42的上表面，使得侧表面保护层432d的端部与上表面保护层431d的下表面共面。侧表面保护层432d可以不覆盖上表面保护层431d的侧表面，或者可以仅覆盖上表面保护层431d的侧表面的一部分。
参照图5，半导体装置100e的布线图案4e包括设置在第二导电层42的侧表面上的侧表面保护层432e。与图2A至图3B的示例性实施例和图4的示例性实施例不同，侧表面保护层432e可以延伸以覆盖设置在上表面保护层431e的上表面上的抗反射层6的侧表面。侧表面保护层432e可以覆盖抗反射层6的侧表面的一部分或全部。
参照图6A，半导体装置100f可以包括过孔3、绝缘层2、第一导电层41、第二导电层42和上表面保护层431f。绝缘层2可以围绕过孔3的侧表面，并且第一导电层41可以设置在绝缘层2和过孔3上。第二导电层42可以设置在第一导电层41上，并且上表面保护层431f可以设置在第二导电层42上。在本实施例中，与图2A至图5的示例性实施例不同，布线图案4f包括设置在第二导电层42的上表面上的上表面保护层431f，并且在其侧表面上不包括保护层。上表面保护层431f可以包括具有比形成第二导电层42的金属材料的活化能高的活化能的金属材料。上表面保护层431f可以具有比第二导电层42的机械强度大的机械强度。
参照图6B，布线图案4g还包括覆盖第二导电层42的上表面的设置在第二导电层42与上表面保护层431g之间的上界面合金层441b。上界面合金层441b可以包括具有比形成上表面保护层431g和第二导电层42的金属材料的活化能高的活化能的金属材料。上界面合金层441b可以具有比上表面保护层431g和第二导电层42的机械强度大的机械强度。
图7A的半导体装置100h与图6A的半导体装置100f的不同之处在于，第一绝缘层2与氧化物层5之间的界面在第一绝缘层2和氧化物层5彼此接触的边界处具有平坦形状。此外，省略了图7A的其他结构(例如，布线图案4h的上表面保护层431h等)的冗余描述。图7B的半导体装置100i与图6B的半导体装置100g的不同之处在于，第一绝缘层2与氧化物层5之间的界面在第一绝缘层2和氧化物层5彼此接触的边界处具有平坦形状。此外，省略了图7B的其他结构(例如，布线图案4i的上表面保护层431i和上界面合金层441c等)的冗余描述。
在本实施例中，上表面保护层431f可以设置在第二导电层42的上表面上，并且保护层可以不设置在第二导电层42的侧表面上；然而，本发明构思不限于此。例如，保护层可以设置在第二导电层42的侧表面上。
图8是根据本发明构思的示例性实施例的半导体装置100j的示意性剖视图。
参照图8，器件11可以包括基底13，基底13包括第一区域A1和第二区域A2。限定单元有源区域13c和外围有源区域13p的隔离区域14可以设置在基底13上。
位线结构16可以设置在基底13的第一区域A1上。可以通过在隔离区域14上顺序堆叠位线161和位线覆盖层162来设置位线结构16。另外，位线间隔件163可以设置在顺序堆叠在隔离区域14上的位线161和位线覆盖层162的侧表面上。位线161可以由导电材料形成。
位线161可以设置在下绝缘层17上，下绝缘层17设置在基底13上。位线覆盖层162可以由诸如氮化硅等的绝缘材料形成。位线间隔件163可以由诸如氮化硅等的绝缘材料形成。
层间绝缘层18可以设置在基底13的第二区域A2上。层间绝缘层18可以由氧化硅形成。单元接触插塞19c可以设置在相邻的位线结构16之间，并且可以电连接到单元有源区域13c中的单元杂质区域131c。外围接触插塞19p可以电连接到外围有源区域13p中的外围杂质区域131p，并且可以穿透层间绝缘层18。
单元杂质区域131c可以是设置在第一区域A1中的单元开关器件的源极和漏极中的任何一个。外围杂质区域131p可以是设置在第二区域A2中的外围晶体管的源极/漏极。
电容器可以设置在基底13上。电容器可以包括上电极151、介电层152和下电极153。
介电层152可以包括高k介电材料、氧化硅、氮化硅、氮氧化硅或其组合。上电极151可以包括导电材料，诸如金属、金属氮化物、导电碳、导电半导体合金或其组合。半导体化合物可以包括例如掺杂的SiGe材料。
上电极151、介电层152和下电极153可以构成能够在诸如DRAM的存储器单元阵列中存储信息的DRAM单元电容器。
平坦化的金属间绝缘层20可以设置在其上设置有上电极151的基底13上。下接触插塞121a可以穿透金属间绝缘层20，并且可以电连接到上电极151。另外，外围接触结构123可以设置为穿透金属间绝缘层20，并且可以电连接到外围接触插塞19p。
图9A至图9F是示出根据本发明构思的示例性实施例的制造半导体装置的方法的示意性剖视图。
参照图9A，可以形成在下结构上穿透第一绝缘层2的过孔3。在形成过孔3之后，可以通过化学机械抛光(CMP)来使过孔3和第一绝缘层2的表面平坦化。例如，第一绝缘层2的上表面和过孔3的上表面可以共面。
参照图9B，在过孔3和第一绝缘层2的平坦化表面上堆叠导电层。导电层可以由单层组成，或者可以由两层或更多层组成。在本发明构思的示例性实施例中，导电层可以包括第一导电层41和第二导电层42。
参照图9C，可以在第二导电层42上堆叠上表面保护层431。上表面保护层431可以覆盖第二导电层42的上表面的一部分或者覆盖第二导电层42的整个上表面。可以在上表面保护层431上堆叠抗反射层6。如果需要，可以省略抗反射层6。
参照图9D，可以通过蚀刻去除第一导电层41、第二导电层42、上表面保护层431和抗反射层6的叠层的部分，使得可以对布线图案进行图案化。此外，还可以蚀刻第一绝缘层2的部分。第一绝缘层2的蚀刻表面可以具有如图2A至图6B中所示的向下凹进的形状，或者具有如图7A和图7B中所示的平坦形状。例如，第一绝缘层2可以在其中具有凹口。
参照图9E，可以在第二导电层42和第一导电层41的侧表面上设置侧表面保护层432，使得第二导电层42和第一导电层41的侧表面可以被覆盖。侧表面保护层432可以设置为覆盖第一导电层41、第二导电层42和上表面保护层431的侧表面，使得可以形成图2A和图2B的布线图案。另外，侧表面保护层432可以设置为覆盖第一导电层41和第二导电层42的侧表面。另外，侧表面保护层432可以设置为覆盖第一导电层41、第二导电层42、上表面保护层431和抗反射层6的侧表面，使得可以形成图5的布线图案。
可以由通过使用用于金属沉积的选择性金属在金属层上沉积金属的方法来形成侧表面保护层432。因此，可以在金属布线上而不是在镶嵌结构上容易地形成保护膜。
在本发明构思的示例性实施例中，可以省略图9E中的形成侧表面保护层432的工艺。在这种情况下，仅形成覆盖第二导电层42的上表面的上表面保护层431，并且不形成侧表面保护层432。因此，可以制造图6A至图7B的半导体装置。
参照图9F，可以在第一绝缘层2上形成氧化物层5以覆盖第一导电层41、第二导电层42、上表面保护层431和抗反射层6。氧化物层5可以包括大量的氢，并且可以是例如氧化硅层。例如，可以通过高密度等离子体化学气相沉积(HDP-CVD)形成氧化物层5。沉积温度可以在约280℃至约340℃的范围内，但是本发明构思不限于此。
在形成氧化物层5之后，如果对半导体装置施加热处理，则氧化物层5中的氢可以通过布线图案、过孔和下布线结构朝向晶体管的栅极扩散。由此，可以防止由存在于器件晶体管中的不稳定的硅晶格键合状态引起的漏电流。
如上所述，根据本发明构思，通过包括具有保护层的布线，可以提供具有增加的可靠性的半导体装置。
本发明构思的各种效果不限于以上描述，并且在描述本发明构思的示例性实施例的过程中可以更容易地理解。
虽然已经参照本发明构思的示例性实施例具体示出并描述了本发明构思，但是对于本领域普通技术人员而言将明显的是，在不脱离本发明构思的精神和范围的情况下，可以对其进行形式和细节上的各种改变。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
下结构，包括器件和下布线结构；
绝缘层，设置在所述下结构上；
过孔，穿透所述绝缘层；
布线图案，形成在所述绝缘层和所述过孔上；以及
氧化硅层，覆盖所述布线图案，并且包括氢，
其中，所述布线图案包括第一导电层、第二导电层、上表面保护层和侧表面保护层，其中，所述第二导电层设置在所述第一导电层上，其中，所述上表面保护层覆盖所述第二导电层的上表面，并且所述侧表面保护层覆盖所述第一导电层的侧表面和所述第二导电层的侧表面，并且
其中，所述上表面保护层和所述侧表面保护层中的每个包括具有比所述第二导电层的金属材料的活化能高的活化能的金属材料。
2.如权利要求1所述的半导体装置，其中，所述上表面保护层和所述侧表面保护层包括彼此不同的材料。
3.如权利要求1所述的半导体装置，其中，所述布线图案还包括：上界面合金层，设置在所述第二导电层的所述上表面与所述上表面保护层之间；以及
侧界面合金层，设置在所述第二导电层的所述侧表面与所述侧表面保护层之间。
4.如权利要求3所述的半导体装置，其中，所述上界面合金层和所述侧界面合金层包括彼此不同的材料。
5.如权利要求3所述的半导体装置，其中，所述上界面合金层和所述侧界面合金层中的每个包括具有比所述第二导电层的所述金属材料的活化能高的活化能的金属材料。
6.如权利要求1所述的半导体装置，其中，所述侧表面保护层覆盖所述上表面保护层的侧表面的至少一部分。
7.如权利要求1所述的半导体装置，其中，所述布线图案还包括设置在所述上表面保护层的上表面上的抗反射层，并且
其中，所述侧表面保护层覆盖所述抗反射层的侧表面的至少一部分。
8.如权利要求7所述的半导体装置，其中，所述抗反射层包括具有比所述第二导电层的光吸收率高的光吸收率的材料。
9.如权利要求1所述的半导体装置，其中，所述第二导电层包括Al，并且
其中，所述上表面保护层和所述侧表面保护层中的每个包括Co、Cu、Mn、Ru、Ta、Ti和W中的至少一种。
10.如权利要求1所述的半导体装置，其中，所述上表面保护层的厚度和所述侧表面保护层的厚度中的每个在
Figure FDA0003757170980000021
至
Figure FDA0003757170980000022
的范围内。
11.如权利要求1所述的半导体装置，其中，所述下布线结构包括下接触插塞和设置在所述下接触插塞上的下布线，并且
其中，所述下布线包括镶嵌铜布线。
12.如权利要求1所述的半导体装置，其中，所述下结构还包括存储器单元电容器，并且
其中，所述布线图案和所述氧化硅层设置在比所述存储器单元电容器的水平高的水平上。
13.一种半导体装置，所述半导体装置包括：
第一结构，包括器件和第一布线结构；
绝缘层，设置在所述第一结构上；
过孔，穿透所述绝缘层；
布线图案，形成在所述绝缘层和所述过孔上；以及
氧化硅层，设置在所述布线图案上，并且包括氢，
其中，所述布线图案包括导电层和覆盖所述导电层的上表面和侧表面中的至少一个的保护层，
其中，所述布线图案还包括设置在所述导电层的表面和所述保护层之间的界面合金层，并且
其中，所述界面合金层的强度大于所述导电层的强度和所述保护层的强度。
14.如权利要求13所述的半导体装置，其中，所述界面合金层的所述强度大于所述保护层的所述强度，并且
其中，所述保护层的所述强度大于所述导电层的所述强度。
15.如权利要求13所述的半导体装置，其中，所述导电层包括Al，
其中，所述保护层包括Ti，并且
其中，所述界面合金层包括TiAl3。
16.如权利要求15所述的半导体装置，其中，所述导电层的所述强度在19kg/mm2至22kg/mm2的范围内，
其中，所述保护层的所述强度在81kg/mm2至143kg/mm2的范围内，并且
其中，所述界面合金层的所述强度在660kg/mm2至750kg/mm2的范围内。
17.如权利要求13所述的半导体装置，其中，所述保护层完全覆盖所述导电层的所述上表面。
18.如权利要求17所述的半导体装置，其中，所述界面合金层完全覆盖所述导电层的所述上表面。
19.一种半导体装置，所述半导体装置包括：
下结构，包括器件和下布线结构；
绝缘层，设置在所述下结构上；
过孔，穿透所述绝缘层；
布线图案，形成在所述绝缘层和所述过孔上；以及
氧化物层，覆盖所述布线图案并且形成在所述绝缘层上，其中，所述氧化物层包括氢，
其中，所述布线图案包括导电层和覆盖所述导电层的上表面的保护层，
其中，所述保护层包括具有比所述导电层的金属材料的活化能高的活化能的金属材料，并且
其中，所述氧化物层至少部分地围绕所述导电层的侧表面以及所述保护层的上表面和侧表面。
20.如权利要求19所述的半导体装置，其中，所述导电层包括两个或更多个层，并且
其中，所述导电层的所述两个或更多个层之中的最下面的层完全覆盖所述过孔的上表面。
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CN102047411B (zh) * 2008-06-17 2015-08-05 富士通株式会社 半导体装置及其制造方法
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