CN102047411A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN102047411A
CN102047411A CN2008801294965A CN200880129496A CN102047411A CN 102047411 A CN102047411 A CN 102047411A CN 2008801294965 A CN2008801294965 A CN 2008801294965A CN 200880129496 A CN200880129496 A CN 200880129496A CN 102047411 A CN102047411 A CN 102047411A
Authority
CN
China
Prior art keywords
mentioned
semiconductor device
film
barrier layer
dielectric film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2008801294965A
Other languages
English (en)
Other versions
CN102047411B (zh
Inventor
尾崎史朗
中田义弘
小林靖志
美浓浦优一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of CN102047411A publication Critical patent/CN102047411A/zh
Application granted granted Critical
Publication of CN102047411B publication Critical patent/CN102047411B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31695—Deposition of porous oxides or porous glassy oxides or oxide based porous glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76826—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by contacting the layer with gases, liquids or plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本发明半导体装置的制造方法，包括：在基板(10)上形成由硅化合物类绝缘材料构成的绝缘膜(38、40、42)上的工序；在绝缘膜(38、40、42)上形成开口部(48)的工序；通过在含有烃类气体的环境中照射活性能量线，在开口部(48)的内面形成由结晶性SiC构成的阻挡层(50)的工序；以及在形成有阻挡层(50)的开口部(48)内，形成由铜构成的布线结构体(52)的工序。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法，特别是涉及一种具备铜布线的半导体装置及其制造方法。
背景技术
伴随着半导体装置的微细化和高性能化的要求，在近年的半导体装置的布线层的形成中，采用所谓镶嵌法的工艺，即在层间绝缘膜上形成沟图案、孔图案后，在该沟和孔里嵌入布线材料。作为布线材料，使用铜(Cu)作为具有更低电阻的材料来取代以往的铝。
铜是容易扩散在作为层间绝缘膜的主要材料的氧化硅膜中的金属材料。如果铜在层间绝缘膜中扩散，则有引起布线短路或布线不良等之虑。为此，使用铜作为布线材料的情况下，在沟和孔的内壁设置用以防止铜扩散的阻挡层，防止铜在层间绝缘膜中扩散。以往，作为阻挡层材料，使用钛(Ti)、钽(Ta)等的阻挡金属材料。
专利文献1：日本特开平09-252095号公报
发明内容
发明要解决的课题
但是，历来被用作阻挡层材料的钛和钽，由于其耐氧化性低，有时会因后段工艺(back-end process)的加热和操作时的发热而致使被氧化。一旦阻挡层被氧化，布线电阻上升从而布线延迟增大等，有引起成品率、可靠性降低之虑。为此，希望开发出抑制阻挡层氧化的工艺技术和耐氧化性高的阻挡层材料。还有，对于铜布线用的阻挡层，能够在可适用于后段工艺的低温下形成也是重要的。
本发明的目的在于，提供在具有铜布线的半导体装置中，能够在低温下形成对铜的阻挡性和耐氧化性优异的阻挡层的半导体装置的制造方法，以及由所述方法形成的高性能半导体装置。
解决课题的方法
基于本发明的一实施方式，提供一种半导体制造方法，其具有：在基板上形成由硅化合物类绝缘材料构成的绝缘膜的工序；在上述绝缘膜上形成开口部的工序；通过在含有烃类气体的环境中，向形成有上述开口部的上述绝缘膜照射活性能量线，由此至少在上述开口部的内面形成由结晶性SiC构成的阻挡层的工序；以及，在形成有上述阻挡层的上述绝缘膜的上述开口部内，形成由铜构成的布线结构体的工序。
还有，基于本发明的另一实施方式，提供一种半导体装置，其具有：具有开口部的绝缘膜；由形成于上述绝缘膜的上述开口部内面的结晶性SiC所构成的阻挡层；以及，由嵌入在形成有上述阻挡层的上述开口部内的铜构成的布线结构体。
发明的效果
根据公开的半导体装置及其制造方法，因为用于防止铜从布线结构体扩散的阻挡层是由结晶性SiC来构成的，因此，在确保对铜扩散的阻挡性的同时，还能够提高阻挡层的耐氧化性。由此，能够提高布线结构体的可靠性，能够制造出高性能的半导体装置。
还有，因为由结晶性的SiC构成的阻挡层，是通过在烃类气体环境中照射活性能量线而形成的，所以能够使此时的加热温度调节为50～250℃即可实现低温化，因而能够适用于难以进行400℃以上的热处理的半导体装置的后段工艺中。
附图说明
图1是表示基于本发明的一个实施方式的半导体装置结构的概略截面图。
图2是表示基于本发明的一个实施方式的半导体装置制造方法的工序截面图(其1)
图3是表示基于本发明的一个实施方式的半导体装置制造方法的工序截面图(其2)
图4是表示基于本发明的一个实施方式的半导体装置制造方法的工序截面图(其3)
图5是表示基于本发明的一个实施方式的半导体装置制造方法的工序截面图(其4)
图6是表示基于本发明的一个实施方式的半导体装置制造方法的工序截面图(其5)
图7是表示基于本发明的一个实施方式的半导体装置制造方法的工序截面图(其6)
图8是表示基于本发明的一个实施方式的半导体装置制造方法的工序截面图(其7)
图9是表示基于本发明的一个实施方式的半导体装置制造方法的工序截面图(其8)
附图标记的说明
10  硅基板
12  元件分离膜
14  元件区域
16  栅极绝缘膜
18  栅电极
20、22  源极/漏极区域
24  MIS晶体管
26、40、56、60  层间绝缘膜
28  阻止膜
30  接触孔
32  粘合层
34  钨膜
36、78  接触插塞
38、42、54、58、62、82  绝缘膜
44、64、70  光致抗蚀膜
46、66、72  开口部
48、74  布线沟
50、76  阻挡层
52、80  布线
68  通孔
具体实施方式
采用图1～图9，针对基于本发明一个实施方式的半导体装置及其制造方法进行说明。
图1表示基于本实施方式的半导体装置结构的概略截面图，图2～图9表示基于本实施方式的半导体装置制造方法的工序截面图。
首先，用图1对基于本发明实施方式的半导体装置的结构进行说明。
在硅基板10上，形成有对元件区域14进行划定的元件分离膜12。在元件区域14中，形成有MIS晶体管24，该MIS晶体管24具有：在硅基板10上通过栅极绝缘膜16形成的栅极电极18，以及在栅极电极两侧的半导体基板10中形成的源极/漏极区域20、22。
在形成有MIS晶体管24的硅基板10上，形成层间绝缘膜26和阻止膜28。在层间绝缘膜26和阻止膜28上，嵌入与源极/漏极区域20、22连接的接触插塞36。
在嵌入有接触插塞36的阻止膜28上，形成有绝缘膜38、层间绝缘膜40和绝缘膜42。在绝缘膜38、层间绝缘膜40和绝缘膜42上形成有布线沟48。在除了接触插塞36上部以外的布线沟48的内壁上形成由SiC膜构成的阻挡层50。在形成有阻挡层50的布线沟48内，嵌入由Cu膜构成的布线52。
在嵌入有阻挡层50和布线52的绝缘膜42上，形成绝缘膜52、层间绝缘膜56、绝缘膜58、层间绝缘膜60和绝缘膜62。在绝缘膜54和层间绝缘膜56上，形成有达到布线52的通孔68。在绝缘膜58、层间绝缘膜60和绝缘膜62上，形成有连接于通孔68的布线沟74。在除了布线52上部的通孔68和布线沟74的内壁上，形成由SiC膜构成的阻挡层76。在形成有阻挡层76的通孔68内，嵌入由Cu膜构成的接触插塞78。在形成有阻挡层76的布线沟74内，嵌入由Cu膜构成的布线80。接触插塞78和布线80形成为一体。
在嵌入有布线80的绝缘膜62上，形成绝缘膜82。
如上所述，本实施方式的半导体装置中，在嵌入了布线52的布线沟的内壁形成有由SiC膜构成的阻挡层50，在嵌入了接触插塞78和布线80的通孔68和布线沟74的内壁形成有由SiC膜构成的阻挡层76。
SiC是对金属的阻挡性(防止扩散)高的材料，作为用于防止布线材料的金属(Cu)向层间绝缘膜方向的扩散的阻挡层极为有效。另外，SiC也是耐氧化性高的材料，不会在后段工艺过程中的热处理和操作时的发热等情况下进行氧化。因而，通过使用SiC膜作为阻挡层，能够提高对金属的阻挡性和耐氧化性，从而能够提高半导体装置的成品率、可靠性。
对于作为阻挡层使用的SiC，没有特别限制，但从具有致密的结晶结构且防止扩散的效果和耐氧化性极其高的观点出发，优选为结晶性α-SiC、β-SiC，特别优选为β-SiC。β-SiC也被称为3C-SiC，具有钻石结构的置换型即闪锌矿型的结晶结构。Si和C的共价键是极其坚固和稳定的，具有耐热性、高强度、高硬度和耐腐性等优良特性。β-SiC对金属的阻挡性和耐氧化性优良，特别适用于阻挡层材料。
通常，β-SiC是在如超过600℃的高温下形成的，不适用于需要在400℃以下的温度下处理的半导体装置的后段工艺。但是，基于使用后述的本发明方法，能够以50～250℃左右的低温来形成β-SiC膜，能够适用于后段工艺。
下面，采用图2至图9，说明基于本实施方式的半导体装置的制造方法。
首先，例如在由硅构成的半导体基板10上，例如采用LOCOS(LOCalOxidation of Silicon)法，形成用于划定元件区域14的元件分离膜12。元件分离膜12也可以采用STI(Shallow Trench Isolation)法形成。
其次，在元件区域14上，以与通常的MOS晶体管的制造方法同样地，形成MIS晶体管24，该MIS晶体管24具有：在半导体基板10上通过栅极绝缘膜16形成的栅极电极18，以及在栅极电极18两侧的半导体基板10内形成的源极/漏极区域20、22(图2(a))。
接着，在形成有MIS晶体管24的半导体基板10上，例如采用CVD方法，沉积例如膜厚为500nm的氧化硅膜(SiO2)。
接着，例如采用CMP(Chemical Mechanical Polishing：化学机械研磨)法，研磨氧化硅膜的表面，使其平坦化，形成由氧化硅膜构成且表面被平坦化的层间绝缘膜26。
接着，在层间绝缘膜26上，例如采用等离子CVD法，沉积例如膜厚为50nm的氮化硅膜(SiN)，形成由氮化硅膜构成的阻止膜28。阻止膜28在后述工序中，分别作为采用CMP研磨时的研磨阻止部件、作为在层间绝缘膜38等形成布线沟46时的蚀刻阻止部件而发挥作用。阻止膜28，是由与形成于上层的膜的蚀刻特性不同的材料来构成的，除了氮化硅膜外，还能适用例如SiC:H膜、SiC:O:H膜、SiC:N膜等。
接着，通过光刻法和干蚀刻，在阻止膜28和层间绝缘膜26，形成达到源极/漏极区域22的接触孔30(图2(b))。
接着，例如采用溅射法，对整个面沉积例如膜厚为50nm的氮化钛(TiN)膜，形成由TiN膜构成的粘合层32。
接着，在粘合层32上，例如采用CVD法，形成例如膜厚为1μm的钨(W)膜34。
接着，例如采用CMP法，研磨钨膜34和粘合层32，直至阻止膜28的表面露出，由此形成嵌入于接触孔30内、且由粘合层32和钨膜34构成的接触插塞36(图2(c))。
接着，在嵌入有接触插塞36的阻止膜28上，例如采用等离子CVD法，沉积例如膜厚为30nm的SiC:O:H膜，形成由SiC:O:H膜构成的绝缘膜38。SiC:O:H膜是使氧和氢在SiC膜中存在而形成的致密性高的膜，作为防止水分等的扩散的阻挡层而发挥作用。
接着，在绝缘膜38上，例如形成由膜厚为160nm的多孔质二氧化硅材料构成的层间绝缘膜40。
作为层间绝缘膜40，从降低布线延迟的观点出发，优选使用低介电常数的硅化合物类绝缘材料，例如，优选使用至少含有结构的一部分具备CHx(x表示为0～2的整数)、Si-O-Si键、Si-CH3键以及Si-CHx键的硅聚合物的硅化合物类绝缘材料。
作为这种硅化合物类绝缘材料，可使用：将选自下述通式(1)至(3)所示的硅化合物中的至少一种，与选自下述通式(4)至(7)所示的硅化合物中的至少一种，进行水解缩聚反应而得到的材料。
Figure BPA00001259481100071
通式(1)
通式(2)
Figure BPA00001259481100073
通式(3)
Figure BPA00001259481100074
通式(4)
Figure BPA00001259481100075
通式(5)
Figure BPA00001259481100076
通式(6)
Figure BPA00001259481100077
通式(7)
(其中，n表示0或1；R1相互间可以相同也可以不同，当n＝0时表示氯、溴、氟和氢中的至少任意一种，当n＝1时表示碳原子数为1至4的烃、芳香烃、氢和羧基中的任意一种；R2表示碳原子数为1至4的烃、芳香烃和氢中的任意一种；R3相互间可以相同也可以不同，表示碳原子数为1至3的烃和芳香烃中的任意一种。)
通式(1)至(7)所表示的硅化合物，均是被称为烷氧基硅烷的物质。通式(1)至(3)的材料具有Si-R-Si键，且各个Si具有3个取代基。另一方面，通式(4)至(7)的材料中，一个Si具有4个取代基。
作为多孔质二氧化硅，例如，可以举出：向有机SOG添加热分解性树脂等，通过加热使进行热分解而形成空穴的模板类型；以及在碱中形成二氧化硅粒子，利用粒子间的间隙形成空穴的非模板类型。其中，优选能够均匀地形成微细空穴的非模板型。
作为非模板型的多孔质二氧化硅材料，可以举出触媒化成工業社制造的NCS系列，JSR社制造的LKD系列等。
还有，其他的作为非模板型的多孔质二氧化硅材料，例如，优选在四烷基氢氧化铵(TAAOH)的存在下经水解而得到的含有有机硅化合物的液状组合物。此材料具有10GPa以上的弹性模量与1GPa以上的硬度，低介电常数和高强度可以并存。
作为有机硅化合物，例如，可使用四烷氧基硅烷、三烷氧基硅烷、甲基三烷氧基硅烷、乙基三烷氧基硅烷、丙基三烷氧基硅烷、苯基三烷氧基硅烷、乙烯基三烷氧基硅烷、烯丙基三烷氧基硅烷、缩水甘油基三烷氧基硅烷、二烷氧基硅烷、二甲基二烷氧基硅烷、二乙基二烷氧基硅烷、二丙基二烷氧基硅烷、二苯基二烷氧基硅烷、二乙烯基二烷氧基硅烷、二烯丙基二烷氧基硅烷、二缩水甘油基二烷氧基硅烷、苯甲基二烷氧基硅烷、苯乙基二烷氧基硅烷、苯丙基三烷氧基硅烷、苯乙烯基二烷氧基硅烷、苯基烯丙基二烷氧基硅烷、苯基缩水甘油基二烷氧基硅烷、甲基乙烯基二烷氧基硅烷、乙基乙烯基二烷氧基硅烷、丙基乙烯基二烷氧基硅烷等。
作为在涂布型多孔质二氧化硅膜的形成时使用的涂布溶液，只要能溶解多孔质二氧化硅前躯体的硅氧烷树脂就没有特别限定，能够使用甲醇、乙醇、丙醇、异丙醇、丁醇、异丁醇、叔丁醇等醇类；苯酚、甲酚、二乙基苯酚、三乙基苯酚、丙基苯酚、壬基酚、乙烯基苯酚、烯丙基苯酚、壬基苯酚等酚类；环己酮、甲基异丁酮、甲乙酮等酮类；甲基溶纤素、乙基溶纤素等的溶纤素类；己烷、辛烷、癸烷等烃类；丙二醇、丙二醇单甲醚、丙二醇单甲醚乙酸酯等二元醇类等。
还有，使用涂布型绝缘材料的绝缘膜，例如，可通过下述工序形成：将上述绝缘材料在基底基板上进行涂布的工序；将基底基板以80～350℃的温度进行加热处理的工序；以及将基底基板以350～450℃的温度进行固化的工序。还有，将基板以80～350℃的温度进行加热处理的工序和将基板以350～450℃的温度进行固化的工序，优选在氧气浓度为100ppm以下的非活性气体环境中进行。这是为了防止因绝缘膜的氧化而导致的耐湿性的降低。
接着，在层间绝缘膜40上，例如采用等离子CVD法，沉积例如膜厚为30nm的氧化硅膜(SiO2)，形成由氧化硅膜构成的绝缘膜42(图3(a))。
接着，通过光刻法，在绝缘膜40上形成光致抗蚀膜44，在该光致抗蚀膜44上形成有用于露出布线宽度为100nm、间隔为100nm的第一层布线52的形成预定区域的开口部46。
接着，例如，通过使用CF4气体和CHF3气体的干蚀刻，将光致抗蚀膜46作为掩模以及将阻止膜28作为阻止部件，依次蚀刻开口部46内的绝缘膜42、层间绝缘膜40和绝缘膜38，在绝缘膜42、层间绝缘膜40和绝缘膜38上，形成用于嵌入布线52的布线沟48(图3(b))。通过该蚀刻，在布线沟48的底部，露出接触插塞36的上面。
接着，例如通过使用氧等离子的研磨加工，去除光致抗蚀膜42。
接着，在含有烃类气体的环境中，以50～250℃温度加热的状态下，照射活性能量线。通过该处理，在由硅化合物类绝缘材料构成的阻止膜28、绝缘膜38、层间绝缘膜40和绝缘膜42的露出面上，由活性能量线分解而成为自由基的烃类材料与硅化合物类绝缘材料之间的反应(自由基聚合)得到促进，形成结晶性SiC膜。如此地，在阻止膜28、绝缘膜38、层间绝缘膜40和绝缘膜42的露出面上，形成由结晶性SiC膜构成的阻挡层50(图4(a))。
还有，在本发明中，为了使烃类材料与硅化合物类绝缘材料反应而形成阻挡层50，因此，有必要由硅化合物类绝缘材料来形成层间绝缘膜(阻止膜28、绝缘膜38、层间绝缘膜40和绝缘膜42)。作为硅化合物类绝缘材料，没有特别限定，可以举出：上述硅聚合物材料，SiO2、PSG、BPSG膜等的硅氧化物类绝缘材料，SiN、SiON、SiC、SiOC、SiC:H、SiC:O:H、SiC:N等。
还有，作为硅化合物类的绝缘材料，当使用至少含有硅聚合物(其结构的一部分具备上述CHx(x表示为0～2的整数)、Si-O-Si键、Si-CH3键以及Si-CHx键)的硅化合物类绝缘材料时，通过活性能量线的照射，由该烃化合物类绝缘材料也生成烃类材料的自由基，因此，更加促进了烃类材料与硅化合物类绝缘材料之间的反应。
作为形成阻挡层50时使用的烃类气体，只要是烃类材料，就没有特别限制，可单独或者多个组合使用甲烷、乙烷、丙烷、丁烷、乙烯、丙烯、丁烯、乙炔等。从紧密形成Si-C-Si键进而形成致密的阻挡层50的观点出发，希望分子量不太大，优选甲烷、乙烷。
还有，作为活性能量线，可单独或者多个组合使用电子束、紫外线、等离子。活性能量线是用于使烃类气体活性化，根据烃类气体的吸收带进行适当选择。作为烃类气体，例如，当使用吸收带为250nm以下的甲烷时，作为活性能量线，可使用电子束、UV高压水银灯，准分子UV灯、氢等离子体发出的光等。
阻挡层50的膜厚为1nm～20nm，优选为2nm～20nm。其原因在于，当膜厚低于1nm时，不能充分得到来自阻挡层50的阻挡性；另一方面，当膜厚超过20nm时，因布线沟48的容积减少导致的布线电阻的增加显著。
对于形成的SiC膜，没有特别限定，但从具有致密的结晶结构且防止扩散的效果、耐氧化性极其高的观点出发，优选结晶性α-SiC、β-SiC，特别优选为β-SiC。β-SiC也被称为3C-SiC，具有作为钻石型结构的取代型的闪锌矿型的结晶结构。Si与C的共价键极其坚固且稳定，具有耐热性、高强度、高硬度和耐腐性等优良特性。β-SiC对金属的阻挡性(防止扩散)和耐氧化性优良，优选作为阻挡层材料。
当作为烃类气体使用甲烷的情况下，例如，通过使基板温度设为250℃、处理室压力设为10Pa、电子束的加速电压设为2.5keV而处理30分钟，由此能够形成膜厚为10nm的β-SiC膜。β-SiC膜厚可通过处理时间等进行控制。
通常，β-SiC膜是在如超过600℃的高温下形成的，不能适用于需要以400℃左右以下的温度下处理的半导体装置的后段工艺中。但是，在烃类气体环境中照射活性能量线的本发明的方法中，通过活性能量线促进自由基聚合而进行结晶化，因此，能够以50～250℃左右的低温形成β-SiC膜。因而，基于本发明的方法，可将由β-SiC构成的阻挡层50适用于后段工艺。
接着，在其整个面，例如采用溅射法，沉积例如膜厚为10nm的Cu膜，形成由铜膜构成的种子膜(未图示)。
接着，例如采用电镀法，将种子膜作为种子来沉积Cu膜，形成与种子层合并的总膜厚例如为600nm的Cu膜。
接着，采用CMP法，将绝缘膜42上的Cu膜和阻挡层50通过研磨去除，形成由嵌入布线沟48内的Cu膜构成的布线52(图4(b))。这种布线52的制造工艺，被称为单镶嵌法。还有，在本实施方式中，将绝缘膜42上的阻挡层50与Cu膜一起去除，但因为阻挡层50是绝缘膜，即使残存在绝缘膜42上也可以。
接着，在整个面例如采用CVD方法，沉积例如膜厚为30nm的SiC:O:H膜，形成由SiC:O:H膜构成的绝缘膜54(图)。绝缘膜54可作为防止水分扩散和Cu从Cu布线扩散的阻挡层而发挥作用。
接着，在绝缘膜54上，形成由多孔质二氧化硅材料构成的层间绝缘膜56。由多孔质二氧化硅材料构成的层间绝缘膜56的形成方法，例如，可使用与上述层间绝缘膜40同样的方法。层间绝缘膜56的膜厚，例如为180nm。
接着，在层间绝缘膜56上，例如采用等离子CVD法，沉积例如膜厚为30nm的SiO2(氧化硅)膜，形成由SiO2膜构成的绝缘膜58。
接着，在绝缘膜58上，形成由多孔质二氧化硅材料构成的层间绝缘膜60。由多孔质二氧化硅材料构成的层间绝缘膜60的形成方法，例如，可使用与上述层间绝缘膜40同样的方法。层间绝缘膜58的膜厚，例如为160nm。
接着，在层间绝缘膜60上，例如采用等离子CVD法，沉积例如膜厚为30nm的SiO2(氧化硅)膜，形成由SiO2膜构成的绝缘膜62(图5)。
接着，采用光刻法，在绝缘膜62上形成光致抗蚀膜64，在该光致抗蚀膜64上形成有露出达到布线52的通孔68的形成预定区域的开口部66。
接着，例如基于使用CF4气体和CHF3气体的干蚀刻，将光致抗蚀膜64作为掩模，依次蚀刻开口部66内的绝缘膜62、层间绝缘膜60、绝缘膜58、层间绝缘膜56和绝缘膜54，在绝缘膜62、层间绝缘膜60、绝缘膜58、层间绝缘膜56和绝缘膜54上，形成达到布线52的通孔68(图6)。还有，各个绝缘膜，可通过适当改变蚀刻气体的组成比和蚀刻时的压力等而依次进行蚀刻。
接着，例如采用研磨加工将光致抗蚀膜64去除。还有，在形成通孔68时的干蚀刻中，当在通孔68的内壁形成有侧壁沉积物的情况下，可在该研磨工序中同时去除。
接着，采用光刻法，在开有通孔68的绝缘膜62上形成光致抗蚀膜70，在该光致抗蚀膜70上形成有露出第二层布线80的形成预定区域的开口部72。
接着，例如基于使用CF4气体和CHF3气体的干蚀刻，将光致抗蚀膜70作为掩模，依次蚀刻开口部72内的绝缘膜62、层间绝缘膜60和绝缘膜58，在绝缘膜60、层间绝缘膜58和绝缘膜56上形成用于嵌入布线80的布线沟74(图7)。布线沟74形成为与通孔68相连的状态。
接着，例如，采用研磨工序，将光致抗蚀膜70去除。还有，在形成布线沟74时的干蚀刻中，当在布线沟74的内壁形成有侧壁沉积物的情况下，可在该研磨工序中同时去除。
接着，与阻挡层50的形成同样地进行，在含有烃类气体的环境中，在以50～250℃的温度进行加热的状态下照射活性能量线，在由硅化合物类绝缘材料构成的绝缘膜54、层间绝缘膜56、绝缘膜58、层间绝缘膜60和绝缘膜62的露出面上，形成由SiC膜构成的阻挡层76(图8)。阻挡层76的形成条件，和上述阻挡层50的形成条件是一样的。
还有，在本发明中，将烃类材料与硅化合物类绝缘材料进行反应而形成阻挡层76，为此，有必要由硅化合物类绝缘材料形成层间绝缘膜(绝缘膜54、层间绝缘膜56、绝缘膜58、层间绝缘膜60以及绝缘膜62)。作为硅化合物类绝缘材料，没有特别限定，可以举出：上述硅聚合物材料，SiO2、PSG、BPSG等硅氧化物类的绝缘材料，SiN、SiON、SiC、SiOC、SiC:H、SiC:O:H、SiC:N等。
对于形成的SiC膜，没有特别限定，但从具有致密的结晶结构且防止扩散效果、耐氧化性极其高的观点出发，优选为结晶性α-SiC、β-SiC，特别优选为β-SiC。β-SiC对金属的阻挡性(防止扩散)和耐氧化性优良，适于作为阻挡层材料。
在本工序中，已经在下层形成有由Cu膜构成的布线层52，因此，不能进行如超过400℃高温的热处理。但是，在烃类气体环境中照射活性热量线的本发明的方法中，能够以50～250℃左右的低温形成β-SiC膜。因而，基于本发明的方法，由β-SiC膜构成的阻挡层76能够适用于后段工序中。
接着，在整个面例如采用溅射法，沉积例如膜厚为10nm的Cu膜，形成由Cu膜构成的种子膜(未图示)。
接着，例如采用电镀法，以种子膜作为种子来沉积Cu膜，形成与种子层合并的总膜厚例如为1400nm的Cu膜。
接着，采用CMP法，将绝缘膜62上的Cu膜和阻挡层76经研磨去除，将由嵌入在通孔68内的Cu膜构成的接触插塞78与由嵌入在布线沟72内的Cu膜构成的布线80一体地且同时形成。如此将接触插塞78和布线80同时形成的工艺被称为双镶嵌法。还有，在本实施方式中，将绝缘膜62上的阻挡层76与Cu膜一起去除，但因为阻挡层76是绝缘膜，所以即使残存在绝缘膜22上也可以。
接着，在整个面例如采用CVD法，沉积例如膜厚为30nm的SiC:O:H膜，形成由SiC:O:H膜构成的绝缘膜82(图9)。绝缘膜82作为防止水分扩散和Cu从Cu布线扩散的阻挡层而发挥作用。
此后，根据需要可适当地重复与上述同样的工序而形成未图示的第三层布线等，按本实施方式制成半导体装置。
为了验证本发明的效果，以上述制造工艺为基本，制备如下所示6种评价用试样，以进行特性评价。
[实施例1]
采用上述制造工艺，制造了将膜厚5nm的β-SiC用作阻挡层50、76的半导体装置。
[实施例2]
采用上述制造工艺，制造了将膜厚10nm的β-SiC用作阻挡层50、76的半导体装置。
[实施例3]
采用上述制造工艺，制造了将膜厚20nm的β-SiC用作阻挡层50、76的半导体装置。
[比较例1]
除了采用膜厚为20nm的由Ti构成的阻挡金属层取代阻挡层50、76以外，与上述制造工艺同样地制造半导体装置。
[比较例2]
除了采用膜厚为20nm的由Ta构成的阻挡金属层取代阻挡层50、76以外，与上述制造工序同样地制造半导体装置。
[比较例3]
除了采用膜厚为20nm的由Ti/Ta的层叠膜构成的阻挡金属层取代阻挡层50、76以外，与上述制造工序同样地制造半导体装置。
对于如此形成的各种试样，进行布线成品率和高温放置试验后的布线电阻的评价。布线成品率的评价，是采用100万个插塞以直列而进行电连接的方式形成布线和接触插塞的评价元件来进行。对于高温放置试验后的布线电阻的评价，测定了在200℃的温度中放置168小时和504小时后的布线电阻的上升率。表1中，汇总了对各试样的特性进行评价的结果。
表1
Figure BPA00001259481100141
如表1所示可见，相对于由β-SiC形成阻挡层50、76的实施例1～3的试样的布线成品率为96.1～100％，由金属材料形成阻挡层50、76的比较例1～3的试样的布线成品率为51.1～57.6％，差异显著。
还有，对于200℃高温放置试验后的布线电阻，由β-SiC形成阻挡层50、76的实施例1～3的试样的上升率，与由金属材料形成阻挡层50、76的比较例1～3的试样的上升率相比，有大幅度减少。还有，对于放置168小时后和放置504小时后的布线电阻上升率的变化而言，由β-SiC形成阻挡层50、76的实施例1～3的试样，与由金属材料形成阻挡层50、76的比较例1～3的试样相比，也有大幅度减少。
由此结果，可以确定β-SiC作为阻挡层材料具有优异的特性。
如此，根据本实施方式，将用于防止铜从布线结构体扩散的阻挡层由结晶性SiC来构成，因此，在确保铜的扩散阻挡性的同时，还能够提高阻挡层的耐氧化性。由此，能够提高布线结构体的可靠性，可制造出高性能的半导体装置。
还有，由结晶性SiC构成的阻挡层是通过在烃类气体环境中照射活性能量线而形成，所以能使此时的加热温度可降低至50～250℃左右即达到低温化。因而，也能够适用于难以进行400℃以上的热处理的半导体装置的后段工艺。
[变形实施方式]
本发明不限于上述实施方式，可有多种变形。
本发明并不限定于上述实施方式所述的半导体装置的结构及其制造方法，能广泛适用于具有由硅化合物类绝缘材料构成的绝缘膜及其中所嵌入形成的铜布线的半导体装置及其制造方法中。对于构成半导体装置的各层的膜厚、构成材料等，也可在其范围内进行适当的变更。
再是，本发明不仅适用于半导体装置，而且还适用于具有由硅化合物类绝缘材料构成的绝缘膜及其所嵌入形成的铜布线的布线基板(例如，电路基板)中。
另外，在本说明书中，所谓基板不仅是指硅基板等的半导体基板本身，而且还包括形成有MIS晶体管等元件、一层或者多层布线的半导体基板。再是，所谓布线结构体，不仅是指上述实施方式中所述的接触插塞、布线，而且还包括与这些同时形成的导体图案，例如CMP用的虚拟图案和防潮环等。

Claims (13)

1.一种半导体装置的制造方法，其特征在于，包括：
在基板上形成由硅化合物类绝缘材料构成的绝缘膜的工序；
在上述绝缘膜上形成开口部的工序；
通过在含有烃类气体的环境中，对形成有上述开口部的上述绝缘膜照射活性能量线，由此至少在所述开口部的内面形成由结晶性SiC构成的阻挡层的工序；以及，
在形成有上述阻挡层的上述绝缘膜的上述开口部内，形成由铜构成的布线结构体的工序。
2.如权利要求1所述的半导体装置的制造方法，其特征在于，
在上述形成阻挡层的工序中，形成由β-SiC构成的上述阻挡层。
3.如权利要求1或2所述的半导体装置的制造方法，其特征在于，
在上述形成阻挡层的工序中，将上述基板加热为50～250℃的温度的状态下照射活性能量线。
4.如权利要求1至3中任一项所述的半导体装置的制造方法，其特征在于，
在上述形成绝缘膜的工序中，形成具有由硅聚合物构成的膜的上述绝缘膜，所述硅聚合物在结构的一部分中含有CHx、Si-O-Si键、Si-CH3键和Si-CHx键，其中，x均表示0～2的整数。
5.如权利要求4所述的半导体装置的制造方法，其特征在于，
上述由硅聚合物构成的膜是多孔质膜。
6.如权利要求1至5中任一项所述的半导体装置的制造方法，其特征在于，
上述活性能量线是从电子束、紫外线或等离子体放出的放射线。
7.如权利要求1至6中任一项所述的半导体装置的制造方法，其特征在于，
上述烃类气体含有从甲烷、乙烷、丙烷、丁烷、乙烯、丙烯、丁烯和乙炔组成的组中选出的至少一种气体。
8.如权利要求1至7中任一项所述的半导体装置的制造方法，其特征在于，
在上述形成开口部的工序中，所形成的上述开口部具有形成于上述绝缘膜的下方部分的通孔，以及与上述通孔连接而形成于上述绝缘膜的上方部分的布线沟。
9.一种半导体装置，其特征在于，包括：
具有开口部的绝缘膜；
由形成于上述绝缘膜的上述开口部内面的结晶性SiC所构成的阻挡层；以及，
由嵌入在形成有上述阻挡层的上述开口部内的铜所构成的布线结构体。
10.如权利要求9所述的半导体装置，其特征在于，
上述阻挡层由β-SiC构成。
11.如权利要求9或10所述的半导体装置，其特征在于：
上述布线结构体是接触插塞和/或布线。
12.如权利要求9至11中任一项所述的半导体装置，其特征在于：
上述绝缘膜由硅化合物类绝缘材料构成。
13.如权利要求9至12中任一项所述的半导体装置，其特征在于：
上述阻挡层的膜厚是1～20nm。
CN200880129496.5A 2008-06-17 2008-06-17 半导体装置及其制造方法 Active CN102047411B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2008/061023 WO2009153857A1 (ja) 2008-06-17 2008-06-17 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
CN102047411A true CN102047411A (zh) 2011-05-04
CN102047411B CN102047411B (zh) 2015-08-05

Family

ID=41433787

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200880129496.5A Active CN102047411B (zh) 2008-06-17 2008-06-17 半导体装置及其制造方法

Country Status (5)

Country Link
US (1) US8461041B2 (zh)
JP (1) JPWO2009153857A1 (zh)
KR (2) KR20100134733A (zh)
CN (1) CN102047411B (zh)
WO (1) WO2009153857A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI830308B (zh) * 2021-08-27 2024-01-21 南韓商三星電子股份有限公司 具有設置有保護層的佈線的半導體裝置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6269467B2 (ja) * 2013-12-27 2018-01-31 富士フイルム株式会社 カラーフィルターの製造方法および固体撮像素子の製造方法
US12057395B2 (en) * 2021-09-14 2024-08-06 International Business Machines Corporation Top via interconnects without barrier metal between via and above line

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6077774A (en) * 1996-03-29 2000-06-20 Texas Instruments Incorporated Method of forming ultra-thin and conformal diffusion barriers encapsulating copper
JP2002289810A (ja) * 2001-03-28 2002-10-04 Toshiba Corp 半導体装置およびその製造方法
US20040130035A1 (en) * 2003-01-07 2004-07-08 Zhen-Cheng Wu Method of forming copper interconnects
CN1596466A (zh) * 2001-07-02 2005-03-16 陶氏康宁公司 通过在多孔材料上的sic∶h沉积提高金属阻挡性能
US20050266698A1 (en) * 2004-05-26 2005-12-01 International Business Machines Corporation Exposed pore sealing post patterning
CN101051621A (zh) * 2006-04-05 2007-10-10 索尼株式会社 半导体装置的制造方法和半导体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09252095A (ja) 1996-03-18 1997-09-22 Toshiba Corp 薄膜キャパシタ及び半導体装置
JPH11121748A (ja) * 1997-08-13 1999-04-30 Matsushita Electric Ind Co Ltd 半導体基板および半導体素子
JP4763131B2 (ja) * 1998-10-01 2011-08-31 アプライド マテリアルズ インコーポレイテッド 低誘電率反射防止被膜に用いるシリコンカーバイドの堆積
US20030089992A1 (en) * 1998-10-01 2003-05-15 Sudha Rathi Silicon carbide deposition for use as a barrier layer and an etch stop
US6582777B1 (en) * 2000-02-17 2003-06-24 Applied Materials Inc. Electron beam modification of CVD deposited low dielectric constant materials
JP2002064140A (ja) * 2000-08-22 2002-02-28 Nec Corp 半導体装置およびその製造方法
KR100448592B1 (ko) * 2001-12-29 2004-09-13 주식회사 하이닉스반도체 반도체 소자의 구리배선 형성 방법
JP2005217371A (ja) * 2004-02-02 2005-08-11 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7088003B2 (en) * 2004-02-19 2006-08-08 International Business Machines Corporation Structures and methods for integration of ultralow-k dielectrics with improved reliability
JP4540504B2 (ja) * 2005-03-03 2010-09-08 富士通セミコンダクター株式会社 半導体装置の製造方法
EP1891663A4 (en) * 2005-06-14 2011-10-12 Showa Denko Kk PROCESS FOR PRODUCING SILICON CARBIDE LAYER, GALLIUM NITRIDE SEMICONDUCTOR DEVICE, AND SILICON SUBSTRATE
JP4897244B2 (ja) * 2005-06-14 2012-03-14 昭和電工株式会社 炭化珪素層製造方法、窒化ガリウム系半導体素子およびシリコン基板

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6077774A (en) * 1996-03-29 2000-06-20 Texas Instruments Incorporated Method of forming ultra-thin and conformal diffusion barriers encapsulating copper
JP2002289810A (ja) * 2001-03-28 2002-10-04 Toshiba Corp 半導体装置およびその製造方法
CN1596466A (zh) * 2001-07-02 2005-03-16 陶氏康宁公司 通过在多孔材料上的sic∶h沉积提高金属阻挡性能
US20040130035A1 (en) * 2003-01-07 2004-07-08 Zhen-Cheng Wu Method of forming copper interconnects
US20050266698A1 (en) * 2004-05-26 2005-12-01 International Business Machines Corporation Exposed pore sealing post patterning
CN101051621A (zh) * 2006-04-05 2007-10-10 索尼株式会社 半导体装置的制造方法和半导体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI830308B (zh) * 2021-08-27 2024-01-21 南韓商三星電子股份有限公司 具有設置有保護層的佈線的半導體裝置

Also Published As

Publication number Publication date
US20110068471A1 (en) 2011-03-24
JPWO2009153857A1 (ja) 2011-11-24
WO2009153857A1 (ja) 2009-12-23
US8461041B2 (en) 2013-06-11
CN102047411B (zh) 2015-08-05
KR20100134733A (ko) 2010-12-23
KR20130014608A (ko) 2013-02-07
KR101443999B1 (ko) 2014-09-23

Similar Documents

Publication Publication Date Title
JP4328725B2 (ja) 改良された信頼性を有する超低誘電率（ｋ）誘電体を集積化する構造および方法
JP5567588B2 (ja) 酸素含有前駆体を用いる誘電体バリアの堆積
US7365026B2 (en) CxHy sacrificial layer for cu/low-k interconnects
JP4689026B2 (ja) 極限低誘電率膜のためのキャッピング層
KR101144535B1 (ko) 전구체 함유 질소를 사용한 유전 장벽 증착
CN100479146C (zh) 互连结构及其形成方法
TW201823159A (zh) 漸變或多層矽碳化物膜之基於遠端電漿的沉積
US20060172531A1 (en) Sealing pores of low-k dielectrics using CxHy
US7830012B2 (en) Material for forming exposure light-blocking film, multilayer interconnection structure and manufacturing method thereof, and semiconductor device
CN101051621A (zh) 半导体装置的制造方法和半导体装置
KR100541185B1 (ko) 캡핑막을 포함하는 층간절연막 및 이를 포함하는 금속배선형성 방법
CN102047411B (zh) 半导体装置及其制造方法
US12021009B2 (en) Semiconductor device with plug structure
CN101649053B (zh) 硅化合物、多层布线装置及其制造方法
CN100501941C (zh) 金属还原方法,多层互连结构及制法,半导体器件及制法
TW511233B (en) Oxygen-doped silicon carbide etch stop layer
KR20090023276A (ko) 반도체 장치의 제조 방법
US20230111315A1 (en) Method for fabricating semiconductor device with plug structure
TW423106B (en) Manufacturing method of dual damascene structure
Jeng et al. C x H y sacrificial layer for cu/low-k interconnects

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant