CN109713013B - 半导体叠层结构及其制造方法 - Google Patents

Abstract

一种半导体叠层结构及其制造方法。半导体叠层结构在叠层方向上按序包括：基板、第一叠层及第二叠层。第一叠层位于基板上，包括至少一第一图案化层，第一图案化层包括第一上表面、第一下表面及第一倾斜壁，第一倾斜壁自第一下表面至第一上表面的方向渐缩，其中第一下表面至第一上表面的方向是与叠层方向相同。第二叠层位于第一叠层上，包括至少一第二图案化层，第二图案化层包括第二上表面、第二下表面及第二倾斜壁，第二倾斜壁自第二下表面至第二上表面的方向渐缩，其中，第二下表面至第二上表面的方向是与叠层方向相反。

Description

半导体叠层结构及其制造方法

技术领域

本发明涉及一种半导体叠层结构及其制造方法，且特别涉及一种具有良好对贴精度的半导体叠层结构及其制造方法。

背景技术

多层的半导体叠层结构通常是以转贴的方式，将暂时性载板上的一叠层对贴至另一叠层上，然后再将暂时性载板移除。然而，此暂时性载板通常具有可挠性，且容易翘曲，导致无法使叠层精准地对贴至另一叠层上，进而破坏两叠层间电性连结的关系。

发明内容

本发明涉及一种半导体叠层结构及其制造方法，在进行两叠层的接合程序时，两叠层是分别以硬质的暂时性载板与硬质的基板承载，使一叠层以倒置的方式面向另一叠层相互对贴，借此提升两叠层的对贴精度。

根据本发明的一方面，提出一种半导体叠层结构。半导体叠层结构在一叠层方向上按序包括一基板、一第一叠层以及一第二叠层。第一叠层位于基板上，第一叠层包括至少一第一图案化层，第一图案化层包括一第一上表面、一第一下表面及一第一倾斜壁，第一倾斜壁连接第一上表面及第一下表面，并自第一下表面至第一上表面的方向渐缩，其中第一下表面至第一上表面的方向是与叠层方向相同。第二叠层位于第一叠层上，第二叠层包括至少一第二图案化层，第二图案化层包括一第二上表面、一第二下表面及一第二倾斜壁，第二倾斜壁连接第二上表面及第二下表面，并自第二下表面至第二上表面的方向渐缩，其中第二下表面至第二上表面的方向是与叠层方向相反。

根据本发明的另一方面，提出一种半导体叠层结构的制造方法。制造方法包括以下步骤。提供一硬质基板，形成一第一叠层于硬质基板上。提供一第一硬质载板，形成一第二叠层于第一硬质载板上。将第二叠层面向第一叠层对组于第一叠层上，使第二叠层沿一叠层方向而位于第一叠层上。将第一硬质载板与第二叠层分离。

附图说明

为了对本发明的上述及其他方面有优选的了解，下文特举实施例，并配合附图详细说明如下。

图1A为根据本发明一实施例的一硬质基板及一形成于硬质基板上的第一叠层的剖视图，及第一叠层的部分放大图。

图1B为根据本发明一实施例的一第一硬质载板及一形成于第一硬质载板上的第二叠层的剖视图，及第二叠层的部分放大图。

图2A及图2D为根据本发明一实施例的半导体叠层结构的制作流程的剖视图及部分放大图。

图3为根据本发明另一实施例的半导体叠层结构的剖视图。

图4为根据本发明再一实施例的半导体叠层结构的剖视图。

其中，附图标记说明如下：

1、2：半导体叠层结构

10：硬质基板

10’：第一硬质载板

10”：第二硬质载板

11：第一叠层

12：第二叠层

13：第三叠层

14、16：接合程序

15、17：剥离程序

100、200：基板

110、210：第一叠层

111、211c：扫描线

113a、113b、113c、213a、213b、213c：数据线

120、220：第二叠层

120c、210c：第一薄膜晶体管

121、211：第一栅极

121c、123c、131b、221b、133b、223b、141a、231a、143a、233a：图案化连接部

122、212：第一半导体层

123、213：第一源极

124、214：第一漏极

130、230：第三叠层

130b、220b：第二薄膜晶体管

131、221：第二栅极

132、222：第二半导体层

133、223：第二源极

134、224：第二漏极

140、240：第四叠层

140a、230a：第三薄膜晶体管

141、231：第三栅极

142、232：第三半导体层

143、233：第三源极

144、234：第三漏极

150：第五叠层

150a、240a：第三有机发光单元

150b、240b：第二有机发光单元

150c、240c：第三有机发光单元

151、241：间隔层

160、250：薄膜封装层

AN：第一电极

CA：第二电极

CP：连接垫

D1：叠层方向

EM：发光层

L1：第一倾斜壁

L2：第二倾斜壁

L3：第三倾斜壁

P1：第一图案化层

P2：第二图案化层

P3：第三图案化层

S11：第一上表面

S12：第一下表面

S21：第二上表面

S22：第二下表面

S31：第三上表面

S32：第三下表面

VC1、VC2：垂直通道

具体实施方式

在附图中，为了清楚起见，放大了层、膜、面板、区域等的厚度。在整个说明书中，相同的附图标记表示相同的元件。应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”是可为二元件间存在其它元件。

应当理解，尽管术语“第一”、“第二”、“第三”等在本文中可以用于描述各种元件、部件、区域、层及/或部分，但是这些元件、部件、区域、及/或部分不应受这些术语的限制。这些术语仅用于将一个元件、部件、区域、层或部分与另一个元件、部件、区域、层或部分区分开。因此，下面讨论的“第一元件”、“部件”、“区域”、“层”或“部分”可以被称为第二元件、部件、区域、层或部分而不脱离本文的教导。

这里使用的术语仅仅是为了描述特定实施例的目的，而不是限制性的。如本文所使用的，除非内容清楚地指示，否则单数形式“一”、“一个”和“该”旨在包括多个形式，包括“至少一个”。还应当理解，当在本说明书中使用时，术语“包括”及/或“包括”指定所述特征、区域、整体、步骤、操作、元件的存在及/或部件，但不排除一个或多个其它特征、区域整体、步骤、操作、元件、部件及/或其组合的存在或添加。

此外，诸如“下”或“底部”和“上”或“顶部”的相对术语可在本文中用于描述一个元件与另一元件的关系，如图所示。应当理解，相对术语旨在包括除了图中所示的方位之外的装置的不同方位。例如，如果一个附图中的装置翻转，则被描述为在其他元件的“下”侧的元件将被定向在其他元件的“上”侧。因此，示例性术语“下”可以包括“下”和“上”的取向，取决于附图的特定取向。类似地，如果一个附图中的装置翻转，则被描述为在其它元件“下方”或“下方”的元件将被定向为在其它元件“上方”。因此，示例性术语“下面”或“下面”可以包括上方和下方的取向。

除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。

本文参考作为理想化实施例的示意图的截面图来描述示例性实施例。因此，可以预期到作为例如制造技术及/或公差的结果的图示的形状变化。因此，本文所述的实施例不应被解释为限于如本文所示的区域的特定形状，而是包括例如由制造导致的形状偏差。例如，示出或描述为平坦的区域通常可以具有粗糙及/或非线性特征。此外，所示的锐角可以是圆的。因此，图中所示的区域本质上是示意性的，并且它们的形状不是旨在示出区域的精确形状。

图1A为根据本发明一实施例的一硬质基板10及一形成于硬质基板10上的第一叠层11的剖视图，及第一叠层11的部分放大图。图1B为根据本发明一实施例的一第一硬质载板10’及一形成于第一硬质载板10’上的第二叠层12的剖视图，及第二叠层12的部分放大图。

首先，请参照图1A，提供一硬质基板10，并在硬质基板10上形成一第一叠层11。硬质基板10例如是玻璃基板，或例如是石英、晶圆、或是其它合适的材料。

第一叠层11可包括至少一第一图案化层P1，第一图案化层P1包括一第一上表面S11及一第一下表面S12。第一图案化层P1例如是以蚀刻方式图案化而形成。一般而言，经由蚀刻而成的膜层容易具有锥角(taper angle)。因此，第一图案化层P1自第一上表面S11朝向第一下表面S12包括具有锥角的侧壁。换言之，如图1A的放大图所示，第一图案化层P1包括一第一倾斜壁L1，第一倾斜壁L1连接第一上表面S11及第一下表面S12，并自第一下表面S12至第一上表面S11的方向渐缩。

接着，请参照图1B，提供一第一硬质载板10’，并在第一硬质载板10’上形成一第二叠层12。第一硬质载板10’例如是玻璃基板，或例如是石英、晶圆、或是其它可适用的材料。

第二叠层12可包括至少一第二图案化层P2，第二图案化层P2包括一第二上表面S21及一第二下表面S22。类似地，第二图案化层P2例如是以蚀刻方式图案化而形成。因此，第二图案化层P2自第二上表面S21朝向第二下表面S22包括具有锥角的侧壁。换言之，如图1B的放大图所示，第二图案化层P2包括一第二倾斜壁L2，第二倾斜壁L2连接第二上表面S21及第二下表面S22，并自第二下表面S22至第二上表面S21的方向渐缩。

以下请参照图2A至图2D的说明，其为根据本发明一实施例的半导体叠层结构的制作流程的剖视图及部分放大图。

如图2A所示，待提供图1A的硬质基板10及第一叠层11以及图1B的第一硬质载板10’及第二叠层12后，进行一接合程序14，以将第二叠层12与第一叠层11接合对组在一起。详言的，第二叠层12是面向第一叠层11并与第一叠层11对贴，使得第二叠层12沿一叠层方向D1而位于第一叠层11上。

接着，如图2B所示，进行一剥离程序14，以将第一硬质载板10’与第二叠层12分离。在一实施例中，剥离程序15例如是通过激光剥离法(laser lift-off)来进行，但本发明不以此为限。举例而言，在另一实施例中，第一硬质载板10’及第二叠层12之间可具有一离型层，以便于将第一硬质载板10’与第二叠层12分离。

由于在本实施例中，基板10及暂时性的载板10’均属硬质基板，在进行接合程序14时，是以硬质的暂时性载板10’与硬质的基板10分别承载第二叠层12与第一叠层11以相互对贴，故可确保接合的过程中载板10’及基板10不会变形，以提升第二叠层12与第一叠层11的对贴精度，避免两叠层间电性连结的关是因对贴不慎而受到破坏。

另外，在图2A中，第二叠层12是以倒置的方式面向第一叠层11与第一叠层11对贴，故在完成接合程序14后，第二图案化层P2的第二下表面S22至第二上表面S21的方向是与叠层方向D1相反，而第一图案化层P1的第一下表面S12至第一上表面S11的方向是与叠层方向D1相同。

若欲使半导体叠层结构具有更多的叠层，请参照图2C及图2D，可再提供一第二硬质载板10”，并形成一第三叠层13于第二硬质载板10”上。其中，第二硬质载板10”的材质类似于第一硬质载板10’。接着，如同图2A所描述的方式，进行一接合程序16，以将第三叠层13与第二叠层12接合对组在一起。详言的，第三叠层13是面向第二叠层12并与第二叠层12对贴，使得第三叠层13沿叠层方向D1而位于第二叠层12上。再来，如同图2B所描述的方式，进行一剥离程序17，以将第二硬质载板10”与第三叠层13分离。

类似地，第三叠层13亦可包括至少一第三图案化层P3，第三图案化层P3包括一第三上表面S31及一第三下表面S32。类似于第一图案化层P1与第二图案化层P2，第三图案化层P3亦包括一第三倾斜壁L3，第三倾斜壁L3连接第三上表面S31及第三下表面S32，并自第三下表面S32至第三上表面S31的方向渐缩。并且，在第三叠层13与第二叠层12对贴之后，第三图案化层P3的第三下表面S32至第三上表面S31的方向是与叠层方向D1相反。

当然，半导体叠层结构可不只具有三个叠层，相关人员当可依照前述的堆叠方式而制作更多的叠层，且这些叠层之间更具有良好的对贴精度。

另外，在实际应用时，在如前述方式制作完成所需的半导体叠层结构后，可进一步将硬质基板10与第一叠层11分离(举例来说，硬质基板10与第一叠层11之间可具有离型层)，而后再以一软质基板替代，以拓展其它应用的可能性。软质基板例如是具有可挠性的材质，包括但不限于是聚酰亚胺(PI)、聚对苯二甲酸乙二酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚醚酮(PEEK)、聚甲基丙烯酸甲酯(PMMA)、其它合适的可挠性材料或其组合。

也就是说，只要在进行这些叠层的接合过程中，使用一硬质的基板与一硬质的暂时性载板相互对贴，即可确保这些叠层的对贴精度。

请参照图3，其为根据本发明另一实施例的半导体叠层结构1的剖视图。半导体叠层结构1包括一基板100。在本实施例中，半导体叠层结构1可用于有机电致发光显示器(organic electro luminescence display,OLED)，例如是平面型的有机电致发光显示器，或是曲面型的有机电致发光显示器。例如，当半导体叠层结构1为平面型的有机电致发光显示器时，基板100可为硬质基板。当半导体叠层结构1为曲面型的有机电致发光显示器时，基板100可以软质基板取代。

半导体叠层结构1在叠层方向D1还按序包括一第一叠层110、一第二叠层120、一第三叠层130、一第四叠层140、一第五叠层150及一薄膜封装层160。第一叠层110可为一总线线层；第二叠层120可为一第一薄膜晶体管元件层，第三叠层130可为一第二薄膜晶体管元件层，第四叠层140可为一第三薄膜晶体管元件层；第五叠层150可为一有机发光元件层。第二叠层120、第三叠层130、第四叠层140分别作为像素驱动电路，其中的薄膜晶体管元件分别用以驱动由第五叠层150的有机发光元件。

在本实施例中，第一叠层110、第二叠层120、第三叠层130、第四叠层140及第五叠层150可使用如前述的堆叠方式制作而成。亦即，如图2A和图2B的方式，将第二叠层120面向第一叠层110而对组于第一叠层110上，使第一叠层110和第二叠层120的各连接垫CP相互接合，以相互电性导通；如图2C和图2D的方式，将第三叠层130面向第二叠层120而对组于第二叠层120上，使第二叠层120和第三叠层130的各连接垫CP相互接合，以相互电性导通；如前述制作第三叠层130的方式，将第四叠层140面向第三叠层130而对组于第三叠层130上，使第三叠层130和第四叠层140的各连接垫CP相互接合，以相互电性导通；如前述制作第三叠层130的方式，将第五叠层150面向第四叠层140而对组于第四叠层140上，使第四叠层140和第五叠层150的各连接垫CP相互接合，以相互电性导通。

第一叠层110形成于基板100上。第一叠层110包括扫描线111及数据线113a、113b、113c。第一叠层110类似于前述第2A～2D图的第一叠层11，具有类似于第一叠层11的第一图案化层P1。亦即，第一图案化层P1是为扫描线111及数据线113a、113b、113c中的至少一者。在本实施例中，扫描线111及数据线113a、113b、113c均具有类似于第一叠层11的第一图案化层P1的结构特征。进一步地说，如图3所示，扫描线111及数据线113a、113b、113c由蚀刻所形成的倾斜壁(未标示)，是沿叠层方向D1渐缩。

第二叠层120位于第一叠层110上。第二叠层120包括一第一薄膜晶体管120c，第一薄膜晶体管120c包括一第一栅极121、一第一半导体层122、一第一源极123和一第一漏极124。第二叠层120类似于前述第2A～2D图的第二叠层12，具有类似于第二叠层12的第二图案化层P2。亦即，第二图案化层P2是为第一栅极121、第一半导体层122、第一源极123和第一漏极124中的至少一者。在本实施例中，第一栅极121、第一半导体层122、第一源极123和第一漏极124均具有类似于第二叠层12的第二图案化层P2的结构特征。进一步地说，如图3所示，第一栅极121、第一半导体层122、第一源极123和第一漏极124由蚀刻所形成的倾斜壁(未标示)，是沿叠层方向D1的相反方向渐缩。

在本实施例中，第一薄膜晶体管120c为顶栅极型薄膜晶体管。如图3所示，第一栅极121及第一半导体层122在叠层方向D1上的顺序为：第一栅极121及第一半导体层122。也就是说，当第二叠层120与第一叠层110对贴之后，第一薄膜晶体管120c在叠层方向D1上的结构顺序反而呈现倒置的状态。

在另一实施例中，第一薄膜晶体管120c可以是底栅极型薄膜晶体管。因此，当第二叠层120与第一叠层110对贴之后，第一栅极121及第一半导体层122在叠层方向D1上的顺序为：第一半导体层122及第一栅极121，即在另一实施例中，第一半导体层122及第一栅极121的位置与图3中的第一半导体层122及第一栅极121的位置颠倒。

第一薄膜晶体管120c电性连接扫描线111及数据线113c。详细地说，第一薄膜晶体管120c的第一栅极121与位于第二叠层120中的图案化连接部121c相连接，图案化连接部121c可具有类似于第一薄膜晶体管120c的第一栅极121的结构特征。图案化连接部121c通过穿过第一叠层110与第二叠层120的垂直通道VC1而电性连接扫描线111。

第一薄膜晶体管120c的第一源极123与位于第二叠层120中的图案化连接部123c相连接，图案化连接部123c可具有类似于第一薄膜晶体管120c的第一源极123的结构特征。图案化连接部123c通过穿过第一叠层110与第二叠层120的垂直通道VC1而电性连接扫描线数据线113c。

第三叠层130位于第二叠层120上。第三叠层130包括一第二薄膜晶体管130b，第二薄膜晶体管130b包括一第二栅极131、一第二半导体层132、一第二源极133和一第二漏极134。

第四叠层140位于第三叠层130上。第四叠层140包括一第三薄膜晶体管140a，第三薄膜晶体管140a包括一第三栅极141、一第三半导体层142、一第三源极143和一第三漏极144。

在此，第二薄膜晶体管130b的第二栅极131、第二半导体层132、第二源极133和第二漏极134以及第三薄膜晶体管140a的第三栅极141、第三半导体层142、第三源极143和第三漏极144，分别具有类似于第一薄膜晶体管120c的第一栅极121、第一半导体层122、第一源极123和第一漏极124的结构特征。进一步地说，如图3所示，第二薄膜晶体管130b的第二栅极131、第二半导体层132、第二源极133和第二漏极134以及第三薄膜晶体管140a的第三栅极141、第三半导体层142、第三源极143和第三漏极144由蚀刻所形成的倾斜壁(未标示)，是沿叠层方向D1的相反方向渐缩。

在本实施例中，第二薄膜晶体管130b及/或第三薄膜晶体管140a为顶栅极型薄膜晶体管。如图3所示，第二栅极131及第二半导体层132在叠层方向D1上的顺序为：第二栅极131及第二半导体层132。第三栅极141及第三半导体层142在叠层方向D1上的顺序为：第三栅极141及第三半导体层142。也就是说，当第三叠层130与第二叠层120对贴、且第四叠层140与第三叠层130对贴之后，第二薄膜晶体管130b和第三薄膜晶体管140a在叠层方向D1上的结构顺序反而呈现倒置的状态。

在另一实施例中，第二薄膜晶体管130b及/或第三薄膜晶体管140a可以是底栅极型薄膜晶体管。因此，当第三叠层130与第二叠层120对贴之后，第二栅极131及第二半导体层132在叠层方向D1上的顺序为：第二半导体层132及第二栅极131。当第四叠层140与第三叠层130对贴之后，第三栅极141及第三半导体层142在叠层方向D1上的顺序为：第三半导体层142及第三栅极141，即在另一实施例中，第三半导体层142及第三栅极141的位置与图3中的第三半导体层142及第三栅极141的位置颠倒。

第二薄膜晶体管130b电性连接扫描线111及数据线113b。详细地说，第二薄膜晶体管130b的第二栅极131与位于第三叠层130中的图案化连接部131b相连接，图案化连接部131b可具有类似于第二薄膜晶体管130b的第二栅极131的结构特征。图案化连接部131b通过穿过第一叠层110、第二叠层120与第三叠层130的垂直通道VC1而电性连接扫描线111。

第二薄膜晶体管130b的第二源极133与位于第三叠层130中的图案化连接部133b相连接，图案化连接部133b可具有类似于第二薄膜晶体管130b的第二源极133的结构特征。图案化连接部133b通过穿过第一叠层110、第二叠层120与第三叠层130的垂直通道VC1而电性连接扫描线数据线113b。

第三薄膜晶体管140a电性连接扫描线111及数据线113a。详细地说，第三薄膜晶体管140a的第三栅极141与位于第四叠层140中的图案化连接部141a相连接，图案化连接部141a可具有类似于第三薄膜晶体管140a的第三栅极141的结构特征。图案化连接部141a通过穿过第一叠层110、第二叠层120、第三叠层130与第四叠层140的垂直通道VC1而电性连接扫描线111。

第三薄膜晶体管140a的第三源极143与位于第四叠层140中的图案化连接部143a相连接，图案化连接部143a可具有类似于第三薄膜晶体管140a的第三源极143的结构特征。图案化连接部143a通过穿过第一叠层110、第二叠层120、第三叠层130与第四叠层140的垂直通道VC1而电性连接扫描线数据线113a。

第五叠层150位于第四叠层140上。第五叠层150包括一第一有机发光单元150c、一第二有机发光单元150b及一第三有机发光单元150a。第一有机发光单元150c、第二有机发光单元150b及第三有机发光单元150a之间设置有间隔层151。各个有机发光单元150a、150b、150c包括一第一电极AN、一第二电极CA及一发光层EM。在本实施例中，第一电极AN作为有机发光单元150a、150b、150c的阳极，第二电极CA作为有机发光单元150a、150b、150c的阴极，但本发明不以此为限。

在本实施例中，位于第二叠层120中的第一薄膜晶体管120c电性连接第一有机发光单元150c，位于第三叠层130中的第二薄膜晶体管130b电性连接第二有机发光单元150b，位于第四叠层140中的第三薄膜晶体管140a电性连接第三有机发光单元150a。

详细地说，第一薄膜晶体管120c的第一漏极124通过穿过第二叠层120、第三叠层130、第四叠层140与第五叠层150的垂直通道VC2而电性连接第一有机发光单元150c的第一电极AN。第二薄膜晶体管130b的第二漏极134通过穿过第三叠层130、第四叠层140与第五叠层150的垂直通道VC2而电性连接第二有机发光单元150b的第一电极AN。第三薄膜晶体管140a的第三漏极144通过穿过第四叠层140与第五叠层150的垂直通道VC2而电性连接第三有机发光单元150a的第一电极AN。借此因此，各个有机发光单元150a、150b、150c的发光层EM可在相对应的第一电极AN与第二电极CA间受激发光。

在图3的实施例中，第五叠层150是以面向第四叠层140的对组方式，使第四叠层140和第五叠层150的各连接垫CP相互接合，然本发明不以此为限。在另一实施例中，在完成第一叠层110至第四叠层140的叠层结构后，可将此叠层结构转移至一OLED蒸镀腔室，以进行第五叠层150的蒸镀程序。

请参照图4，其为根据本发明再一实施例的半导体叠层结构2的剖视图。半导体叠层结构2在叠层方向D1按序包括一基板200、一第一叠层210、一第二叠层220、一第三叠层230、一第四叠层240及一薄膜封装层250。第一叠层210可为一第一薄膜晶体管元件层，第二叠层220可为一第二薄膜晶体管元件层，第三叠层230可为一第三薄膜晶体管元件层；第四叠层240可为一有机发光元件层。这些叠层的制作方式可包括以下步骤：形成第一叠层210于基板200上；将第二叠层220面向第一叠层210而对组于第一叠层上210，使第一叠层210和第二叠层220的各连接垫CP相互接合，以相互电性导通；将第三叠层230面向第二叠层220而对组于第二叠层220上，使第二叠层220和第三叠层230的各连接垫CP相互接合，以相互电性导通。第四叠层240可以面向第三叠层230的方式而对组于第三叠层230上；或者，第四叠层240可通过蒸镀的方式形成于第三叠层230上。

本实施例中的半导体叠层结构2与图3的半导体叠层结构1的主要不同处在于：半导体叠层结构2的总线线层整合于第一叠层210、第二叠层220及第三叠层230之内。举例来说，总线线层的扫描线211c及数据线213a、213b、213c可位于第一叠层210内，但不以此为限。

如图4所示，第一叠层210形成于基板200上。第一叠层210包括一第一薄膜晶体管210c，第一薄膜晶体管210c包括一第一栅极211、一第一半导体层212、一第一源极213和一第一漏极214。第一叠层210类似于前述第2A～2D图的第一叠层11，具有类似于第一叠层11的第一图案化层P1。亦即，第一图案化层P1是为第一栅极211、第一半导体层212、第一源极213和第一漏极214中的至少一者。在本实施例中，第一栅极211、第一半导体层212、第一源极213和第一漏极214均具有类似于第一叠层11的第一图案化层P1的结构特征。进一步地说，如图4所示，第一栅极211、第一半导体层212、第一源极213和第一漏极214由蚀刻所形成的倾斜壁(未标示)，是沿叠层方向D1渐缩。

在本实施例中，第一薄膜晶体管210c为顶栅极型薄膜晶体管。如图4所示，第一栅极211及第一半导体层212在叠层方向D1上的顺序为：第一半导体层212及第一栅极211。在另一实施例中，第一薄膜晶体管210c可以是底栅极型薄膜晶体管。在此情况下，第一栅极211及第一半导体层212在叠层方向D1上的顺序为：第一栅极211及第一半导体层212，即在另一实施例中，第一栅极211及第一半导体层212的位置与图4中的第一栅极211及第一半导体层212的位置颠倒。

第一薄膜晶体管210c电性连接扫描线211c及数据线213c。详细地说，第一薄膜晶体管210c的第一栅极211与扫描线211c相连接，扫描线211c可具有类似于第一薄膜晶体管210c的第一栅极211的结构特征。

第一薄膜晶体管210c的第一源极213与数据线213c相连接，数据线213c可具有类似于第一薄膜晶体管210c的第一源极213的结构特征。

第二叠层220位于第一叠层210上。第二叠层220包括一第二薄膜晶体管220b，第二薄膜晶体管220b包括一第二栅极221、一第二半导体层222、一第二源极223和一第二漏极224。第二叠层220类似于前述第2A～2D图的第二叠层12，具有类似于第二叠层12的第二图案化层P2。亦即，第二图案化层P2是为第二栅极221、第二半导体层222、第二源极223和第二漏极224中的至少一者。在本实施例中，第二栅极221、第二半导体层222、第二源极223和第二漏极224均具有类似于第二叠层12的第二图案化层P2的结构特征。进一步地说，如图4所示，第二栅极221、第二半导体层222、第二源极223和第二漏极224由蚀刻所形成的倾斜壁(未标示)，是沿叠层方向D1的相反方向渐缩。

在本实施例中，第二薄膜晶体管220b为顶栅极型薄膜晶体管。如图4所示，第二栅极221及第二半导体层222在叠层方向D1上的顺序为：第二栅极221及第二半导体层222。也就是说，当第二叠层220与第一叠层210对贴之后，第二薄膜晶体管220b在叠层方向D1上的结构顺序反而呈现倒置的状态。

在另一实施例中，第二薄膜晶体管220b可以是底栅极型薄膜晶体管。因此，当第二叠层220与第一叠层210对贴之后，第二栅极221及第二半导体层222在叠层方向D1上的顺序为：第二半导体层222及第二栅极221，即在另一实施例中，第二半导体层222及第二栅极221的位置与图4中的第二半导体层222及第二栅极221的位置颠倒。

第二薄膜晶体管220b电性连接扫描线211c及数据线213b。详细地说，第二薄膜晶体管220b的第二栅极221与位于第二叠层220中的图案化连接部221b相连接，图案化连接部221b可具有类似于第二薄膜晶体管220b的第二栅极221的结构特征。图案化连接部221b通过穿过第一叠层210与第二叠层220的垂直通道VC1而电性连接扫描线211c。

第二薄膜晶体管220b的第二源极223与位于第二叠层220中的图案化连接部223b相连接，图案化连接部223b可具有类似于第二薄膜晶体管220b的第二源极223的结构特征。图案化连接部223b通过穿过第一叠层210与第二叠层220的垂直通道VC1而电性连接扫描线数据线213b。

第三叠层230位于第二叠层220上。第三叠层230包括一第三薄膜晶体管230a，第三薄膜晶体管230a包括一第三栅极231、一第三半导体层232、一第三源极233和一第三漏极234。第三薄膜晶体管230a的第三栅极231、第三半导体层232、第三源极233和第三漏极234分别具有类似于第二薄膜晶体管220b的第二栅极221、第二半导体层222、第二源极223和第二漏极224的结构特征。进一步地说，如图4所示，第三薄膜晶体管230a的第三栅极231、第三半导体层232、第三源极233和第三漏极234由蚀刻所形成的倾斜壁(未标示)，是沿叠层方向D1的相反方向渐缩。

在本实施例中，第三薄膜晶体管230a为顶栅极型薄膜晶体管。如图4所示，第三栅极231及第三半导体层232在叠层方向D1上的顺序为：第三栅极231及第三半导体层232。也就是说，当第三叠层230与第二叠层220对贴之后，第三薄膜晶体管230a在叠层方向D1上的结构顺序反而呈现倒置的状态。

在另一实施例中，第三薄膜晶体管230a可以是底栅极型薄膜晶体管。因此，当第三叠层230与第二叠层220对贴之后，第三栅极231及第三半导体层232在叠层方向D1上的顺序为：第三半导体层232及第三栅极231，即在另一实施例中，第三栅极231及第三半导体层232的位置与图4中的第三栅极231及第三半导体层232的位置颠倒。

第三薄膜晶体管230a电性连接扫描线211c及数据线213a。详细地说，第三薄膜晶体管230a的第三栅极231与位于第三叠层230中的图案化连接部231a相连接，图案化连接部231a可具有类似于第三薄膜晶体管230a的第三栅极231的结构特征。图案化连接部231a通过穿过第一叠层210、第二叠层220与第三叠层230的垂直通道VC1而电性连接扫描线211c。

第三薄膜晶体管230a的第三源极233与位于第三叠层230中的图案化连接部233a相连接，图案化连接部233a可具有类似于第三薄膜晶体管230a的第三源极233的结构特征。图案化连接部233a通过穿过第一叠层210、第二叠层220与第三叠层230的垂直通道VC1而电性连接扫描线数据线213a。

第四叠层240位于第三叠层230上。第四叠层240包括一第一有机发光单元240c、一第二有机发光单元240b及一第三有机发光单元240a。第一有机发光单元240c、第二有机发光单元240b及第三有机发光单元240a之间设置有间隔层241。各个有机发光单元240a、240b、240c包括一第一电极AN、一第二电极CA及一发光层EM。在本实施例中，第一电极AN作为有机发光单元240a、240b、240c的阳极，第二电极CA作为有机发光单元240a、240b、240c的阴极，但本发明不以此为限。

在本实施例中，位于第一叠层210中的第一薄膜晶体管210c电性连接第一有机发光单元240c，位于第二叠层220中的第二薄膜晶体管220b电性连接第二有机发光单元240b，位于第三叠层230中的第三薄膜晶体管230a电性连接第三有机发光单元240a。

详细地说，第一薄膜晶体管210c的第一漏极214通过穿过第一叠层210、第二叠层220、第三叠层230与第四叠层240的垂直通道VC2而电性连接第一有机发光单元240c的第一电极AN。第二薄膜晶体管220b的第二漏极224通过穿过第二叠层220、第三叠层230与第四叠层240的垂直通道VC2而电性连接第二有机发光单元240b的第一电极AN。第三薄膜晶体管230a的第三漏极234通过穿过第三叠层230与第四叠层240的垂直通道VC2而电性连接第三有机发光单元240a的第一电极AN。借此因此，各个有机发光单元240a、240b、240c的发光层EM可在相对应的第一电极AN与第二电极CA间受激发光。

综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作各种的变动与润饰。因此，本发明的保护范围当视后附的权利要求所界定者为准。

Claims (13)

1.一种半导体叠层结构，在一叠层方向上按序包括：

一基板；

一第一叠层，位于该基板上，该第一叠层包括一第一薄膜晶体管、至少一第一图案化层以及多个第一连接垫，该第一薄膜晶体管包括一第一栅极、一第一半导体层、一第一源极和一第一漏极，该第一图案化层是为该第一栅极、该第一半导体层、该第一源极和该第一漏极中的至少一者，该第一图案化层包括一第一上表面、一第一下表面及一第一倾斜壁，该第一倾斜壁连接该第一上表面及该第一下表面，并自该第一下表面至该第一上表面的方向渐缩，其中，该第一下表面至该第一上表面的方向是与该叠层方向相同；

一第二叠层，位于该第一叠层上，该第二叠层包括一第二薄膜晶体管、至少一第二图案化层以及多个第二连接垫，该第二薄膜晶体管包括一第二栅极、一第二半导体层、一第二源极和一第二漏极，该第二图案化层是为该第二栅极、该第二半导体层、该第二源极和该第二漏极中的至少一者，该第二图案化层包括一第二上表面、一第二下表面及一第二倾斜壁，该第二倾斜壁连接该第二上表面及该第二下表面，并自该第二下表面至该第二上表面的方向渐缩，其中，该第二下表面至该第二上表面的方向是与该叠层方向相反，所述多个第一连接垫分别与所述多个第二连接垫相互接合以互相电性导通；

一第三叠层，位于该第二叠层上，该第三叠层包括一第三薄膜晶体管，该第三薄膜晶体管包括一第三栅极、一第三半导体层、一第三源极和一第三漏极；以及

一第四叠层，位于该第三叠层上，该第四叠层包括一第一有机发光单元、一第二有机发光单元及一第三有机发光单元；

其中，该第一薄膜晶体管电性连接该第一有机发光单元，该第二薄膜晶体管电性连接该第二有机发光单元，该第三薄膜晶体管电性连接该第三有机发光单元。

2.如权利要求1所述的半导体叠层结构，其中，该第一薄膜晶体管是为顶栅极型薄膜晶体管或底栅极型薄膜晶体管。

3.如权利要求1所述的半导体叠层结构，其中，该第二薄膜晶体管是为顶栅极型薄膜晶体管，该第二栅极及该第二半导体层在该叠层方向上的顺序为：该第二栅极及该第二半导体层。

4.如权利要求1所述的半导体叠层结构，其中，该第二薄膜晶体管是为底栅极型薄膜晶体管，该第二栅极及该第二半导体层在该叠层方向上的顺序为：该第二半导体层及该第二栅极。

5.如权利要求1所述的半导体叠层结构，

其中，该第三薄膜晶体管是为顶栅极型薄膜晶体管，该第三栅极及该第三半导体层在该叠层方向上的顺序为：该第三栅极及该第三半导体层。

6.如权利要求1所述的半导体叠层结构，

其中，该第三薄膜晶体管是为底栅极型薄膜晶体管，该第三栅极及该第三半导体层在该叠层方向上的顺序为：该第三半导体层及该第三栅极。

7.一种半导体叠层结构，在一叠层方向上按序包括：

一基板；

一第一叠层，位于该基板上，该第一叠层包括至少一第一图案化层以及多个第一连接垫，该第一图案化层包括一第一上表面、一第一下表面及一第一倾斜壁，该第一倾斜壁连接该第一上表面及该第一下表面，并自该第一下表面至该第一上表面的方向渐缩，其中，该第一下表面至该第一上表面的方向是与该叠层方向相同，该第一叠层包括一数据线及一扫描线，该第一图案化层是为该数据线及该扫描线中的至少一者；

一第二叠层，位于该第一叠层上，该第二叠层包括一第一薄膜晶体管、至少一第二图案化层以及多个第二连接垫，该第一薄膜晶体管电性连接该数据线及该扫描线，并包括一第一栅极、一第一半导体层、一第一源极和一第一漏极，该第二图案化层是为该第一栅极、该第一半导体层、该第一源极和该第一漏极中的至少一者，该第二图案化层包括一第二上表面、一第二下表面及一第二倾斜壁，该第二倾斜壁连接该第二上表面及该第二下表面，并自该第二下表面至该第二上表面的方向渐缩，其中，该第二下表面至该第二上表面的方向是与该叠层方向相反，所述多个第一连接垫分别与所述多个第二连接垫相互接合以互相电性导通；

一第三叠层，位于该第二叠层上，该第三叠层包括一第二薄膜晶体管，该第二薄膜晶体管电性连接该数据线及该扫描线，并包括一第二栅极、一第二半导体层、一第二源极和一第二漏极；

一第四叠层，位于该第三叠层上，该第四叠层包括一第三薄膜晶体管，该第三薄膜晶体管电性连接该数据线及该扫描线，并包括一第三栅极、一第三半导体层、一第三源极和一第三漏极；以及

一第五叠层，位于该第四叠层上，该第五叠层包括一第一有机发光单元、一第二有机发光单元及一第三有机发光单元，

其中，该第一薄膜晶体管电性连接该第一有机发光单元，该第二薄膜晶体管电性连接该第二有机发光单元，该第三薄膜晶体管电性连接该第三有机发光单元，以及

其中，该第二薄膜晶体管及该第三薄膜晶体管是为顶栅极型薄膜晶体管或底栅极型薄膜晶体管。

8.如权利要求7所述的半导体叠层结构，其中，该第一薄膜晶体管是为顶栅极型薄膜晶体管，该第一栅极及该第一半导体层在该叠层方向上的顺序为：该第一栅极及该第一半导体层。

9.如权利要求7所述的半导体叠层结构，其中，该第一薄膜晶体管是为底栅极型薄膜晶体管，该第一栅极及该第一半导体层在该叠层方向上的顺序为：该第一半导体层及该第一栅极。

10.如权利要求7所述的半导体叠层结构，其中，该第二薄膜晶体管是为顶栅极型薄膜晶体管，该第二栅极及该第二半导体层在该叠层方向上的顺序为：该第二栅极及该第二半导体层。

11.如权利要求7所述的半导体叠层结构，其中，该第二薄膜晶体管是为底栅极型薄膜晶体管，该第二栅极及该第二半导体层在该叠层方向上的顺序为：该第二半导体层及该第二栅极。

12.如权利要求7所述的半导体叠层结构，其中，该第三薄膜晶体管是为顶栅极型薄膜晶体管，该第三栅极及该第三半导体层在该叠层方向上的顺序为：该第三栅极及该第三半导体层。

13.如权利要求7所述的半导体叠层结构，其中，该第三薄膜晶体管是为底栅极型薄膜晶体管，该第三栅极及该第三半导体层在该叠层方向上的顺序为：该第三半导体层及该第三栅极。

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