TW202018955A - 半導體疊層結構及其製造方法 - Google Patents

Abstract

一種半導體疊層結構及其製造方法。半導體疊層結構在疊層方向上依序包括：基板、第一疊層及第二疊層。第一疊層位於基板上，包括至少一第一圖案化層，第一圖案化層包括第一上表面、第一下表面及第一傾斜壁，第一傾斜壁自第一下表面至第一上表面的方向漸縮，其中第一下表面至第一上表面的方向係與疊層方向相同。第二疊層位於第一疊層上，包括至少一第二圖案化層，第二圖案化層包括第二上表面、第二下表面及第二傾斜壁，第二傾斜壁自第二下表面至第二上表面的方向漸縮，其中第二下表面至第二上表面的方向係與疊層方向相反。

Description

半導體疊層結構及其製造方法

本發明是有關於一種半導體疊層結構及其製造方法，且特別是有關於一種具有良好對貼精度之半導體疊層結構及其製造方法。

多層的半導體疊層結構通常是以轉貼的方式，將暫時性載板上的一疊層對貼至另一疊層上，然後再將暫時性載板移除。然而，此暫時性載板通常具有可撓性，且容易翹曲，導致無法使疊層精準地對貼至另一疊層上，進而破壞兩疊層間電性連結的關係。

本發明係有關於一種半導體疊層結構及其製造方法，在進行兩疊層的接合程序時，兩疊層係分別以硬質的暫時性載板與硬質的基板承載，使一疊層以倒置的方式面向另一疊層相互對貼，藉此提升兩疊層的對貼精度。

根據本發明之一方面，提出一種半導體疊層結構。半導體疊層結構在一疊層方向上依序包括一基板、一第一疊層以及一第二疊層。第一疊層位於基板上，第一疊層包括至少一第一圖案化層，第一圖案化層包括一第一上表面、一第一下表面及一第一傾斜壁，第一傾斜壁連接第一上表面及第一下表面，並自第一下表面至第一上表面的方向漸縮，其中第一下表面至第一上表面的方向係與疊層方向相同。第二疊層位於第一疊層上，第二疊層包括至少一第二圖案化層，第二圖案化層包括一第二上表面、一第二下表面及一第二傾斜壁，第二傾斜壁連接第二上表面及第二下表面，並自第二下表面至第二上表面的方向漸縮，其中第二下表面至第二上表面的方向係與疊層方向相反。

根據本發明之另一方面，提出一種半導體疊層結構的製造方法。製造方法包括以下步驟。提供一硬質基板，形成一第一疊層於硬質基板上。提供一第一硬質載板，形成一第二疊層於第一硬質載板上。將第二疊層面向第一疊層對組於第一疊層上，使第二疊層沿一疊層方向而位於第一疊層上。將第一硬質載板與第二疊層分離。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

在附圖中，為了清楚起見，放大了層、膜、面板、區域等的厚度。在整個說明書中，相同的附圖標記表示相同的元件。應當理解，當諸如層、膜、區域或基板的元件被稱為在另一元件「上」或「連接到」另一元件時，其可以直接在另一元件上或與另一元件連接，或者中間元件可以也存在。相反，當元件被稱為「直接在另一元件上」或「直接連接到」另一元件時，不存在中間元件。如本文所使用的，「連接」可以指物理及/或電性連接。再者，「電性連接」或「耦合」係可為二元件間存在其它元件。

應當理解，儘管術語「第一」、「第二」、「第三」等在本文中可以用於描述各種元件、部件、區域、層及/或部分，但是這些元件、部件、區域、及/或部分不應受這些術語的限制。這些術語僅用於將一個元件、部件、區域、層或部分與另一個元件、部件、區域、層或部分區分開。因此，下面討論的「第一元件」、「部件」、「區域」、「層」或「部分」可以被稱為第二元件、部件、區域、層或部分而不脫離本文的教導。

這裡使用的術語僅僅是為了描述特定實施例的目的，而不是限制性的。如本文所使用的，除非內容清楚地指示，否則單數形式「一」、「一個」和「該」旨在包括複數形式，包括「至少一個」。還應當理解，當在本說明書中使用時，術語「包括」及/或「包括」指定所述特徵、區域、整體、步驟、操作、元件的存在及/或部件，但不排除一個或多個其它特徵、區域整體、步驟、操作、元件、部件及/或其組合的存在或添加。

此外，諸如「下」或「底部」和「上」或「頂部」的相對術語可在本文中用於描述一個元件與另一元件的關係，如圖所示。應當理解，相對術語旨在包括除了圖中所示的方位之外的裝置的不同方位。例如，如果一個附圖中的裝置翻轉，則被描述為在其他元件的「下」側的元件將被定向在其他元件的「上」側。因此，示例性術語「下」可以包括「下」和「上」的取向，取決於附圖的特定取向。類似地，如果一個附圖中的裝置翻轉，則被描述為在其它元件「下方」或「下方」的元件將被定向為在其它元件「上方」。因此，示例性術語「下面」或「下面」可以包括上方和下方的取向。

除非另有定義，本文使用的所有術語(包括技術和科學術語)具有與本發明所屬領域的普通技術人員通常理解的相同的含義。將進一步理解的是，諸如在通常使用的字典中定義的那些術語應當被解釋為具有與它們在相關技術和本發明的上下文中的含義一致的含義，並且將不被解釋為理想化的或過度正式的意義，除非本文中明確地這樣定義。

本文參考作為理想化實施例的示意圖的截面圖來描述示例性實施例。因此，可以預期到作為例如製造技術及/或公差的結果的圖示的形狀變化。因此，本文所述的實施例不應被解釋為限於如本文所示的區域的特定形狀，而是包括例如由製造導致的形狀偏差。例如，示出或描述為平坦的區域通常可以具有粗糙及/或非線性特徵。此外，所示的銳角可以是圓的。因此，圖中所示的區域本質上是示意性的，並且它們的形狀不是旨在示出區域的精確形狀。

第1A圖為根據本發明一實施例之一硬質基板10及一形成於硬質基板10上的第一疊層11的剖視圖，及第一疊層11的部分放大圖。第1B圖為根據本發明一實施例之一第一硬質載板10’及一形成於第一硬質載板10’上的第二疊層12的剖視圖，及第二疊層12的部分放大圖。

首先，請參照第1A圖，提供一硬質基板10，並在硬質基板10上形成一第一疊層11。硬質基板10例如是玻璃基板，或例如是石英、晶圓、或是其它合適的材料。

第一疊層11可包括至少一第一圖案化層P1，第一圖案化層P1包括一第一上表面S11及一第一下表面S12。第一圖案化層P1例如是以蝕刻方式圖案化而形成。一般而言，經由蝕刻而成的膜層容易具有錐角(taper angle)。因此，第一圖案化層P1自第一上表面S11朝向第一下表面S12包括具有錐角的側壁。換言之，如第1A圖的放大圖所示，第一圖案化層P1包括一第一傾斜壁L1，第一傾斜壁L1連接第一上表面S11及第一下表面S12，並自第一下表面S12至第一上表面S11的方向漸縮。

接著，請參照第1B圖，提供一第一硬質載板10’，並在第一硬質載板10’上形成一第二疊層12。第一硬質載板10’例如是玻璃基板，或例如是石英、晶圓、或是其它可適用的材料。

第二疊層12可包括至少一第二圖案化層P2，第二圖案化層P2包括一第二上表面S21及一第二下表面S22。類似地，第二圖案化層P2例如是以蝕刻方式圖案化而形成。因此，第二圖案化層P2自第二上表面S21朝向第二下表面S22包括具有錐角的側壁。換言之，如第1B圖的放大圖所示，第二圖案化層P2包括一第二傾斜壁L2，第二傾斜壁L2連接第二上表面S21及第二下表面S22，並自第二下表面S22至第二上表面S21的方向漸縮。

以下請參照第2A圖至第2D圖之說明，其為根據本發明一實施例的半導體疊層結構的製作流程的剖視圖及部分放大圖。

如第2A圖所示，待提供第1A圖之硬質基板10及第一疊層11以及第1B圖之第一硬質載板10’及第二疊層12後，進行一接合程序14，以將第二疊層12與第一疊層11接合對组在一起。詳言之，第二疊層12係面向第一疊層11並與第一疊層11對貼，使得第二疊層12沿一疊層方向D1而位於第一疊層11上。

接著，如第2B圖所示，進行一剝離程序14，以將第一硬質載板10’與第二疊層12分離。在一實施例中，剝離程序15例如是透過雷射剝離法(laser lift-off)來進行，但本發明不以此為限。舉例而言，在另一實施例中，第一硬質載板10’及第二疊層12之間可具有一離型層，以便於將第一硬質載板10’與第二疊層12分離。

由於在本實施例中，基板10及暫時性的載板10’均屬硬質基板，在進行接合程序14時，係以硬質的暫時性載板10’與硬質的基板10分別承載第二疊層12與第一疊層11以相互對貼，故可確保接合的過程中載板10’及基板10不會變形，以提升第二疊層12與第一疊層11的對貼精度，避免兩疊層間電性連結的關係因對貼不慎而受到破壞。

另外，在第2A圖中，第二疊層12係以倒置的方式面向第一疊層11與第一疊層11對貼，故在完成接合程序14後，第二圖案化層P2的第二下表面S22至第二上表面S21的方向係與疊層方向D1相反，而第一圖案化層P1的第一下表面S12至第一上表面S11的方向係與疊層方向D1相同。

若欲使半導體疊層結構具有更多的疊層，請參照第2C圖及第2D圖，可再提供一第二硬質載板10”，並形成一第三疊層13於第二硬質載板10”上。其中，第二硬質載板10”之材質類似於第一硬質載板10’。接著，如同第2A圖所描述的方式，進行一接合程序16，以將第三疊層13與第二疊層12接合對组在一起。詳言之，第三疊層13係面向第二疊層12並與第二疊層12對貼，使得第三疊層13沿疊層方向D1而位於第二疊層12上。再來，如同第2B圖所描述的方式，進行一剝離程序17，以將第二硬質載板10”與第三疊層13分離。

類似地，第三疊層13亦可包括至少一第三圖案化層P3，第三圖案化層P3包括一第三上表面S31及一第三下表面S32。類似於第一圖案化層P1與第二圖案化層P2，第三圖案化層P3亦包括一第三傾斜壁L3，第三傾斜壁L3連接第三上表面S31及第三下表面S32，並自第三下表面S32至第三上表面S31的方向漸縮。並且，在第三疊層13與第二疊層12對貼之後，第三圖案化層P3的第三下表面S32至第三上表面S31的方向係與疊層方向D1相反。

當然，半導體疊層結構可不只具有三個疊層，相關人員當可依照前述的堆疊方式而製作更多的疊層，且這些疊層之間更具有良好的對貼精度。

另外，在實際應用時，在如前述方式製作完成所需的半導體疊層結構後，可進一步將硬質基板10與第一疊層11分離(舉例來說，硬質基板10與第一疊層11之間可具有離型層)，而後再以一軟質基板替代，以拓展其它應用的可能性。軟質基板例如是具有可撓性的材質，包括但不限於是聚醯亞胺(PI)、聚對苯二甲酸乙二酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚醚酮(PEEK)、聚甲基丙烯酸甲酯(PMMA)、其它合適的可撓性材料或其組合。

也就是說，只要在進行這些疊層的接合過程中，使用一硬質的基板與一硬質的暫時性載板相互對貼，即可確保這些疊層的對貼精度。

請參照第3圖，其為根據本發明另一實施例的半導體疊層結構1的剖視圖。半導體疊層結構1包括一基板100。在本實施例中，半導體疊層結構1可用於有機電致發光顯示器(organic electro luminescence display, OLED)，例如是平面型的有機電致發光顯示器，或是曲面型的有機電致發光顯示器。例如，當半導體疊層結構1為平面型的有機電致發光顯示器時，基板100可為硬質基板。當半導體疊層結構1為曲面型的有機電致發光顯示器時，基板100可以軟質基板取代。

半導體疊層結構1在疊層方向D1還依序包括一第一疊層110、一第二疊層120、一第三疊層130、一第四疊層140、一第五疊層150及一薄膜封裝層160。第一疊層110可為一匯流排線層；第二疊層120可為一第一薄膜電晶體元件層，第三疊層130可為一第二薄膜電晶體元件層，第四疊層140可為一第三薄膜電晶體元件層；第五疊層150可為一有機發光元件層。第二疊層120、第三疊層130、第四疊層140分別作為畫素驅動電路，其中的薄膜電晶體元件分別用以驅動由第五疊層150之有機發光元件。

在本實施例中，第一疊層110、第二疊層120、第三疊層130、第四疊層140及第五疊層150可使用如前述的堆疊方式製作而成。亦即，如第2A圖和第2B圖的方式，將第二疊層120面向第一疊層110而對組於第一疊層110上，使第一疊層110和第二疊層120的各連接墊CP相互接合，以相互電性導通；如第2C圖和第2D圖的方式，將第三疊層130面向第二疊層120而對組於第二疊層120上，使第二疊層120和第三疊層130的各連接墊CP相互接合，以相互電性導通；如前述製作第三疊層130的方式，將第四疊層140面向第三疊層130而對組於第三疊層130上，使第三疊層130和第四疊層140的各連接墊CP相互接合，以相互電性導通；如前述製作第三疊層130的方式，將第五疊層150面向第四疊層140而對組於第四疊層140上，使第四疊層140和第五疊層150的各連接墊CP相互接合，以相互電性導通。

第一疊層110形成於基板100上。第一疊層110包括掃描線111及資料線113a、113b、113c。第一疊層110類似於前述第2A~2D圖之第一疊層11，具有類似於第一疊層11之第一圖案化層P1。亦即，第一圖案化層P1係為掃描線111及資料線113a、113b、113c中的至少一者。在本實施例中，掃描線111及資料線113a、113b、113c均具有類似於第一疊層11之第一圖案化層P1的結構特徵。進一步地說，如第3圖所示，掃描線111及資料線113a、113b、113c由蝕刻所形成的傾斜壁(未標示)，係沿疊層方向D1漸縮。

第二疊層120位於第一疊層110上。第二疊層120包括一第一薄膜電晶體120c，第一薄膜電晶體120c包括一第一閘極121、一第一半導體層122、一第一源極123和一第一汲極124。第二疊層120類似於前述第2A~2D圖之第二疊層12，具有類似於第二疊層12之第二圖案化層P2。亦即，第二圖案化層P2係為第一閘極121、第一半導體層122、第一源極123和第一汲極124中的至少一者。在本實施例中，第一閘極121、第一半導體層122、第一源極123和第一汲極124均具有類似於第二疊層12之第二圖案化層P2的結構特徵。進一步地說，如第3圖所示，第一閘極121、第一半導體層122、第一源極123和第一汲極124由蝕刻所形成的傾斜壁(未標示)，係沿疊層方向D1的相反方向漸縮。

在本實施例中，第一薄膜電晶體120c為頂閘極型薄膜電晶體。如第3圖所示，第一閘極121及第一半導體層122在疊層方向D1上的順序為：第一閘極121及第一半導體層122。也就是說，當第二疊層120與第一疊層110對貼之後，第一薄膜電晶體120c在疊層方向D1上的結構順序反而呈現倒置的狀態。

在另一實施例中，第一薄膜電晶體120c可以是底閘極型薄膜電晶體。因此，當第二疊層120與第一疊層110對貼之後，第一閘極121及第一半導體層122在疊層方向D1上的順序為：第一半導體層122及第一閘極121，即在另一實施例中，第一半導體層122及第一閘極121之位置與第3圖中之第一半導體層122及第一閘極121之位置顛倒。

第一薄膜電晶體120c電性連接掃描線111及資料線113c。詳細地說，第一薄膜電晶體120c的第一閘極121與位於第二疊層120中的圖案化連接部121c相連接，圖案化連接部121c可具有類似於第一薄膜電晶體120c的第一閘極121的結構特徵。圖案化連接部121c透過穿過第一疊層110與第二疊層120的垂直通道VC1而電性連接掃描線111。

第一薄膜電晶體120c的第一源極123與位於第二疊層120中的圖案化連接部123c相連接，圖案化連接部123c可具有類似於第一薄膜電晶體120c的第一源極123的結構特徵。圖案化連接部123c透過穿過第一疊層110與第二疊層120的垂直通道VC1而電性連接掃描線資料線113c。

第三疊層130位於第二疊層120上。第三疊層130包括一第二薄膜電晶體130b，第二薄膜電晶體130b包括一第二閘極131、一第二半導體層132、一第二源極133和一第二汲極134。

第四疊層140位於第三疊層130上。第四疊層140包括一第三薄膜電晶體140a，第三薄膜電晶體140a包括一第三閘極141、一第三半導體層142、一第三源極143和一第三汲極144。

在此，第二薄膜電晶體130b的第二閘極131、第二半導體層132、第二源極133和第二汲極134以及第三薄膜電晶體140a的第三閘極141、第三半導體層142、第三源極143和第三汲極144，分別具有類似於第一薄膜電晶體120c的第一閘極121、第一半導體層122、第一源極123和第一汲極124的結構特徵。進一步地說，如第3圖所示，第二薄膜電晶體130b的第二閘極131、第二半導體層132、第二源極133和第二汲極134以及第三薄膜電晶體140a的第三閘極141、第三半導體層142、第三源極143和第三汲極144由蝕刻所形成的傾斜壁(未標示)，係沿疊層方向D1的相反方向漸縮。

在本實施例中，第二薄膜電晶體130b及/或第三薄膜電晶體140a為頂閘極型薄膜電晶體。如第3圖所示，第二閘極131及第二半導體層132在疊層方向D1上的順序為：第二閘極131及第二半導體層132。第三閘極141及第三半導體層142在疊層方向D1上的順序為：第三閘極141及第三半導體層142。也就是說，當第三疊層130與第二疊層120對貼、且第四疊層140與第三疊層130對貼之後，第二薄膜電晶體130b和第三薄膜電晶體140a在疊層方向D1上的結構順序反而呈現倒置的狀態。

在另一實施例中，第二薄膜電晶體130b及/或第三薄膜電晶體140a可以是底閘極型薄膜電晶體。因此，當第三疊層130與第二疊層120對貼之後，第二閘極131及第二半導體層132在疊層方向D1上的順序為：第二半導體層132及第二閘極131。當第四疊層140與第三疊層130對貼之後，第三閘極141及第三半導體層142在疊層方向D1上的順序為：第三半導體層142及第三閘極141，即在另一實施例中，第三半導體層142及第三閘極141之位置與第3圖中之第三半導體層142及第三閘極141之位置顛倒。

第二薄膜電晶體130b電性連接掃描線111及資料線113b。詳細地說，第二薄膜電晶體130b的第二閘極131與位於第三疊層130中的圖案化連接部131b相連接，圖案化連接部131b可具有類似於第二薄膜電晶體130b的第二閘極131的結構特徵。圖案化連接部131b透過穿過第一疊層110、第二疊層120與第三疊層130的垂直通道VC1而電性連接掃描線111。

第二薄膜電晶體130b的第二源極133與位於第三疊層130中的圖案化連接部133b相連接，圖案化連接部133b可具有類似於第二薄膜電晶體130b的第二源極133的結構特徵。圖案化連接部133b透過穿過第一疊層110、第二疊層120與第三疊層130的垂直通道VC1而電性連接掃描線資料線113b。

第三薄膜電晶體140a電性連接掃描線111及資料線113a。詳細地說，第三薄膜電晶體140a的第三閘極141與位於第四疊層140中的圖案化連接部141a相連接，圖案化連接部141a可具有類似於第三薄膜電晶體140a的第三閘極141的結構特徵。圖案化連接部141a透過穿過第一疊層110、第二疊層120、第三疊層130與第四疊層140的垂直通道VC1而電性連接掃描線111。

第三薄膜電晶體140a的第三源極143與位於第四疊層140中的圖案化連接部143a相連接，圖案化連接部143a可具有類似於第三薄膜電晶體140a的第三源極143的結構特徵。圖案化連接部143a透過穿過第一疊層110、第二疊層120、第三疊層130與第四疊層140的垂直通道VC1而電性連接掃描線資料線113a。

第五疊層150位於第四疊層140上。第五疊層150包括一第一有機發光單元150c、一第二有機發光單元150b及一第三有機發光單元150a。第一有機發光單元150c、第二有機發光單元150b及第三有機發光單元150a之間設置有間隔層151。各個有機發光單元150a、150b、150c包括一第一電極AN、一第二電極CA及一發光層EM。在本實施例中，第一電極AN作為有機發光單元150a、150b、150c的陽極，第二電極CA作為有機發光單元150a、150b、150c的陰極，但本發明不以此為限。

在本實施例中，位於第二疊層120中的第一薄膜電晶體120c電性連接第一有機發光單元150c，位於第三疊層130中的第二薄膜電晶體130b電性連接第二有機發光單元150b，位於第四疊層140中的第三薄膜電晶體140a電性連接第三有機發光單元150a。

詳細地說，第一薄膜電晶體120c的第一汲極124透過穿過第二疊層120、第三疊層130、第四疊層140與第五疊層150的垂直通道VC2而電性連接第一有機發光單元150c的第一電極AN。第二薄膜電晶體130b的第二汲極134透過穿過第三疊層130、第四疊層140與第五疊層150的垂直通道VC2而電性連接第二有機發光單元150b的第一電極AN。第三薄膜電晶體140a的第三汲極144透過穿過第四疊層140與第五疊層150的垂直通道VC2而電性連接第三有機發光單元150a的第一電極AN。藉此，各個有機發光單元150a、150b、150c的發光層EM可在相對應的第一電極AN與第二電極CA間受激發光。

在第3圖的實施例中，第五疊層150是以面向第四疊層140的對組方式，使第四疊層140和第五疊層150的各連接墊CP相互接合，然本發明不以此為限。在另一實施例中，在完成第一疊層110至第四疊層140之疊層結構後，可將此疊層結構轉移至一OLED蒸鍍腔室，以進行第五疊層150之蒸鍍程序。

請參照第4圖，其為根據本發明再一實施例的半導體疊層結構2的剖視圖。半導體疊層結構2在疊層方向D1依序包括一基板200、一第一疊層210、一第二疊層220、一第三疊層230、一第四疊層240及一薄膜封裝層250。第一疊層210可為一第一薄膜電晶體元件層，第二疊層220可為一第二薄膜電晶體元件層，第三疊層230可為一第三薄膜電晶體元件層；第四疊層240可為一有機發光元件層。這些疊層的製作方式可包括以下步驟：形成第一疊層210於基板200上；將第二疊層220面向第一疊層210而對組於第一疊層上210，使第一疊層210和第二疊層220的各連接墊CP相互接合，以相互電性導通；將第三疊層230面向第二疊層220而對組於第二疊層220上，使第二疊層220和第三疊層230的各連接墊CP相互接合，以相互電性導通。第四疊層240可以面向第三疊層230的方式而對組於第三疊層230上；或者，第四疊層240可透過蒸鍍的方式形成於第三疊層230上。

本實施例中的半導體疊層結構2與第3圖之半導體疊層結構1的主要不同處在於：半導體疊層結構2的匯流排線層整合於第一疊層210、第二疊層220及第三疊層230之內。舉例來說，匯流排線層的掃描線211c及資料線213a、213b、213c可位於第一疊層210內，但不以此為限。

如第4圖所示，第一疊層210形成於基板200上。第一疊層210包括一第一薄膜電晶體210c，第一薄膜電晶體210c包括一第一閘極211、一第一半導體層212、一第一源極213和一第一汲極214。第一疊層210類似於前述第2A~2D圖之第一疊層11，具有類似於第一疊層11之第一圖案化層P1。亦即，第一圖案化層P1係為第一閘極211、第一半導體層212、第一源極213和第一汲極214中的至少一者。在本實施例中，第一閘極211、第一半導體層212、第一源極213和第一汲極214均具有類似於第一疊層11之第一圖案化層P1的結構特徵。進一步地說，如第4圖所示，第一閘極211、第一半導體層212、第一源極213和第一汲極214由蝕刻所形成的傾斜壁(未標示)，係沿疊層方向D1漸縮。

在本實施例中，第一薄膜電晶體210c為頂閘極型薄膜電晶體。如第4圖所示，第一閘極211及第一半導體層212在疊層方向D1上的順序為：第一半導體層212及第一閘極211。在另一實施例中，第一薄膜電晶體210c可以是底閘極型薄膜電晶體。在此情況下，第一閘極211及第一半導體層212在疊層方向D1上的順序為：第一閘極211及第一半導體層212，即在另一實施例中，第一閘極211及第一半導體層212之位置與第4圖中之第一閘極211及第一半導體層212之位置顛倒。

第一薄膜電晶體210c電性連接掃描線211c及資料線213c。詳細地說，第一薄膜電晶體210c的第一閘極211與掃描線211c相連接，掃描線211c可具有類似於第一薄膜電晶體210c的第一閘極211的結構特徵。

第一薄膜電晶體210c的第一源極213與資料線213c相連接，資料線213c可具有類似於第一薄膜電晶體210c的第一源極213的結構特徵。

第二疊層220位於第一疊層210上。第二疊層220包括一第二薄膜電晶體220b，第二薄膜電晶體220b包括一第二閘極221、一第二半導體層222、一第二源極223和一第二汲極224。第二疊層220類似於前述第2A~2D圖之第二疊層12，具有類似於第二疊層12之第二圖案化層P2。亦即，第二圖案化層P2係為第二閘極221、第二半導體層222、第二源極223和第二汲極224中的至少一者。在本實施例中，第二閘極221、第二半導體層222、第二源極223和第二汲極224均具有類似於第二疊層12之第二圖案化層P2的結構特徵。進一步地說，如第4圖所示，第二閘極221、第二半導體層222、第二源極223和第二汲極224由蝕刻所形成的傾斜壁(未標示)，係沿疊層方向D1的相反方向漸縮。

在本實施例中，第二薄膜電晶體220b為頂閘極型薄膜電晶體。如第4圖所示，第二閘極221及第二半導體層222在疊層方向D1上的順序為：第二閘極221及第二半導體層222。也就是說，當第二疊層220與第一疊層210對貼之後，第二薄膜電晶體220b在疊層方向D1上的結構順序反而呈現倒置的狀態。

在另一實施例中，第二薄膜電晶體220b可以是底閘極型薄膜電晶體。因此，當第二疊層220與第一疊層210對貼之後，第二閘極221及第二半導體層222在疊層方向D1上的順序為：第二半導體層222及第二閘極221，即在另一實施例中，第二半導體層222及第二閘極221之位置與第4圖中之第二半導體層222及第二閘極221之位置顛倒。

第二薄膜電晶體220b電性連接掃描線211c及資料線213b。詳細地說，第二薄膜電晶體220b的第二閘極221與位於第二疊層220中的圖案化連接部221b相連接，圖案化連接部221b可具有類似於第二薄膜電晶體220b的第二閘極221的結構特徵。圖案化連接部221b透過穿過第一疊層210與第二疊層220的垂直通道VC1而電性連接掃描線211c。

第二薄膜電晶體220b的第二源極223與位於第二疊層220中的圖案化連接部223b相連接，圖案化連接部223b可具有類似於第二薄膜電晶體220b的第二源極223的結構特徵。圖案化連接部223b透過穿過第一疊層210與第二疊層220的垂直通道VC1而電性連接掃描線資料線213b。

第三疊層230位於第二疊層220上。第三疊層230包括一第三薄膜電晶體230a，第三薄膜電晶體230a包括一第三閘極231、一第三半導體層232、一第三源極233和一第三汲極234。第三薄膜電晶體230a的第三閘極231、第三半導體層232、第三源極233和第三汲極234分別具有類似於第二薄膜電晶體220b的第二閘極221、第二半導體層222、第二源極223和第二汲極224的結構特徵。進一步地說，如第4圖所示，第三薄膜電晶體230a的第三閘極231、第三半導體層232、第三源極233和第三汲極234由蝕刻所形成的傾斜壁(未標示)，係沿疊層方向D1的相反方向漸縮。

在本實施例中，第三薄膜電晶體230a為頂閘極型薄膜電晶體。如第4圖所示，第三閘極231及第三半導體層232在疊層方向D1上的順序為：第三閘極231及第三半導體層232。也就是說，當第三疊層230與第二疊層220對貼之後，第三薄膜電晶體230a在疊層方向D1上的結構順序反而呈現倒置的狀態。

在另一實施例中，第三薄膜電晶體230a可以是底閘極型薄膜電晶體。因此，當第三疊層230與第二疊層220對貼之後，第三閘極231及第三半導體層232在疊層方向D1上的順序為：第三半導體層232及第三閘極231，即在另一實施例中，第三閘極231及第三半導體層232之位置與第4圖中之第三閘極231及第三半導體層232之位置顛倒。

第三薄膜電晶體230a電性連接掃描線211c及資料線213a。詳細地說，第三薄膜電晶體230a的第三閘極231與位於第三疊層230中的圖案化連接部231a相連接，圖案化連接部231a可具有類似於第三薄膜電晶體230a的第三閘極231的結構特徵。圖案化連接部231a透過穿過第一疊層210、第二疊層220與第三疊層230的垂直通道VC1而電性連接掃描線211c。

第三薄膜電晶體230a的第三源極233與位於第三疊層230中的圖案化連接部233a相連接，圖案化連接部233a可具有類似於第三薄膜電晶體230a的第三源極233的結構特徵。圖案化連接部233a透過穿過第一疊層210、第二疊層220與第三疊層230的垂直通道VC1而電性連接掃描線資料線213a。

第四疊層240位於第三疊層230上。第四疊層240包括一第一有機發光單元240c、一第二有機發光單元240b及一第三有機發光單元240a。第一有機發光單元240c、第二有機發光單元240b及第三有機發光單元240a之間設置有間隔層241。各個有機發光單元240a、240b、240c包括一第一電極AN、一第二電極CA及一發光層EM。在本實施例中，第一電極AN作為有機發光單元240a、240b、240c的陽極，第二電極CA作為有機發光單元240a、240b、240c的陰極，但本發明不以此為限。

在本實施例中，位於第一疊層210中的第一薄膜電晶體210c電性連接第一有機發光單元240c，位於第二疊層220中的第二薄膜電晶體220b電性連接第二有機發光單元240b，位於第三疊層230中的第三薄膜電晶體230a電性連接第三有機發光單元240a。

詳細地說，第一薄膜電晶體210c的第一汲極214透過穿過第一疊層210、第二疊層220、第三疊層230與第四疊層240的垂直通道VC2而電性連接第一有機發光單元240c的第一電極AN。第二薄膜電晶體220b的第二汲極224透過穿過第二疊層220、第三疊層230與第四疊層240的垂直通道VC2而電性連接第二有機發光單元240b的第一電極AN。第三薄膜電晶體230a的第三汲極234透過穿過第三疊層230與第四疊層240的垂直通道VC2而電性連接第三有機發光單元240a的第一電極AN。藉此，各個有機發光單元240a、240b、240c的發光層EM可在相對應的第一電極AN與第二電極CA間受激發光。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

1、2:半導體疊層結構10:硬質基板10’:第一硬質載板10”:第二硬質載板11:第一疊層12:第二疊層13:第三疊層14、16:接合程序15、17:剝離程序100、200:基板110、210:第一疊層111、211c:掃描線113a、113b、113c、213a、213b、213c:資料線120、220:第二疊層120c、210c:第一薄膜電晶體121、211:第一閘極121c、123c、131b、221b、133b、223b、141a、231a、143a、233a:圖案化連接部122、212:第一半導體層123、213:第一源極124、214:第一汲極130、230:第三疊層130b、220b:第二薄膜電晶體131、221:第二閘極132、222:第二半導體層133、223:第二源極134、224:第二汲極140、240:第四疊層140a、230a:第三薄膜電晶體141、231:第三閘極142、232:第三半導體層143、233:第三源極144、234:第三汲極150:第五疊層150a、240a:第三有機發光單元150b、240b:第二有機發光單元150c、240c:第三有機發光單元151、241:間隔層160、250:薄膜封裝層AN:第一電極CA:第二電極CP:連接墊D1:疊層方向EM:發光層L1:第一傾斜壁L2:第二傾斜壁L3:第三傾斜壁P1:第一圖案化層P2:第二圖案化層P3:第三圖案化層S11:第一上表面S12:第一下表面S21:第二上表面S22:第二下表面S31:第三上表面S32:第三下表面VC1、VC2:垂直通道

第1A圖為根據本發明一實施例之一硬質基板及一形成於硬質基板上的第一疊層的剖視圖，及第一疊層的部分放大圖。 第1B圖為根據本發明一實施例之一第一硬質載板及一形成於第一硬質載板上的第二疊層的剖視圖，及第二疊層的部分放大圖。 第2A圖及第2D圖為根據本發明一實施例的半導體疊層結構的製作流程的剖視圖及部分放大圖。 第3圖為根據本發明另一實施例的半導體疊層結構的剖視圖。 第4圖為根據本發明再一實施例的半導體疊層結構的剖視圖。

10:硬質基板

10’:第一硬質載板

11:第一疊層

12:第二疊層

15:剝離程序

D1:疊層方向

L1:第一傾斜壁

L2:第二傾斜壁

P1:第一圖案化層

P2:第二圖案化層

S11:第一上表面

S12:第一下表面

S21:第二上表面

S22:第二下表面

Claims (22)

1. 一種半導體疊層結構，在一疊層方向上依序包括： 一基板； 一第一疊層，位於該基板上，該第一疊層包括至少一第一圖案化層，該第一圖案化層包括一第一上表面、一第一下表面及一第一傾斜壁，該第一傾斜壁連接該第一上表面及該第一下表面，並自該第一下表面至該第一上表面的方向漸縮，其中該第一下表面至該第一上表面的方向係與該疊層方向相同；以及 一第二疊層，位於該第一疊層上，該第二疊層包括至少一第二圖案化層，該第二圖案化層包括一第二上表面、一第二下表面及一第二傾斜壁，該第二傾斜壁連接該第二上表面及該第二下表面，並自該第二下表面至該第二上表面的方向漸縮，其中該第二下表面至該第二上表面的方向係與該疊層方向相反。
2. 如申請專利範圍第1項所述之半導體疊層結構，其中該第一疊層包括一第一薄膜電晶體，該第一薄膜電晶體包括一第一閘極、一第一半導體層、一第一源極和一第一汲極，該第一圖案化層係為該第一閘極、該第一半導體層、該第一源極和該第一汲極中的至少一者。
3. 如申請專利範圍第2項所述之半導體疊層結構，其中該第二疊層包括一第二薄膜電晶體，該第二薄膜電晶體包括一第二閘極、一第二半導體層、一第二源極和一第二汲極，該第二圖案化層係為該第二閘極、該第二半導體層、該第二源極和該第二汲極中的至少一者。
4. 如申請專利範圍第2項所述之半導體疊層結構，其中該第一薄膜電晶體係為頂閘極型薄膜電晶體或底閘極型薄膜電晶體。
5. 如申請專利範圍第3項所述之半導體疊層結構，其中該第二薄膜電晶體係為頂閘極型薄膜電晶體，該第二閘極及該第二半導體層在該疊層方向上的順序為：該第二閘極及該第二半導體層。
6. 如申請專利範圍第3項所述之半導體疊層結構，其中該第二薄膜電晶體係為底閘極型薄膜電晶體，該第二閘極及該第二半導體層在該疊層方向上的順序為：該第二半導體層及該第二閘極。
7. 如申請專利範圍第3項所述之半導體疊層結構，更包括： 一第三疊層，位於該第二疊層上，該第三疊層包括一第三薄膜電晶體，該第三薄膜電晶體包括一第三閘極、一第三半導體層、一第三源極和一第三汲極； 其中，該第三薄膜電晶體係為頂閘極型薄膜電晶體，該第三閘極及該第三半導體層在該疊層方向上的順序為：該第三閘極及該第三半導體層。
8. 如申請專利範圍第3項所述之半導體疊層結構，更包括： 一第三疊層，位於該第二疊層上，該第三疊層包括一第三薄膜電晶體，該第三薄膜電晶體包括一第三閘極、一第三半導體層、一第三源極和一第三汲極； 其中，該第三薄膜電晶體係為底閘極型薄膜電晶體，該第三閘極及該第三半導體層在該疊層方向上的順序為：該第三半導體層及該第三閘極。
9. 如申請專利範圍第7項或第8項所述之半導體疊層結構，更包括： 一第四疊層，位於該第三疊層上，該第四疊層包括一第一有機發光單元、一第二有機發光單元及一第三有機發光單元； 其中，該第一薄膜電晶體電性連接該第一有機發光單元，該第二薄膜電晶體電性連接該第二有機發光單元，該第三薄膜電晶體電性連接該第三有機發光單元。
10. 如申請專利範圍第1項所述之半導體疊層結構，其中該第一疊層包括一資料線及一掃描線，該第一圖案化層係為該資料線及該掃描線中的至少一者。
11. 如申請專利範圍第10項所述之半導體疊層結構，其中該第二疊層包括一第一薄膜電晶體，該第一薄膜電晶體電性連接該資料線及該掃描線，並包括一第一閘極、一第一半導體層、一第一源極和一第一汲極，該第二圖案化層係為該第一閘極、該第一半導體層、該第一源極和該第一汲極中的至少一者。
12. 如申請專利範圍第11項所述之半導體疊層結構，其中該第一薄膜電晶體係為頂閘極型薄膜電晶體，該第一閘極及該第一半導體層在該疊層方向上的順序為：該第一閘極及該第一半導體層。
13. 如申請專利範圍第11項所述之半導體疊層結構，其中該第一薄膜電晶體係為底閘極型薄膜電晶體，該第一閘極及該第一半導體層在該疊層方向上的順序為：該第一半導體層及該第一閘極。
14. 如申請專利範圍第11項所述之半導體疊層結構，更包括： 一第三疊層，位於該第二疊層上，該第三疊層包括一第二薄膜電晶體，該第二薄膜電晶體電性連接該資料線及該掃描線，並包括一第二閘極、一第二半導體層、一第二源極和一第二汲極；以及 一第四疊層，位於該第三疊層上，該第四疊層包括一第三薄膜電晶體，該第三薄膜電晶體電性連接該資料線及該掃描線，並包括一第三閘極、一第三半導體層、一第三源極和一第三汲極； 其中，該第二薄膜電晶體及該第三薄膜電晶體係為頂閘極型薄膜電晶體或底閘極型薄膜電晶體。
15. 如申請專利範圍第14項所述之半導體疊層結構，其中該第二薄膜電晶體係為頂閘極型薄膜電晶體，該第二閘極及該第二半導體層在該疊層方向上的順序為：該第二閘極及該第二半導體層。
16. 如申請專利範圍第14項所述之半導體疊層結構，其中該第二薄膜電晶體係為底閘極型薄膜電晶體，該第二閘極及該第二半導體層在該疊層方向上的順序為：該第二半導體層及該第二閘極。
17. 如申請專利範圍第14項所述之半導體疊層結構，其中該第三薄膜電晶體係為頂閘極型薄膜電晶體，該第三閘極及該第三半導體層在該疊層方向上的順序為：該第三閘極及該第三半導體層。
18. 如申請專利範圍第14項所述之半導體疊層結構，其中該第三薄膜電晶體係為底閘極型薄膜電晶體，該第三閘極及該第三半導體層在該疊層方向上的順序為：該第三半導體層及該第三閘極。
19. 如申請專利範圍第14項所述之半導體疊層結構，更包括： 一第五疊層，位於該第四疊層上，該第五疊層包括一第一有機發光單元、一第二有機發光單元及一第三有機發光單元； 其中，該第一薄膜電晶體電性連接該第一有機發光單元，該第二薄膜電晶體電性連接該第二有機發光單元，該第三薄膜電晶體電性連接該第三有機發光單元。
20. 一種半導體疊層結構的製造方法，包括： 提供一硬質基板，形成一第一疊層於該硬質基板上； 提供一第一硬質載板，形成一第二疊層於該第一硬質載板上； 將該第二疊層面向該第一疊層對組於該第一疊層上，使該第二疊層沿一疊層方向而位於該第一疊層上；以及 將該第一硬質載板與該第二疊層分離。
21. 如申請專利範圍第20項所述之製造方法，更包括： 提供一第二硬質載板，形成一第三疊層於該第二硬質載板上； 將該第三疊層面向該第二疊層對組於該第二疊層上，使該第三疊層沿該疊層方向而位於該第二疊層上；以及 將該第二硬質載板與該第三疊層分離。
22. 如申請專利範圍第20項所述之製造方法，更包括： 將該硬質基板與該第一疊層分離。

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