CN109600126A - 一种时钟发生器 - Google Patents

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Abstract

本发明实施例提供的时钟发生器，包括起振模块、环形振荡模块以及整形输出模块，其中，所述环形振荡模块包括粗延时模块和精延时模块，所述起振模块输出的起振信号依次经过所述粗延时模块和所述精延时模块并形成环形振荡，所述粗延时模块比所述精延时模块具有更大的单位可调整延时时间。由于粗延时模块比精延时模块具有更大的单位可调整延时时间，这样，可以分别通过粗延时模块和精延时模块对延时进行粗调和精调，满足时钟发生器产生的时钟周期可调范围和精度的要求。

Description

一种时钟发生器
技术领域
本发明涉及集成电路设计领域，特别涉及一种时钟发生器。
背景技术
时钟发生器在集成电路设计领域有着广泛的应用，其中一个应用是作为电子系统中的一个重要组成部分，另一个应用是集成电路设计过程中，作为高速集成电路测试时的高速时钟。
在高速集成电路进行测试过程中，一般的测试机台并不能提供高速时钟，通常是通过低速时钟产生高速时钟，高速时钟的性能对电路整体工作性能的影响较大，时钟发生器的结构和性能是电路设计的关键之一。
常用的时钟发生器采用环路反馈振荡结构产生时钟，信号经过延时之后，在反馈回路起始端进行叠加，使得信号增强从而形成振荡，实现时钟的产生。在此过程中，环路起振是时钟产生的关键，而时钟周期由延时决定，如何提供准确、高效、稳定、灵活的时钟，是时钟发生器设计中的重点。
发明内容
有鉴于此，本发明旨在至少解决上述问题之一，提供一种时钟发生器，提供准确且高效的时钟信号。
为实现上述目的，本发明有如下技术方案：
一种时钟发生器，包括起振模块、环形振荡模块以及整形输出模块，其中，所述环形振荡模块包括粗延时模块和精延时模块，所述起振模块输出的起振信号依次经过所述粗延时模块和所述精延时模块并形成环形振荡，以输出时钟信号，所述粗延时模块比所述精延时模块具有更大的单位可调整延时时间。
可选地，所述粗延时模块包括由多个延时单元及第一末端单元依次连接组成的第一延时链，各所述延时单元包括第一与非门、第二与非门和第三与非门，其中，各所述延时单元中，第一与非门和第二与非门的第一输入端分别连接控制信号、第二输入端分别连接输入信号，第三与非门的第一输入端连接第二与非门的输出端、第二输入端连接后一单元的第三与非门的输出端；
在所述第一延时链中，首个延时单元的第一与非门和第二与非门分别连接的输入信号为起振信号及环形振荡模块的反馈信号；其他延时单元的第一与非门和第二与非门分别连接的输入信号为前一延时单元的第一与非门的输出端；所有控制信号由延时译码模块提供，所述首个延时单元的第三与非门的输出端为所述第一延时链的输出端；
在第一末端单元中，第一与非门的第一输入端连接低电平信号、第二输入端连接前一延时单元的第一与非门的输出端，第二与非门的第一输入端连接高电平信号、第二输入端连接前一延时单元的第一与非门的输出端，第三与非门的第一输入端连接第二与非门的输出端、第二输入端连接第一与非门的输出端。
可选地，还包括由多个嵌套单元及第二末端单元依次连接组成的第二延时链，各所述嵌套单元包括所述延时单元及延时链结构，各所述嵌套单元中的延时链结构的输入端连接所述嵌套单元中延时单元的第一与非门的输出端；
在所述第二延时链中，首个嵌套单元的第一与非门和第二与非门分别连接的输入信号为所述第一延时链的输出端信号；其他嵌套单元的第一与非门和第二与非门分别连接的输入信号为前一嵌套单元中延时链结构的输出端信号；
在第二末端单元中，第一与非门的第一输入端连接低电平信号、第二输入端连接前一嵌套单元的延时链结构的输出端，第二与非门的第一输入端连接高电平信号、第二输入端连接前一嵌套单元的延时链结构的输出端，第三与非门的第一输入端连接第二与非门的输出端、第二输入端连接第一与非门的输出端。
可选地，所述延时链结构为第一延时链。
可选地，各所述延时单元还包括伪与非门，其中，所述伪与非门的第一输入端连接第二与非门的输出端、第二输入端连接前一延时单元的第三与非门的输出端。
可选地，所述精延时模块包括反向单元及依次连接的多个双路延时单元，每个所述双路延时单元包括第一支路和第二支路，所述第一支路包括漏端连接的第一PMOS和第一NMOS，所述第二支路包括漏端连接的第二PMOS和第二NMOS，且所述第一PMOS的栅端连接在所述第二PMOS的漏端，所述第二PMOS的栅端连接在所述第一PMOS的漏端；所述第一PMOS和所述第二PMOS的源端连接多个并联的上拉晶体管，所述上拉晶体管的栅极分别连接第三控制信号，并在第三控制信号作用下拉高所述第一PMOS和第二PMOS的源端电压；所述第一NMOS和所述第二NMOS的源端连接多个并联的下拉晶体管，所述下拉晶体管的栅极分别连接第四控制信号，并在第四控制信号作用下拉低所述第一NMOS和所述第二NMOS的源端电压；
所述粗延时模块的输出信号连接首个所述双路延时单元的第一NMOS的栅端，所述粗延时模块的输出信号经过所述反向单元后连接至第二NMOS的栅端；各双路延时单元的第一PMOS的漏端连接至下一双路延时单元的第一NMOS的栅端，各双路延时单元的第二PMOS的漏端连接至下一双路延时单元的第二NMOS的栅端；末端双路延时单元的第一PMOS的漏端和第二PMOS的漏端分别为所述精延时模块的第一路输出和第二路输出，则，
所述整形输出模块为双路转单路的整形输出模块。
可选地，所述双路转单路的整形输出模块包括第一反相链、第三PMOS、第二反相链和第三NMOS，所述第一反相链和所述第二反相链分别包括偶数个依次首尾连接的反相单元，第一反相链的输入端连接所述第一路输出、输出端连接第三PMOS的栅端，第二反相链的输入端连接所述第二路输出、输出端连接第三NMOS的栅端，所述第三PMOS的漏端连接第三NMOS的漏端，所述第三PMOS的漏端为所述双路转单路的整形输出模块的输出端。
可选地，所述起振模块包括外部时钟单元、输入整形单元以及起振信号控制单元，所述外部时钟单元用于产生时钟信号，所述输入整形单元用于将产生的时钟信号进行整形并输出，所述起振信号控制单元用于控制是否将所述输入整形单元的输出信号进行输出，以仅在起振时间点产生起振信号。
本发明实施例提供的时钟发生器，包括起振模块、环形振荡模块以及整形输出模块，其中，所述环形振荡模块包括粗延时模块和精延时模块，所述起振模块输出的起振信号依次经过所述粗延时模块和所述精延时模块并形成环形振荡，所述粗延时模块比所述精延时模块具有更大的单位可调整延时时间。由于粗延时模块比精延时模块具有更大的单位可调整延时时间，这样，可以分别通过粗延时模块和精延时模块对延时进行粗调和精调，满足时钟发生器产生的时钟周期可调范围和精度的要求。
进一步地，在粗延时模块中，采用由与非门组成延时链，与非门延时链为延时单元组成的格点延时链，或进一步嵌套有延时链的格点延时链，通过控制每个格点中的与非门输入端所接入的控制信号，来控制接入反馈环路延时链的长短，进而，调整输出时钟的时钟周期。此外，在每个延时单元中增加伪与非门，以及延时链中增加伪延时单元，这可以保证负载均衡，有效抑制相位噪声，从而输出稳定的频率。
进一步地，在精延时模块中，通过上拉晶体管和下拉晶体管的导通数量来控制两路串联的NMOS和PMOS的充放电的快慢，实现时钟的上升时间和下降时间的可控制，从而实现精延时模块对产生时钟的占空比可控。同时，该精延时模块为双路结构，可以高效地实现延时输出。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据本发明实施例时钟发生器的模块结构示意图；
图2示出了根据本发明实施例的时钟发生器中粗延时模块的电路结构示意图；
图3示出了根据本发明实施例的时钟发生器中精延时模块的电路结构示意图；
图4示出了精延时模块中双路延时单元的电路结构示意图；
图5示出了根据本发明实施例的时钟发生器中整形输出模块的电路结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
本申请提出了一种时钟发生器，参考图1所示，包括起振模块10、环形振荡模块20以及整形输出模块30，其中，所述环形振荡模块20包括粗延时模块21和精延时模块22，所述起振模块10输出的起振信号依次经过所述粗延时模块21和所述精延时模块22并形成环形振荡，以输出时钟信号，所述粗延时模块21比所述精延时模块22具有更大的单位可调整延时时间。
该时钟发生器为环路反馈振荡结构，信号分别经过粗延时模块和精延时模块之后，回到反馈回路的起始端进行叠加，使得起振信号增强形成振荡，从而产生时钟。
在该时钟发生器中，起振模块用于产生起振信号，所产生的时钟信号的周期由环形振荡模块的延时决定，起振信号是产生时钟信号的关键，当起振信号存在噪声干扰、相位偏差等因素时，会导致所产生的时钟信号存在频率不稳定的情况。基于此，在本申请优选实施例中，起振模块采用外部注入信号的方式提供起振信号，也就是说，为非自激振荡产生的起振信号，而是通过专门的时钟产生装置或其他时钟信号源来提供起振信号。
参考图1所示，在一些实施例中，具体的，该起振模块10包括外部时钟单元11、输入整形单元12以及起振信号控制单元13，所述外部时钟单元11用于提供时钟信号，所述输入整形单元12用于将产生的时钟信号进行整形并输出，所述起振信号控制单元13用于控制是否将所述输入整形单元的输出信号进行输出，以仅在起振时间点产生起振信号。
外部时钟单元11例如可以为时钟产生装置或其他时钟信号源等，产生输入用的时钟信号，该时钟信号经过输入整形单元12的整形之后，可以对抖动等噪声起到过滤的作用，进而输出更为稳定的输入时钟信号，进而，可以通过起振信号控制单元13的控制，在所需的起振时间点输出过滤后的输入时钟信号，而在其他的时间点并不输出过滤后的输入时钟信号，从而，通过外部注入时钟的方式，实现了可控的稳定的起振信号的提供。在具体的应用中，起振信号控制单元可以为开关模块或可控传输门模块等，在控制信号的控制下，在所需的起振时间点控制开关模块或可控传输门模块处于导通状态，其他时间点控制开关模块或可控传输门模块处于关闭状态，从而，仅在起振时间点输出输入时钟信号，作为起振信号。
在本申请中，环形振荡模块20中包括粗延时模块21和精延时模块22，起振模块输出的起振信号依次经过所述粗延时模块和所述精延时模块并形成环形振荡，从而产生时钟信号，也就是说，产生的时钟信号的周期是由粗延时模块21和精延时模块22共同决定的，而粗延时模块21比精延时模块22具有更大的单位可调整延时时间，这样，可以分别通过延时模块和精延时模块对延时进行粗调和精调，产生满足兼具时效性与精确性的时钟信号。
在本申请优选的实施例中，在粗延时模块中，采用由与非门组成延时链，与非门延时链为延时单元组成的格点延时链，或进一步嵌套有延时链的格点延时链，通过调整每个格点中的与非门的控制信号，来控制接入反馈环路延时链的长短，进而，使得产生的时钟周期可控。此外，在每个延时单元中增加伪与非门，以及延时链中增加伪延时单元，这可以保证负载均衡，有效抑制相位噪声，从而输出稳定的频率。
具体的，参考图2所示，所述粗延时模块包括由多个延时单元LDUn及第一末端单元EU1依次连接组成的第一延时链LDL，各所述延时单元LDUn包括第一与非门ND1、第二与非门ND2和第三与非门ND3，其中，各所述延时单元LDUn中，第一与非门ND1和第二与非门ND2的第一输入端分别连接控制信号、第二输入端分别连接输入信号，第三与非门ND3的第一输入端连接第二与非门ND2的输出端、第二输入端连接后一单元的第三与非门ND3的输出端。其中，n从1至N，N≥2。
在所述第一延时链LDL中，首个延时单元LDU1的第一与非门ND1和第二与非门ND2分别连接的输入信号为起振信号及环形振荡模块的反馈信号；其他延时单元LDUn(n从2至N)的第一与非门ND1和第二与非门ND2分别连接的输入信号为前一延时单元LDUn-1的第一与非门ND1的输出端；所有控制信号由延时译码模块23提供，所述首个延时单元LDU1的第三与非门ND3的输出端为所述第一延时链LDL的输出端；
在第一末端单元EU1中，第一与非门ND1的第一输入端连接低电平信号Vss、第二输入端连接前一延时单元LDUN的第一与非门ND1的输出端，第二与非门ND2的第一输入端连接高电平信号VDD、第二输入端连接前一延时单元LDUN的第一与非门ND1的输出端，第三与非门ND3的第一输入端连接第二与非门ND2的输出端、第二输入端连接第一与非门ND1的输出端。
需要说明的是，在本申请中，前、后的方向为延时单元的连接排布方向，相对于一延时单元，离反馈回路的起始端更近的为前一单元、更远的为后一单元。
在该实施例中，第三与非门ND3的第二输入端连接后一单元的第三与非门ND3的输出端，当延时单元LDUn中n为1至N-1时，该后一单元为延时单元LDUn-1，当n为N时，后一单元为末端单元EU1。
在该实施例中，粗延时模块为由三个与非门组合的延时单元依次连接而成的第一延时链，在该第一延时链中，各延时单元的第一与非门的输入、输出依次连接，以及各延时单元的第三与非门的输入、输出依次连接，在延时单元内第二与非门的一个输入连接前一延时单元的第一与非门的输出端且第二与非门的输出连接本延时单元的第三与非门的一个输入端，这样，就形成了格点延时链，而各延时单元的第一与非门和第二与非门的一个输入端是连接控制信号的，通过控制信号选通不同的第一与非门和第二与非门，可以形成不同长度的延时链，这样通过输出不同的控制信号，可以产生不同周期的时钟信号，从而实现周期可调的时钟信号。
此外，还可以进一步嵌套上述的第一延时链，获得延时时间更为灵活可调的延时链，参考图2所示，该粗延时模块进一步包括：由多个嵌套单元NLDLm及第二末端单元EU2依次连接组成的第二延时链NLDLC，各所述嵌套单元NLDLm包括所述延时单元LDU及延时链结构LDL，各所述嵌套单元NLDLm中的延时链结构LDL的输入端连接所述嵌套单元中延时单元的第一与非门ND1的输出端；其中，m从1至M，M≥2。
在所述第二延时链NLDLC中，首个嵌套单元NLDL1的第一与非门ND1和第二与非门ND2分别连接的输入信号为所述第一延时链LDL的输出端信号；其他嵌套单元NLDLm(m从2至M)的第一与非门ND1和第二与非门ND2分别连接的输入信号为前一嵌套单元NLDLm-1中延时链结构LDL的输出端信号；
在第二末端单元EU2中，第一与非门ND1的第一输入端连接低电平信号Vss、第二输入端连接前一嵌套单元NLDLM的延时链结构LDL的输出端，第二与非门ND2的第一输入端连接高电平信号V DD、第二输入端连接前一嵌套单元NLDLM的延时链结构LDL的输出端，第三与非门ND3的第一输入端连接第二与非门ND2的输出端、第二输入端连接第一与非门ND1的输出端。
在该第二延时链中，在上述延时单元中进一步嵌入了第一延时链LDL，在各延时单元的输出端连接第一延时链的输入端，各延时单元的第一延时链的输入、输出依次连接，以及各延时单元的第三与非门的输入、输出依次连接，在各延时单元内第二与非门的一个输入连接前一延时单元的第一延时链的输出端且第二与非门的输出连接本延时单元的第三与非门的一个输入端，这样，就形成嵌套了延时链的格点延时链，通过控制信号选通第二延时链中不同的第一、第二与非门，可以形成不同长度的延时链，这样通过输出不同的控制信号，可以产生不同周期的时钟信号，从而实现周期可调范围更大的时钟信号。
在上述的实施例中，通过延时译码单元提供控制信号，延时译码单元用于根据时钟周期的需求向各第一和第二与非门输出逻辑‘0’和‘1’的信号，延时译码单元例如可以为译码器单元，在一个示例中，通过译码器输出的D4-D6、D10-D7向第一延时链和第二延时链输出控制信号，其中，第一与非门和第二与非门接互为反相的控制信号，当所有第一与非门的第二输入端都为逻辑‘1’的控制信号时，则形成了首个第一与非门至末端单元的第一与非门，而后至首个延时单元第三与非门的长度最长的延时链，该延时链为最长延时时间的延时链，在其他情况下，可以形成不同长度纵、横连接的较短长度的延时链，延时时间相应也较短，这样，通过该粗延时模块可以提供某个延时范围的信号，实现最终时钟周期可调。
进一步地，各所述延时单元还包括伪与非门D，其中，所述伪与非门D的第一输入端连接第二与非门ND2的输出端、第二输入端连接前一延时单元的第三与非门ND3的输出端。通过在每个延时单元中增加伪与非门，以及延时链中增加伪延时单元，可以保证负载均衡，有效抑制相位噪声，从而输出稳定的时钟。
进一步地，在优选的实施例中，参考图3和图4，精延时模块包括反相单元NDU及依次连接的多个双路延时单元DDLU(DDLU1-4)，每个所述双路延时单元DDLU包括第一支路和第二支路，所述第一支路包括漏端连接的第一PMOS201和第一NMOS211，所述第二支路包括漏端连接的第二PMOS202和第二NMOS212，且所述第一PMOS201的栅端连接在所述第二PMOS202的漏端，所述第二PMOS202的栅端连接在所述第一PMOS201的漏端；所述第一PMOS201和所述第二PMOS202的源端连接多个并联的上拉晶体管220，所述上拉晶体管220的栅极分别连接第三控制信号并在第三控制信号作用下拉高所述第一PMOS201和第二PMOS202的源端电压；所述第一NMOS211和所述第二NMOS212的源端连接多个并联的下拉晶体管230，所述下拉晶体管230的栅极分别连接第四控制信号DC[n:0]，并在第四控制信号作用下拉低所述第一NMOS211和所述第二NMOS212的源端电压，其中第三控制信号和第四控制信号DC[n:0]互为反相，n为上拉、下拉晶体管的数量。
所述粗延时模块的输出信号连接首个所述双路延时单元DDLU1的第一NMOS211的栅端，所述粗延时模块的输出信号经过所述反向单元后连接至第二NMOS212的栅端；各双路延时单元的第一PMOS的漏端连接至下一双路延时单元的第一NMOS的栅端，各双路延时单元的第二PMOS的漏端连接至下一双路延时单元的第二NMOS的栅端；末端双路延时单元NNDL4的第一PMOS201的漏端和第二PMOS202的漏端分别为所述精延时模块的第一路输出Ab和第二路输出Bb。
在该精延时模块中，通过上拉晶体管和下拉晶体管的导通数量来控制两路串联的NMOS和PMOS器件的充放电的快慢，实现对时钟的上升时间和下降时间的控制。具体的，该上升时间和下降时间是分别通过上拉和下拉晶体管的导通数量来控制的，当通过第三和第四控制信号使得不同数量的上拉和下拉晶体管导通时，使得PMOS201、202和NMOS211、212的充放电速度可控，进而影响第一路输出Ab和第二路输出Bb电压变化的快慢，从而实现精延时模块对产生时钟的占空比可控。而通过两路串联的NMOS和PMOS器件构成的双路交叉结构，可以更快地使得第一路输出Ab和第二路输出Bb电压达到稳定，从而高效地实现延时输出。
参考图3和图4所示，在该具体的示例中，双路延时单元的数量为四个，分别记做DDLU1-DDLU4，可以理解的是，此处仅为示例，本申请并不限于此，在其他的应用中，可以根据具体的需要选择合适数量的双路延时单元。可以理解的是，上拉晶体管和下拉晶体管具有相同的数量，具体的数量可以根据需要来设定，本申请中不做特别限定。
在该实施例中，相应地，整形输出模块需要为双路转单路的整形输出模块，也就是说，要将精延时模块的两路输出转化为单路输出，从而，获得单路的时钟信号。
在一些具体的实施例中，参考图5所示，双路转单路的整形输出模块包括第一反相链301、第三PMOS311、第二反相链302和第三NMOS312，所述第一反相链301和所述第二反相链302分别包括相同数量的依次首尾连接的反相单元，更优地，反相单元的数量为偶数，第一反相链301的输入端连接所述第一路输出Ab、输出端连接第三PMOS311的栅端，第二反相链302的输入端连接所述第二路输出Bb、输出端连接第三NMOS312的栅端，所述第三PMOS311的漏端连接第三NMOS312的漏端，所述第三PMOS311的漏端为所述双路转单路的整形输出模块的输出端OUT，也就是时钟信号的输出端。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (8)

1.一种时钟发生器，其特征在于，包括起振模块、环形振荡模块以及整形输出模块，其中，所述环形振荡模块包括粗延时模块和精延时模块，所述起振模块输出的起振信号依次经过所述粗延时模块和所述精延时模块并形成环形振荡，以输出时钟信号，所述粗延时模块比所述精延时模块具有更大的单位可调整延时时间。
2.根据权利要求1所述的时钟发生器，其特征在于，所述粗延时模块包括由多个延时单元及第一末端单元依次连接组成的第一延时链，各所述延时单元包括第一与非门、第二与非门和第三与非门，其中，各所述延时单元中，第一与非门和第二与非门的第一输入端分别连接控制信号、第二输入端分别连接输入信号，第三与非门的第一输入端连接第二与非门的输出端、第二输入端连接后一单元的第三与非门的输出端；
在所述第一延时链中，首个延时单元的第一与非门和第二与非门分别连接的输入信号为起振信号及环形振荡模块的反馈信号；其他延时单元的第一与非门和第二与非门分别连接的输入信号为前一延时单元的第一与非门的输出端；所有控制信号由延时译码模块提供，所述首个延时单元的第三与非门的输出端为所述第一延时链的输出端；
在第一末端单元中，第一与非门的第一输入端连接低电平信号、第二输入端连接前一延时单元的第一与非门的输出端，第二与非门的第一输入端连接高电平信号、第二输入端连接前一延时单元的第一与非门的输出端，第三与非门的第一输入端连接第二与非门的输出端、第二输入端连接第一与非门的输出端。
3.根据权利要求2所述的时钟发生器，其特征在于，还包括由多个嵌套单元及第二末端单元依次连接组成的第二延时链，各所述嵌套单元包括所述延时单元及延时链结构，各所述嵌套单元中的延时链结构的输入端连接所述嵌套单元中延时单元的第一与非门的输出端；
在所述第二延时链中，首个嵌套单元的第一与非门和第二与非门分别连接的输入信号为所述第一延时链的输出端信号；其他嵌套单元的第一与非门和第二与非门分别连接的输入信号为前一嵌套单元中延时链结构的输出端信号；
在第二末端单元中，第一与非门的第一输入端连接低电平信号、第二输入端连接前一嵌套单元的延时链结构的输出端，第二与非门的第一输入端连接高电平信号、第二输入端连接前一嵌套单元的延时链结构的输出端，第三与非门的第一输入端连接第二与非门的输出端、第二输入端连接第一与非门的输出端。
4.根据权利要求3所述的时钟发生器，其特征在于，所述延时链结构为第一延时链。
5.根据权利要求2-4中任一项所述的时钟发生器，其特征在于，各所述延时单元还包括伪与非门，其中，所述伪与非门的第一输入端连接第二与非门的输出端、第二输入端连接前一延时单元的第三与非门的输出端。
6.根据权利要求1-4中任一项所述的时钟发生器，其特征在于，所述精延时模块包括反向单元及依次连接的多个双路延时单元，每个所述双路延时单元包括第一支路和第二支路，所述第一支路包括漏端连接的第一PMOS和第一NMOS，所述第二支路包括漏端连接的第二PMOS和第二NMOS，且所述第一PMOS的栅端连接在所述第二PMOS的漏端，所述第二PMOS的栅端连接在所述第一PMOS的漏端；所述第一PMOS和所述第二PMOS的源端连接多个并联的上拉晶体管，所述上拉晶体管的栅极分别连接第三控制信号，并在第三控制信号作用下拉高所述第一PMOS和第二PMOS的源端电压；所述第一NMOS和所述第二NMOS的源端连接多个并联的下拉晶体管，所述下拉晶体管的栅极分别连接第四控制信号，并在第四控制信号作用下拉低所述第一NMOS和所述第二NMOS的源端电压；
所述粗延时模块的输出信号连接首个所述双路延时单元的第一NMOS的栅端，所述粗延时模块的输出信号经过所述反向单元后连接至第二NMOS的栅端；各双路延时单元的第一PMOS的漏端连接至下一双路延时单元的第一NMOS的栅端，各双路延时单元的第二PMOS的漏端连接至下一双路延时单元的第二NMOS的栅端；末端双路延时单元的第一PMOS的漏端和第二PMOS的漏端分别为所述精延时模块的第一路输出和第二路输出，则，
所述整形输出模块为双路转单路的整形输出模块。
7.根据权利要求6所述的时钟发生器，其特征在于，所述双路转单路的整形输出模块包括第一反相链、第三PMOS、第二反相链和第三NMOS，所述第一反相链和所述第二反相链分别包括偶数个依次首尾连接的反相单元，第一反相链的输入端连接所述第一路输出、输出端连接第三PMOS的栅端，第二反相链的输入端连接所述第二路输出、输出端连接第三NMOS的栅端，所述第三PMOS的漏端连接第三NMOS的漏端，所述第三PMOS的漏端为所述双路转单路的整形输出模块的输出端。
8.根据权利要求1所述的时钟发生器，其特征在于，所述起振模块包括外部时钟单元、输入整形单元以及起振信号控制单元，所述外部时钟单元用于产生时钟信号，所述输入整形单元用于将产生的时钟信号进行整形并输出，所述起振信号控制单元用于控制是否将所述输入整形单元的输出信号进行输出，以仅在起振时间点产生起振信号。
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