CN109585542B - 半导体功率元件 - Google Patents

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Abstract

本发明公开一种半导体功率元件，其包含︰一基板；一位于基板上的缓冲结构；一位于缓冲结构上的背阻挡结构；一位于背阻挡结构上的通道层；以及一位于通道层上的阻挡层；其中背阻挡结构包含一第一功能层、一第一背阻挡层以及一中间层，第一功能层位于缓冲结构上，第一背阻挡层位于第一功能层上，以及中间层位于第一背阻挡层以及第一功能层之间；其中第一背阻挡层的材料包含Alx1Ga1‑x1N，第一功能层的材料包含Alx2Ga1‑x2N，0<x1≤1，0≤x2≤1，且x1≠x2，其中中间层包含一碳掺杂或铁掺杂的材料。

Description

半导体功率元件
技术领域
本发明涉及一种半导体元件，尤其是涉及一种半导体功率元件。
背景技术
近年来，随着对高频或高功率产品的需求不断增长，由氮化镓(GaN)材料制成并具有AlGaN/GaN迭层的半导体元件因具有高电子迁移率并能够在高频、高功率和高温下运行的特性而被广泛用于电源、DC/DC转换器、DC/AC反向器、不断电电源、车辆、马达和风力发电等。
发明内容
本发明内容提供一种半导体功率元件，其包含︰一基板；一位于基板上的缓冲结构；一位于缓冲结构上的背阻挡结构；一位于背阻挡结构上的通道层；以及一位于通道层上的阻挡层；其中背阻挡结构包含一第一功能层、一第一背阻挡层以及一中间层，第一功能层位于缓冲结构上，第一背阻挡层位于第一功能层上，以及中间层位于第一背阻挡层以及第一功能层之间；其中第一背阻挡层的材料包含Alx1Ga1-x1N，第一功能层的材料包含Alx2Ga1- x2N，0<x1≤1，0≤x2≤1，且x1≠x2，其中中间层包含一碳掺杂或铁掺杂的材料。
附图说明
图1为半导体功率元件10的剖视图；
图2A为用于测量半导体功率元件的导通电阻的电路图；
图2B为开闭操作中漏极-源极电压(drain-to-source voltage，Vds)、栅极电压(gate voltage，Vg)以及源极-漏极电流(source-to-drain current，IdS)的波形信号的示意图；
图3为本发明内容的第一实施例的半导体功率元件1000的剖视图；
图4为本发明内容的第一实施例的半导体功率元件1000的能带图；
图5为本发明内容的第二实施例的半导体功率元件2000的剖视图；
图6A至图6C为半导体功率元件10、本发明内容的第一实施例的半导体功率元件1000以及本发明内容的第二实施例的半导体功率元件2000之间的漏极电流(Id)与漏源极电压(Vds)特性曲线图的比较的示意图；
图7为本发明内容的第三实施例的半导体功率元件3000的剖视图。
符号说明
10、1000、2000、3000 半导体功率元件
1011、2011、3011 低温(LT)成核层
1012、2012、3012 高温(HT)成核层
1021、2021、3021 应变结构
1022、2022、3022 高电阻厚层
1031、2031、3031 功能层
1032、2032、3032 高电阻中间层
1033、3033 第一背阻挡(障壁)层
2033 背阻挡层
30312 间隔层
30311 第二背阻挡层
1、100、200、300 基板
2、101、201、301 成核结构
3、102、202、302 缓冲结构
103、203、303 背阻挡结构
4、104、204、304 通道层
5、105、205、305 阻挡层
106、206、306 盖层
6、107、207、307 源极电极
7、108、208、308 栅极电极
8、109、209、309 漏极电极
9、19、29、39 二维电子气(2DEG)
13 部位
11 缺陷区域
具体实施方式
以下实施例将伴随着附图说明本发明的概念，在附图或说明中，相似或相同的部分是使用相同的标号，并且在附图中，元件的形状或厚度可扩大或缩小。需特别注意的是，图中未绘示或说明书未描述的元件，可以是熟悉此技术的人士所知的形式。
图1为半导体功率元件10的剖视图。半导体功率元件10为空乏型(D-mode)功率元件。半导体功率元件10包含一基板1、一形成在基板1上的成核结构2、一形成在成核结构2上的缓冲结构3、一形成在缓冲结构3上的通道层4以及一形成在通道层4上的阻挡层5。半导体功率元件10还包含一形成在阻挡层5上的源极电极6、一栅极电极7以及一漏极电极8。通过通道层4和阻挡层5的自发极化和压电极化，通道层4中接近通道层4与阻挡层5的界面形成二维电子气9(two-dimensional electron gas，2DEG)。
在D-mode功率元件10中，当栅极电极电压(Vg)为负电压并被施加到栅极电极7时，由于通道层4和阻挡层5的带隙提升至费米能阶之上，2DEG 9会被空乏。当栅极电极电压小于半导体功率元件10的临界电压(Vth)时，栅极电极7下面的2DEG 9完全被空乏，此为关闭状态。在一实施例中，半导体功率元件10包含多个缺陷，例如缓冲结构3中的缺陷区域11。如图1所示，当半导体功率元件10操作于开闭操作(开闭状态)时，2DEG 9中的一些电子将朝向其他层漂移，甚至在关闭状态下被捕获在缺陷区域11中。
由于缺陷区域11和2DEG 9中的电子之间的电子排斥，在缺陷区域11中被捕获的电子会导致2DEG 9浓度降低，2DEG 9浓度降低的部位13如图1中所示，其对应于缺陷区域11并位于缺陷区域11的上方。因在缺陷区域11被捕获的电子会增加半导体功率元件10的导通电阻和临界电压，导致接下来的开闭操作中的漏极-源极电流(Ids)降低，这种电流击穿的现象会降低半导体功率元件10的效率。
一种评估电流击穿的影响的方法是比较半导体功率元件在关闭状态的应力状况之前操作的导通电阻RON1和半导体功率元件在关闭状态的应力状况之后操作的导通电阻RON2，可以获得RON2/RON1的比值以评估半导体功率元件PD的电流击穿的影响。如果RON2/RON1的比值接近1，则电流击穿的影响不存在或不明显，且半导体功率元件PD的表现可以维持且没有衰退现象。如果RON2/RON1的比值大于1，可以得出电流击穿的影响存在于半导体功率元件PD中的结论。
在一实施例中，图2A为用于测量具有源极电极S、漏极电极D和栅极电极G的半导体功率元件的导通电阻的电路。一漏极-源极电压Vds被提供在漏极电极和源极电极之间且自源极电极输出。一栅极电极(Vg)在开闭操作中用于开启或是关闭半导体功率元件PD。半导体功率元件PD的漏极-源极电流(Ids)在开闭操作中对应地被测量。图2B为半导体功率元件PD在开闭操作中提供的漏极-源极电压(drain-to-source voltage，Vds)、提供的栅极电压(gatevoltage，Vg)以及量测到的源极-漏极电流(source-to-drain current，IdS)的波形信号，图2B显示半导体功率元件PD在一时段Ton1为开启、在一时段Toff为关闭以及在符合Vg的变化的一时段Ton2再度开启。
在一实施例中，时段Ton1、Toff和Ton2分别是60ms、10s和60ms。在Ton1时段中，Vg保持在0V，并且Vds从0V连续变化至20V，且Ids相应地被测量。对应于时段Ton1中改变的Vds的Ids的变化可以在包含线性Ids-Vds区段的Ids-Vds特性曲线图(未显示)中呈现。在Ids-Vds特性曲线图中，通过计算线性Ids-Vds区段的斜率的倒数，可以获得半导体功率元件PD在关闭状态的应力状况之前操作的导通电阻RON1。在TOFF时段，Vg保持在-10V，Vds保持在200V，半导体功率元件PD关闭，因此Ids约为0A。换句话说，半导体功率元件PD在Vds为200V的TOFF时段中持续受到应力。然后，半导体功率元件PD在时段TON2时段以相同的操作条件再次开启，并且对应于时段Ton2中改变的Vds的Ids的变化可以在包含线性Ids-Vds区段(未显示)的Ids-Vds特性曲线图(未显示)中呈现。在Ids-Vds特性曲线图中，通过计算线性Ids-Vds区段的斜率的倒数，可以获得半导体功率元件PD在关闭应力状态下之后操作的导通电阻RON2。如前所述，比值RON2/RON1来可以用以评估半导体功率元件PD的电流击穿的影响。如果比值RON2/RON1接近于1，则电流击穿的影响不存在或不明显，并且半导体功率元件PD的表现可以维持且没有衰退现象。如果比值RON2/RON1大于1，可以得出电流击穿的影响存在于半导体功率元件PD中的结论。
图3为本发明内容的第一实施例的半导体功率元件1000的剖视图。请参阅图3，半导体功率元件1000包含一基板100、形成在基板100上的一成核结构101、形成在成核结构101上的一缓冲结构102、形成在缓冲结构102上的一背阻挡结构103、形成在背阻挡结构103上的一通道层104、形成在通道层104上的一阻挡层105、形成在阻挡层105上的盖层106以及形成在盖层106上的一源极电极107、一栅极电极108以及一漏极电极109。
半导体功率元件1000的源极电极107、栅极电极108以及漏极电极109的位置和结构可以依据半导体功率元件1000的不同设计对应调整，例如空乏型(D-mode)功率元件或增强型(E-mode)功率元件。
在一实施例中，源极电极107和/或漏极电极109可以直接形成在盖层106、阻挡层105、通道层104、背阻挡结构103或缓冲结构102上。
在为凹槽增强型功率元件(未显示)的另一实施例中，栅极电极108可以形成在穿过盖层106和阻挡层105且暴露部分通道层104的凹槽(未显示)中。
在为p-GaN增强型功率元件(未显示)的另一实施例中，栅极电极108可以形成在p-GaN层(未显示)上，p-GaN层形成在盖层106或阻挡层105上。
在一实施例中，成核结构101包含一或多层。在本实施例中，成核结构101包含一低温(LT)成核层1011以及一形成在低温成核层1011上的高温(HT)成核层1012。在一实施例中，成核结构101是用于减少随后成长在基板上的层的成长应力。
在本实施例中，低温约为950℃至1000℃之间，且高温约为1010℃至1500℃。
在一实施例中，缓冲结构102包含一或多层。在本实施例中，缓冲结构102包含一应变结构1021以及一形成在应变结构1021上的高电阻厚层1022。
在一实施例中，形成成核结构101、缓冲结构102、背阻挡结构103、通道层104、阻挡层105或盖层106的方法包含物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)、金属有机化学气相沉积(metal-organic chemicalvapor deposition，MOCVD)或分子束外延(molecular-beam epitax，MBE)。在本实施例中，生长低温成核层1011和/或高温成核层1012的方法是MOCVD。在本实施例中，生长成核结构101、缓冲结构102、背阻挡结构103、通道层104、阻挡层105和盖层106的方法是MOCVD。
在一实施例中，背阻挡结构103包含一功能层1031、形成在功能层1031上的高电阻中间层1032以及形成在高电阻中间层1032上的第一背阻挡层1033。在本实施例中，功能层1031包含一第二背阻挡层。
在一实施例中，基板100的材料包含导电材料或绝缘材料。导电材料包含硅(Si)、碳化硅(SiC)、氮化镓(GaN)或砷化镓(GaAs)。绝缘材料包含蓝宝石或绝缘层上覆硅(silicon on insulator，SOI)。在本实施例中，基板100包含Si。
在一实施例中，低温成核层1011和高温成核层1012的材料包含半导体材料，例如氮化铝(AlN)、氮化铝镓(AlGaN)、氮化镓(GaN)、氮化铟镓(InGaN)、氮化铝铟镓(AlInGaN)或其组合。在本实施例中，低温成核层1011和高温成核层1012的材料都包含AlN。
在一实施例中，低温成核层1011的厚度为10至100纳米(nm)。在本实施例中，低温成核层1011的厚度大约为40nm。
在一实施例中，高温成核层1012的厚度为100nm至200nm。在本实施例中，高温成核层1012大约为150nm。
在一实施例中，缓冲结构102的应变结构1021包含一对或多对的两层应变层(未显示)。两层应变层的材料包含AlN/AlGaN或AlGaN/AlGaN。在一实施例中，每对应变结构1021包含具有不同掺杂条件的相同或不同材料，例如一对的未掺杂材料和掺杂材料。未掺杂材料/掺杂材料可以为未掺杂的AlGaN/掺杂的AlGaN、未掺杂的AlN/掺杂的AlN、未掺杂的AlN/掺杂的AlGaN或未掺杂的AlGaN/掺杂的AlN。在本实施例中，未掺杂材料/掺杂材料为碳掺杂的AlN/未掺杂AlGaN。在一实施例中，应变结构1021包含一超晶格结构，超晶格结构包含AlmGa1-mN以及AlnGa1-nN，其中0≤m≤1，0≤n≤1。
在一实施例中，应变结构1021包含50至100对。在本实施例中，应变结构1021包含80对。在一实施例中，每层应变层的厚度为5nm至30nm。
在一实施例中，高电阻厚层1022包含掺杂有碳(C)或铁(Fe)的GaN或AlGaN。高电阻厚层1022的厚度为1微米(μm)至5μm。在本实施例中，高电阻厚层1022的厚度大于或等于2μm。
在一实施例中，高电阻厚层1022中的碳(C)或铁(Fe)的掺杂浓度为至少1018cm-3。
在一实施例中，缓冲结构102在此是指夹合在两种材料分别构成的结构之间，用于缓冲两种材料的晶格常数之间差异的结构。在一实施例中，高电阻厚层1022被设计用于阻挡通过缓冲结构102或基板100中的漏电流路径的漏电流。
图4为本发明内容的第一实施例的半导体功率元件1000沿着图3所示的A-A'线的能带图。在图4中，水平轴指的是沿着图3中A-A'线的半导体功率元件1000的每一层，纵轴表示带隙图的相对能量，EF表示费米能阶，EC表示导带，EV表示价带。2DEG 19，是图4中所示的相对低的带隙，其形成在通道层104中靠近通道层104和阻挡层105的界面处。
请参阅图4，在本实施例中，功能层为第二背阻挡层1031。第二背阻挡层1031与缓冲结构102之间的界面包含另一个相对较低的带隙，较容易将电子捕获在缓冲结构102中。因此，第一背阻挡层1033和包含较高带隙的第二背阻挡层1031可以阻挡电子穿过第二背阻挡层1031和第一背阻挡层1033并被捕获在缓冲结构102中。此外，形成在第一背阻挡层1033与第二背阻挡层1031之间的高电阻中间层1032也可以阻挡电子被捕获在缓冲结构102中。电流击穿效应可以通过背阻挡结构103降低。
在一实施例中，第二背阻挡层1031的材料包含Alx1Ga1-x1N，0≤x1≤1。在本实施例中，Al的组成比x1等于或大于0.5。第二背阻挡层1031的厚度为5nm至50nm。在本实施例中，第二背阻挡层1031的厚度等于或小于20nm。因此，一层高带隙、薄厚度且位于缓冲结构102与通道层104之间的第二背阻挡层1031能减少电子穿过并被捕获在缓冲结构102中以减少电流击穿的影响。
在一实施例中，第一背阻挡层1033的材料包含Alx2Ga1-x2N，0≤x2≤1。在本实施例中，Al的组成比x2等于或大于0.5。第一背阻挡层1033的厚度为5nm至50nm。在本实施例中，第一背阻挡层1033的厚度等于或小于20nm，且第一背阻挡层1033为未掺杂。在本实施例中，Al的组成比x1等于或大于Al的组成比x2。因此，第二背阻挡层1031的带隙等于或高于第一背阻挡层1033的带隙以进一步降低电流击穿的影响。
在本实施例中，高电阻中间层1032的材料包含具有掺杂物的材料，掺杂物例如为碳(C)或铁(Fe)。掺杂物不限于碳或铁。可以根据不同的设计选择任何掺杂物或材料以符合高电阻中间层1032的高电阻材料。
在一实施例中，高电阻中间层1032中的作为掺杂物的碳或铁的掺杂浓度至少为1018cm-3以达到高电阻。由于高电阻中间层1032的高电阻性质，可以防止电子穿过高电阻中间层1032，并且降低漏电流的影响。
在一实施例中，高电阻中间层1032的厚度小于或等于100nm，且高电阻中间层1032的材料包含GaN、AlGaN、InGaN或AlInGaN。在本实施例中，高电阻中间层1032包含碳掺杂的GaN。高电阻中间层1032的厚度大约为100nm。
在一实施例中，通道层104的材料包含GaN、AlGaN、AlInGaN、InGaN或其组合。阻挡层105的材料包含GaN、AlGaN、AlInGaN、InGaN或其组合。在本实施例中，通道层104的材料包含GaN，且阻挡层105的材料包含AlyGa1-yN，0<y≤1。通道层104的厚度为100nm至500nm，并且阻挡层105的厚度为10nm至50nm。在本实施例中，阻挡层105的厚度等于或小于20nm。
在一实施例中，盖层106的材料包含GaN，并且盖层106的厚度为2nm到50nm。在本实施例中，盖层106的厚度小于或等于10nm。
图5为本发明内容的第二实施例的半导体功率元件2000的剖视图。请参阅图5，半导体功率元件2000包含一基板200、形成在基板200上的一成核结构201、形成在成核结构201上的一缓冲结构202、形成在缓冲结构202上的一背阻挡结构203、形成在背阻挡结构203上的一通道层204上、形成在通道层204上的一阻挡层205、形成在阻挡层205上的一盖层206以及形成在盖层206上的源极电极207、栅极电极208和漏极电极209。
半导体功率元件2000的源极电极207、栅极电极208和漏极电极209的位置和结构可以依据半导体功率元件2000的不同设计对应调整，例如空乏型(D-mode)功率元件或增强型(E-mode)功率元件。
在一实施例中，背阻挡结构203包含一功能层2031、形成在功能层2031上的高电阻中间层2032以及形成在高电阻中间层2032上的背阻挡层2033。在本实施例中，功能层2031包含一间隔层。
在一实施例中，基板200的材料包含导电材料或绝缘材料。导电材料包含Si、SiC、GaN或GaAs。绝缘材料包含蓝宝石或SOI。在本实施例中，基板200包含Si。
在一实施例中，成核结构201包含一或多层。在本实施例中，成核结构201包含低温成核层2011以及形成在低温成核层2011上的高温成核层2012。在一实施例中，成核结构201是用于减少随后成长在基板上的层的成长应力。
在本实施例中，低温约为950℃至1000℃之间，且高温约为1010℃至1500℃。
在一实施例中，缓冲结构202包含一或多层。在本实施例中，缓冲结构202包含应变结构2021以及形成在应变结构2021上的一高电阻厚层2022。
在一实施例中，形成成核结构201、缓冲结构202、背阻挡结构203、通道层204、阻挡层205或盖层206的方法包含物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)、金属有机化学气相沉积(metal-organic chemicalvapor deposition，MOCVD)或分子束外延(molecular-beam epitax，MBE)。在本实施例中，生长低温成核层2011和/或高温成核层2012的方法是MOCVD。在本实施例中，生长成核结构201、缓冲结构202、背阻挡结构203、通道层204、阻挡层205和盖层206的方法是MOCVD。
在一实施例中，低温成核层2011和高温成核层2012的材料包含半导体材料，例如氮化铝(AlN)、氮化铝镓(AlGaN)、氮化镓(GaN)、氮化铟镓(InGaN)、氮化铝铟镓(AlInGaN)或其组合。在本实施例中，低温成核层21011和高温成核层2012的材料都包含AlN。
低温成核层2011的厚度为10至100nm。在本实施例中，低温成核层2011的厚度约为40nm。
在一实施例中，高温成核层2012的厚度为100nm至200nm。在本实施例中，高温成核层2012约为150nm。
在一实施例中，缓冲结构202的应变结构2021包含一对或多对的两层应变层(未显示)。两层应变层的材料包含AlN/AlGaN或AlGaN/AlGaN。在一实施例中，每对应变结构2021包含具有不同掺杂条件的相同或不同材料，例如一对的未掺杂材料和掺杂材料。未掺杂材料/掺杂材料可以为未掺杂的AlGaN/掺杂的AlGaN、未掺杂的AlN/掺杂的AlN、未掺杂的AlN/掺杂的AlGaN或未掺杂的AlGaN/掺杂的AlN。在本实施例中，未掺杂材料/掺杂材料为碳掺杂的AlN/未掺杂AlGaN。在一实施例中，应变结构2021包含一超晶格结构，超晶格结构包含AlmGa1-mN以及AlnGa1-nN，其中0≤m≤1，0≤n≤1。
在一实施例中，应变结构2021包含50至100对。在本实施例中，应变结构2021包含80对。在一实施例中，每层应变层的厚度为5nm至30nm。
在一实施例中，高电阻厚层2022包含掺杂有碳(C)或铁(Fe)的GaN或AlGaN。高电阻厚层2022的厚度为1μm至5μm。在本实施例中，高电阻厚层2022的厚度大于或等于2μm。
在一实施例中，高电阻厚层2022中的碳(C)或铁(Fe)的掺杂浓度为至少1018cm-3。
在一实施例中，缓冲结构202在此是指夹合在两种材料分别构成的结构之间，用于缓冲两种材料的晶格常数之间差异的结构。
在一实施例中，高电阻厚层2022被设计用于阻挡通过缓冲结构102或基板100中的漏电流路径的漏电流。
在一实施例中，功能层为间隔层2031。间隔层2031的材料包含Alx3Ga1-x3N，0≤x3≤1。在本实施例中，Al的组成比x3＝0，亦即，间隔层2031为一GaN层。间隔层2031的厚度为200nm至1000nm。
在一实施例中，间隔层2031包含掺杂或未掺杂的材料。在本实施例中，间隔层2031包含未掺杂的材料。在此情形下，间隔层2031包含插入在缓冲结构202与通道层204之间的一相对厚和/或未掺杂的层，能够减少电子在缓冲结构202中被捕获，用于减少电流击穿的影响。
在一实施例中，背阻挡层2033的材料包含Alx4Ga1-x4N，0≤x4≤1。在本实施例中，Al的组成比x4等于或大于0.5。背阻挡层2033的厚度为5nm至50nm。在本实施例中，背阻挡层2033的厚度等于或小于20nm。
在一实施例中，高电阻中间层2032中的掺杂浓度至少为1018cm-3以达到高电阻。
在本实施例中，高电阻中间层2032的材料包含具有掺杂物的材料，掺杂物例如为碳或铁。高电阻中间层2032是用于避免漏电流的影响。此外，掺杂物不限于碳或铁。可以根据不同的设计选择任何掺杂物或材料以达到高电阻的特性。
在一实施例中，高电阻中间层2032的厚度小于或等于100nm，且高电阻中间层2032的材料包含GaN、AlGaN、InGaN或AlInGaN。在本实施例中，高电阻中间层2032包含碳作为掺杂物的GaN层，且其厚度大约为60nm。
此外，通道层204形成在背阻挡结构203上，且阻挡层205形成在通道层204上。因为自发极化和压电极化效应，2DEG 29形成在通道层204中靠近通道层204以及阻挡层205之间的界面处。
在一实施例中，通道层204的材料包含半导体材料，例如GaN，AlGaN、AlInGaN、InGaN或其组合。在一实施例中，阻挡层205的材料包含GaN、AlGaN、AlInGaN、InGaN或其组合。在本实施例中，通道层204的材料包含GaN，且阻挡层205的材料包含AlyGa1-yN，0<y≤1。
在一实施例中，通道层204的厚度为100nm至300nm，且阻挡层205的厚度为10nm至50nm。在本实施例中，阻挡层205的厚度等于或小于20nm。
在一实施例中，盖层206形成在阻挡层205上。盖层206的材料包含GaN，且盖层106的厚度为2nm到50nm。在本实施例中，盖层106的厚度小于或等于10nm。
在一实施例中，源极电极207和/或漏极电极209可以直接形成在盖层106、阻挡层205、通道层204、背阻挡结构203或缓冲结构202上。
在为凹槽增强型功率元件(未显示)的另一实施例中，栅极电极208可以形成在穿过盖层206和阻挡层205且暴露部分通道层204的凹槽(未显示)中。
在为p-GaN增强型功率元件(未显示)的另一实施例中，栅极电极208可以形成在p-GaN层(未显示)上，p-GaN层形成在盖层206或阻挡层205上。
图6A显示本发明内容的半导体功率元件10的Ids-Vds特性曲线图。在图6A中，实线表示半导体功率元件10在关闭状态的应力状况之前操作的Ids-Vds特性，虚线表示半导体功率元件10在关闭状态的应力状况之后操作的Ids-Vds特性条件。基于上述方法，可评估电流击穿的影响。请参阅图6A，关闭状态的应力状态之前以及之后的线性区段的线性回归曲线(未显示)的斜率的倒数可以分别表示在关闭状态的应力状态之前操作的导通电阻RON1以及在关闭状态的应力状态之后操作的导通电阻RON2。
图6B显示本发明内容的半导体功率元件1000的Ids-Vds特性曲线图。在图6A中，实线表示半导体功率元件1000在关闭状态的应力状况之前操作的Ids-Vds特性，虚线表示半导体功率元件1000在关闭状态的应力状况之后操作的Ids-Vds特性条件。基于上述方法，可评估电流击穿的影响。请参阅图6B，关闭状态的应力状态之前以及之后的线性区段的线性回归曲线(未显示)的斜率的倒数可以分别表示在关闭状态的应力状态之前操作的导通电阻RON1以及在关闭状态的应力状态之后操作的导通电阻RON2。
图6C显示本发明内容的半导体功率元件2000的Ids-Vds特性曲线图。在图6A中，实线表示半导体功率元件2000在关闭状态的应力状况之前操作的Ids-Vds特性，虚线表示半导体功率元件2000在关闭状态的应力状况之后操作的Ids-Vds特性条件。基于上述方法，可评估电流击穿的影响。请参阅图6C，关闭状态的应力状态之前以及之后的线性区段的线性回归曲线(未显示)的斜率的倒数可以分别表示在关闭状态的应力状态之前操作的导通电阻RON1以及在关闭状态的应力状态之后操作的导通电阻RON2。
经过计算之后，图6A所示的半导体功率元件10的RON2/RON1的比值为1.14，图6B所示的半导体功率元件1000的RON2/RON1的比值约为1，且图6C所示的半导体功率元件2000的RON2/RON1的比值也约为1。根据这些结果，可得知本发明内容的第一实施例的半导体功率元件1000以及第二实施例半导体功率元件2000的结构可降低电流击穿的影响。
图7为本发明内容的第三实施例的半导体功率元件3000的剖视图。请参阅图7，半导体功率元件3000包含一基板300、形成在基板300上的一成核结构301、形成在成核结构301上的一缓冲结构302、形成在缓冲结构302上的一背阻挡结构303、形成在背阻挡结构303上的一通道层304、形成在通道层304上的一阻挡层305、形成在阻挡层305上的一盖层306以及形成在盖层306上的源极电极307、栅极电极308和漏极电极309。
在一实施例中，成核结构301包含一或多层。在本实施例中，成核结构301包含一低温成核层3011以及一形成在低温成核层3011上的高温成核层3012。在一实施例中，成核结构301是用于减少随后成长在基板上的层的成长应力。
在本实施例中，低温约为950℃至1000℃之间，且高温约为1010℃至1500℃。
在一实施例中，缓冲结构302包含一或多层。在本实施例中，缓冲结构302包含一应变结构3021以及一形成在应变结构3021上的高电阻厚层3022。
在一实施例中，背阻挡结构303包含一形成在缓冲结构302上的功能层3031、形成在功能层3031上的高电阻中间层3032以及形成在高电阻中间层3032上的第一背阻挡层3033。在本实施例中，功能层3031包含一第二背阻挡层3031，其用于降低电流击穿的影响。
在一实施例中，基板300的材料包含导电材料或绝缘材料。导电材料包含硅(Si)、碳化硅(SiC)、氮化镓(GaN)或砷化镓(GaAs)。绝缘材料包含蓝宝石或绝缘层上覆硅(silicon on insulator，SOI)。在本实施例中，基板300包含Si。
在一实施例中，形成成核结构301、缓冲结构302、背阻挡结构303、通道层304、阻挡层305或盖层306的方法包含物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)、金属有机化学气相沉积(metal-organic chemicalvapor deposition，MOCVD)或分子束外延(molecular-beam epitax，MBE)。在本实施例中，生长低温成核层3011和/或高温成核层3012的方法是MOCVD。在本实施例中，生长成核结构301、缓冲结构302、背阻挡结构303、通道层304、阻挡层305和盖层306的方法是MOCVD。
在一实施例中，低温成核层3011和高温成核层3012的材料包含半导体材料，例如氮化铝(AlN)、氮化铝镓(AlGaN)、氮化镓(GaN)、氮化铟镓(InGaN)、氮化铝铟镓(AlInGaN)或其组合。在本实施例中，低温成核层3011和高温成核层3012的材料都包含AlN。
在一实施例中，缓冲结构302的应变结构3021包含一对或多对的两层应变层(未显示)。两层应变层的材料包含AlN/AlGaN或AlGaN/AlGaN。在一实施例中，每对应变结构3021包含具有不同掺杂条件的相同或不同材料，例如一对的未掺杂材料和掺杂材料。未掺杂材料/掺杂材料可以为未掺杂的AlGaN/掺杂的AlGaN、未掺杂的AlN/掺杂的AlN、未掺杂的AlN/掺杂的AlGaN或未掺杂的AlGaN/掺杂的AlN。在本实施例中，未掺杂材料/掺杂材料为碳掺杂的AlN/未掺杂AlGaN。
在一实施例中，应变结构3021包含50至100对。在本实施例中，应变结构3021包含80对。在一实施例中，每层应变层的厚度为5nm至30nm。在一实施例中，应变结构3021包含一超晶格结构，超晶格结构包含AlmGa1-mN以及AlnGa1-nN，其中0≤m≤1，0≤n≤1。
在一实施例中，高电阻厚层3022包含掺杂有碳(C)或铁(Fe)的GaN或AlGaN。在一实施例中，高电阻厚层3022中的碳(C)或铁(Fe)的掺杂浓度为至少1018cm-3。
在一实施例中，高电阻厚层3022的厚度为1μm至5μm。在本实施例中，高电阻厚层3022的厚度大于或等于2μm。
在一实施例中，缓冲结构302在此是指夹合在两种材料分别构成的结构之间，用于缓冲两种材料的晶格常数之间差异的结构。高电阻厚层3022被设计用于阻挡通过缓冲结构302或基板300中的漏电流路径的漏电流。
在本实施例中，功能层3031包含一第一功能层30311以及一第二功能层30312，第二功能层30312形成在第一功能层30311以及缓冲结构302之间。在本实施例中，第一功能层30311包含一第二背阻挡层。第二功能层30312包含一间隔层。
在一实施例中，第二功能层为间隔层30312。间隔层30312的材料包含Alx5Ga1-x5N，0≤x5≤1。在本实施例中，Al的组成比x5＝0，亦即，间隔层30312为一GaN层。间隔层30312的厚度为200nm至1000nm。
在一实施例中，间隔层30312包含未掺杂或掺杂的材料。
在一实施例中，第二背阻挡层(第一功能层)30311的材料包含Alx6Ga1-x6N，0≤x6≤1。在本实施例中，Al的组成比x6等于或大于0.5。第二背阻挡层30311的厚度为5nm至50nm。因此，间隔层30312，其包含一相对厚的且未掺杂的层，以及第二背阻挡层30311，其包含插入在缓冲结构302与通道层304之间的一高带隙以及薄厚度的层，能够减少电子在缓冲结构202中被捕获，用于减少电流击穿的影响。
在一实施例中，第一背阻挡层3033的材料包含Alx7Ga1-x7N，0≤x7≤1。在本实施例中，Al的组成比x7等于或大于0.5。背阻挡层3033的厚度为5nm至50nm。在本实施例中，第一背阻挡层3033的厚度等于或小于20nm且第一背阻挡层3033为未掺杂的。
在一实施例中，Al的组成比x6等于或大于Al的组成比x7。因此，第二背阻挡层30311的带隙等于或大于第一背阻挡层3033的带隙，用于降低电流击穿的影响。
在本实施例中，高电阻中间层3032材料包含一具有一掺杂物的材料，掺杂物例如为碳(C)或铁(Fe)。在一实施例中，高电阻中间层3032中作为掺杂物的碳或铁的掺杂浓度至少为1018cm-3以达到高电阻。由于高电阻中间层3032的高电阻性质，可以防止电子穿过高电阻中间层1032，并且降低漏电流的影响。掺杂物不限于碳或铁。可以根据不同的设计选择任何掺杂物或材料以符合高电阻中间层3032的高电阻材料。
在一实施例中，高电阻中间层3032的厚度小于或等于100nm，且高电阻中间层1032的材料包含GaN、AlGaN、InGaN或AlInGaN。
在一实施例中，通道层304形成在背阻挡结构303上，且阻挡层305形成在通道层304上。因为自发极化和压电极化效应，2DEG 39形成在通道层304中靠近通道层304以及阻挡层305之间的界面处。
在一实施例中，通道层304的材料包含GaN。阻挡层305的材料包含AlyGa1-yN，0<y≤1。通道层104的厚度为100nm至300nm。且阻挡层305的厚度为10nm至50nm。
在本实施例中，盖层306形成在阻挡层305上。在一实施例中，盖层306的材料包含GaN，且盖层306的厚度为2nm到50nm。在本实施例中，盖层306的厚度小于或等于10nm。
半导体功率元件3000的源极电极307、栅极电极308以及漏极电极309的位置和结构可以依据半导体功率元件3000的不同设计对应调整，例如空乏型(D-mode)功率元件或增强型(E-mode)功率元件。
在本实施例中，源极电极307、栅极电极308以及漏极电极形成在盖层306上。
在一实施例中，源极电极307和/或漏极电极309可以直接形成在盖层306、阻挡层305、通道层304、背阻挡结构303或缓冲结构302上。
在为凹槽增强型功率元件(未显示)的另一实施例中，栅极电极308可以形成在穿过盖层306和阻挡层305且暴露部分通道层304的凹槽(未显示)中。
在为p-GaN增强型功率元件(未显示)的另一实施例中，栅极电极308可以形成在p-GaN层(未显示)上，p-GaN层形成在盖层306或阻挡层305上。
在本说明书中，除了特别指出说明，相同的元件符号于不同的附图中，具有与本发明内容任何一处说明的相同或是大致上相同的结构、材料、材料组成和/或制造方法。
需注意的是，本发明所列举的各实施例仅用以说明本发明，并非用以限制本发明的范围。任何人对本发明所作显而易见的修饰或变更都不脱离本发明的精神与范围。不同实施例中相同或相似的构件，或者不同实施例中具相同标号的构件都具有相同的物理或化学特性。此外，本发明中上述的实施例在适当的情况下，是可互相组合或替换，而非仅限于所描述的特定实施例。在一实施例中详细描述的特定构件与其他构件的连接关系也可以应用于其他实施例中，且均落于如后的本发明的权利保护范围的范畴中。

Claims (24)

1.一种半导体功率元件，其特征在于，包含︰
基板；
位于该基板上的缓冲结构；
位于该缓冲结构上的背阻挡结构，其中该背阻挡结构包含第一功能层、第一背阻挡层以及中间层，该第一功能层位于该缓冲结构上，该第一背阻挡层位于该第一功能层上，以及该中间层位于该第一背阻挡层以及该第一功能层之间；
位于该背阻挡结构上的通道层；
位于该通道层上的阻挡层；以及
第二功能层，该第二功能层形成在该第一功能层以及该缓冲结构之间，
其中该第一背阻挡层的材料包含Alx1Ga1-x1N，该第一功能层的材料包含Alx2Ga1-x2N，0<x1≤1，0≤x2≤1，且x1≠x2，其中该中间层包含碳掺杂或铁掺杂的材料。
2.如权利要求1所述的半导体功率元件，其中x1<x2。
3.如权利要求1所述的半导体功率元件，其中0.5≤x2。
4.如权利要求1所述的半导体功率元件，其中0.5≤x1。
5.如权利要求1所述的半导体功率元件，其中该中间层的厚度小于或等于100nm.
6.如权利要求1所述的半导体功率元件，其中该中间层的材料包含碳掺杂或铁掺杂的GaN。
7.如权利要求1所述的半导体功率元件，其中该第一背阻挡层的厚度或等于或小于20nm。
8.如权利要求1所述的半导体功率元件，其中该第一功能层的厚度或等于或小于20nm。
9.如权利要求1所述的半导体功率元件，其中该第一背阻挡层为未掺杂。
10.如权利要求1所述的半导体功率元件，其中该第一功能层为未掺杂。
11.如权利要求1所述的半导体功率元件，其中该第二功能层的材料包含Alx4Ga1-x4N,0≤x4≤1。
12.如权利要求1所述的半导体功率元件，其中该第二功能层的厚度为200nm至1000nm。
13.如权利要求1所述的半导体功率元件，其中该第二功能层为未掺杂。
14.如权利要求1所述的半导体功率元件，其中该缓冲结构包含应变结构，该应变结构包含超晶格结构，该超晶格结构包含AlmGa1-mN以及AlnGa1-nN，其中0≤m≤1，0≤n≤1。
15.如权利要求1所述的半导体功率元件，其中该缓冲结构包含一厚层，该厚层的厚度大于或等于2微米(μm)，且该厚层的材料包含碳掺杂或铁掺杂的GaN。
16.如权利要求1所述的半导体功率元件，其中该阻挡层的材料包含AlkGa1-kN，其中0<k≤1，且该通道层的材料包含GaN。
17.如权利要求1所述的半导体功率元件，还包含第一电极以及第二电极，该第一电极以及该第二电极在该阻挡层上。
18.如权利要求17所述的半导体功率元件，还包含在该阻挡层上的第三电极。
19.如权利要求18所述的半导体功率元件，还包含盖层，该盖层位于该阻挡层与该第一电极之间、和/或位于该阻挡层与该第二电极之间、和/或位于该阻挡层与该第三电极之间。
20.如权利要求19所述的半导体功率元件，其中该盖层的材料包含GaN。
21.如权利要求20所述的半导体功率元件，其中该盖层的厚度小于或等于10nm。
22.如权利要求1所述的半导体功率元件，还包含2DEG在该通道层中靠近该通道层以及该阻挡层之间的界面处。
23.如权利要求1所述的半导体功率元件，还包含成核结构在该基板以及该缓冲结构之间。
24.如权利要求23所述的半导体功率元件，其中该成核结构的材料包含AlN。
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