CN205264712U - 包含掺杂缓冲层和沟道层的半导体结构 - Google Patents

包含掺杂缓冲层和沟道层的半导体结构 Download PDF

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Abstract

本实用新型涉及包含掺杂缓冲层和沟道层的半导体结构，包括衬底、在衬底上面的高电压阻挡层、在高电压层上面的掺杂缓冲层、和在掺杂缓冲层上面的沟道层，其中掺杂缓冲层和沟道层包含相同的化合物半导体材料，掺杂缓冲层具有在第一载流子杂质浓度的载流子杂质类型，沟道缓冲层具有在小于第一载流子杂质浓度的第二载流子杂质浓度的载流子杂质类型。在实施例中，沟道层具有至少650nm的厚度。在另一实施例中，高电压阻挡层包含与掺杂缓冲层相邻的1000nm厚的近侧区域，并且，近侧区域、掺杂缓冲层和沟道层中的每一个具有小于5×1015原子/cm3的Fe杂质浓度。

Description

包含掺杂缓冲层和沟道层的半导体结构
技术领域
本公开涉及电子器件，更特别地，涉及包含具有化合物半导体材料的沟道层的电子器件。
背景技术
电流崩溃是高电子迁移率晶体管(HEMT)、特别是GaN晶体管的问题。解决电流崩溃的尝试可导致其它问题，诸如增加沟道层的表面粗糙度或相对高的导通状态电阻。高表面粗糙度和高片电阻是不希望的。
实用新型内容
根据本实用新型的一个方面，提供一种半导体结构，包括衬底、在衬底上面的高电压阻挡层、在高电压层上面的掺杂缓冲层和在掺杂缓冲层上面并且具有至少650nm的厚度的沟道层，其中，掺杂缓冲层和沟道层包含相同的化合物半导体材料，以及，掺杂缓冲层具有在第一载流子杂质浓度的载流子杂质类型，沟道缓冲层具有在小于第一载流子杂质浓度的第二载流子杂质浓度的载流子杂质类型。
在一个实施例中，高电压阻挡层包含1000nm厚的近侧区域，与高电压阻挡层的任何其它区域相比，掺杂缓冲层更接近所述近侧区域，以及，所述近侧区域具有小于5×1015原子/cm3的Fe杂质浓度。
在一个实施例中，半导体结构还包括源电极、漏电极和栅电极，其中，晶体管包含沟道层、源电极、漏电极和栅电极。
在一个实施例中，晶体管是高电压、高电子迁移率晶体管。
在一个实施例中，相同的化合物半导体材料是III-V半导体材料。
在一个实施例中，相同的化合物半导体材料是GaN。
在一个实施例中，半导体结构还包括在沟道层上面的势垒层，和在势垒层上面的氮化硅层。
在一个实施例中，载流子杂质是C，并且，第一载流子杂质浓度为至少1×1019原子/cm3。
在一个实施例中，第二载流子杂质浓度为至多5×1016原子/cm3。
根据本实用新型的另一个方面，提供一种半导体结构，包括衬底、在衬底上面的高电压阻挡层、在高电压层上面的掺杂缓冲层和在掺杂缓冲层上面的沟道层，其中，掺杂缓冲层和沟道层中的每一个为GaN层，掺杂缓冲层具有在至少1×1019原子/cm3的第一载流子杂质浓度的载流子杂质类型，沟道缓冲层具有在至多5×1016原子/cm3的第二载流子杂质浓度的载流子杂质类型，以及，高电压阻挡层、掺杂缓冲层和沟道层中的每一个具有小于5×1015原子/cm3的Fe杂质浓度。
附图说明
在附图中，实施例作为例子被示出并且不被限制。
图1包括包含衬底、成核层和高电压阻挡层的工件的一部分的截面图的示图。
图2包括形成掺杂缓冲层和沟道层之后的图1的工件的截面图的示图。
图3包括形成势垒层之后的图2的工件的截面图的示图。
图4包括形成大致完整晶体管之后的图3的工件的截面图的示图。
图5包括工件的一部分的截面图的示图，该示图除了晶体管结构是增强模式晶体管以外与图4所示的示图类似。
本领域技术人员理解，附图中的要素被简明示出，并且未必按比例绘制。例如，附图中的要素中的一些的尺寸可相对于其它要素被夸大，以帮助改善本实用新型的实施例的理解。
具体实施方式
提供与附图组合的以下描述，以帮助理解在这里公开的教导。以下的讨论将着眼于教导的特定实现和实施例。提供这种着眼以帮助描述教导，并且不应被解释为限制教导的范围或适用性。但是，可基于在本申请中公开的教导使用其它实施例。
术语“化合物半导体”要表示的意思是包含至少两种不同元素的半导体材料。例子包括SiC、SiGe、GaN、InP、AlvGa(1-v)N和CdTe等。III-V半导体材料要表示的意思是包含至少一种三价金属元素和至少一种族15元素的半导体材料。III-N半导体材料要表示的意思是包含至少一种三价金属元素和氮的半导体材料。族13～族15半导体材料要表示的意思是包含至少一种族13元素和至少一种族15元素的半导体材料。
术语“载流子杂质”要表示的意思是(1)当为受主时，为与化合物内的所有阳离子的至少90％相比具有不同的价状态的化合物内的杂质，或者(2)当为施主时，为与化合物内的所有阴离子的至少90％相比具有不同的价状态的化合物的杂质。例如，C、Mg和Si是关于GaN的受主，原因是它们可捕获电子。这里，Al不是关于GaN的载流子杂质，原因是Al和Ga具有3+价。载流子杂质可被有意添加，或者可作为自然出现的杂质或者作为形成包含杂质的层的结果存在。受主和施主是相反载流子类型的载流子杂质。
虽然层或区域在这里可被描述为施主杂质类型或受主杂质类型，但是本领域技术人员可以理解，根据本描述，杂质类型可相反且也是可能的。
除非明确或相反地陈述，否则，当提到层或区域时，术语“载流子杂质浓度”或“载流子杂质的浓度”要表示的意思是这种层或区域的平均浓度。
为了阐明附图，器件结构的某些区域，诸如掺杂区域或电介质区域，可被示为具有大致直线边缘和精确的有角度的角。但是，本领域技术人员可以理解，由于掺杂剂的扩散和激活或层的形成，这种区域的边缘一般不会是直线，并且，角可能不是精确的角。
可以使用术语“在...上”、“覆盖”和“在...之上”，以表示两个或更多个要素相互直接物理接触。但是，“在...之上”也可表示的意思是两个或更多个要素不相互直接接触。例如，“在...之上”可表示的意思是一个要素处于另一要素之上，但要素不相互接触，并且，可在两个要素之间存在另一要素或多个要素。
并且，MOCVD可表示的意思是金属有机化学气相沉积或金属有机气相外延或有机金属气相外延或在本领域中已知的任何其它生长或沉积方法。这里，MOCVD也可表示的意思是由金属有机前体或者金属和有机前体的组合形成层的任何其它方法。
族号与元素周期表内的栏对应，该元素周期表基于在2011年1月21日的版本的IUPAC元素周期表。
术语“正常操作”和“正常操作状态”表示的意思是电子部件或器件被设计为操作的状况。可从关于电压、电流、电容、电阻或其它电气参数的数据表或其它信息获得这些状况。因此，正常操作不包含电气部件或器件在超出其设计极限时的操作。
参照层、结构或器件的术语“高电压”表示的意思是，这种层、结构或器件可耐受跨这种层、结构或器件的至少150V势差(例如，在处于关状态中的晶体管的源极和漏极之间)而不表现介质击穿或雪崩击穿等。
术语“包括”、“包含”、“含有”、“具有”、“有”或其任何其它变体要包括非排他性的包括。例如，包括一系列特征的方法、物品或装置未必仅限于那些特征，而可包括没有明确列出或者这种方法、物品或装置固有的其它特征。并且，除非明确地相反陈述，否则，术语“或”表示的意思是包含性的或，不是排他性的或。例如，条件A或B通过以下方面中的任一个满足：A真(或存在)且B假(或不存在)；A假(或不存在)且B真(或存在)；和A和B均真(或存在)。
并且，使用“一种“或“一个”以描述这里描述的要素和部件。这样做仅是为了方便，不给出本实用新型的范围的一般意义。该描述应被理解为包括一个、至少一个，或者单数，也包含多数，反之亦然，除非另外清楚地表明。例如，当在这里描述单个项目时，作为单个项目的替代，可以使用多于一个的项目。类似地，在这里描述多于一个的项目的情况下，可以用单个项目替代该多于一个的项目。
使用词语“大约”、“近似”或“基本上”要表示的意思是参数的值接近所陈述的值或位置。但是，微小的差值会妨碍该值或位置为正是所陈述的值或位置。因此，对于该值的多达百分之十(10％)(以及半导体掺杂浓度的多达百分之二十(20％))的差值是与明确描述的理想目标的合理差值。
除非另外限定，否则，在这里使用的所有技术和科学术语具有与本领域技术人员通常理解的意思相同的意思。材料、方法和例子仅是解释性的，并且，不是要进行限制。对于在这里没有描述的，关于特定材料和处理行为的许多细节是常规的，并且，可在半导体和电子领域内的教科书和其它来源中找到。
半导体结构可包括衬底、覆盖衬底的高电压阻挡层、覆盖高电压层的掺杂缓冲层和覆盖掺杂缓冲层的沟道层，其中，掺杂缓冲层和沟道层包含相同的化合物半导体材料，以及，掺杂缓冲层具有在第一载流子杂质浓度的载流子杂质类型，沟道缓冲层具有在小于第一载流子杂质浓度的第二载流子杂质浓度的载流子杂质类型。在一个实施例中，沟道层具有至少650nm的厚度。当半导体结构包含高电子迁移率晶体管时，相对较厚的沟道层可有助于减少垂直泄漏电流。在另一实施例中，高电压阻挡包含与掺杂缓冲层相邻的1000nm厚的近侧区域，并且，近侧区域、掺杂缓冲层和沟道层中的每一个具有小于5×1015原子/cm3的Fe杂质浓度。低Fe杂质浓度允许与在诸如150V和更高的高电压操作的电子部件一起使用半导体结构。在另一实施例中，掺杂缓冲层和沟道层可以是GaN层，因此，与AlGaN层替代掺杂GaN缓冲层的半导体结构相反，可以形成掺杂缓冲层和沟道层之间的更平滑的界面。可以形成不可能出现电流崩溃且在室温下具有低导通电阻的高电子迁移率晶体管。
在阅读以下的实施例之后，可以更好地理解概念和设计考虑。为了简化概念和设计考虑的理解，作为特定的例子，以下的描述中的许多针对作为沟道层的材料的GaN。很清楚，本实用新型的实施例不限于GaN沟道层。在完全阅读说明书之后，本领域技术人员将理解，实施例仅是出于解释的目的，并且，不限制所附的权利要求的范围。
图1包括包含衬底100、成核层120和高电压阻挡层140的工件的一部分的截面图的示图。衬底100具有主表面102并且可包含硅、GaN、金刚石、蓝宝石(单晶Al2O3)、碳化硅(SiC)、氮化铝(AlN)、氮化镓(Ga2O3)、尖晶石(MgAl2O4)或另一适当的基本上单晶材料等。沿主表面102的特定材料和晶体取向的选择可依赖于随后在衬底100上之形成的高电压阻挡层140的成分。
成核层120可有助于外延生长高电压阻挡层140。在实施例中，成核层120可包含与随后形成的高电压阻挡层140共同的一种或更多种元素。在实施例中，成核层120可包含III-V材料，在特定的实施例中，成核层120可以是AlxGa(1-x)N，这里，0.8≤x≤1。在更特定的实施例中，成核层120是AlN层。成核层的厚度可以为在10nm～400nm的范围。
高电压阻挡层140可包含多个膜。膜的成分可依赖于电子器件通常操作时的电压、随后形成的沟道层的成分或者两者。对于相对高电压器件，高电压阻挡层可能需要支持300V、600V、1100V或甚至更高的电压。高电压阻挡层140的总厚度可以为在范围0.5微米～10微米中。在特定的实施例中，总厚度为在范围1微米～6微米中。当操作电压增加时，高电压阻挡层140的复杂性和总厚度会增加。高电压阻挡层140可包含III-V材料。在实施例中，高电压阻挡层140可包含逐步升级的AlGaN层。更特别地，高电压阻挡层140可包含AlyGa(1-y)N，这里，0≤y≤1，这里，当距离核层120的距离增加时，Al的含量减少且Ga的含量增加。例如，Al％逐步减少的不同膜，例如，最接近成核层120的膜，可具有例如近似60％的Al，覆盖层可具有例如近似40％Al等。在另一实施例中，高电压阻挡层140可包含超晶格结构，例如，具有交替的薄AlN和GaN膜或者交替的薄AlN和AlGaN膜或GaN膜或任何其它膜或可用于支持跨高电压阻挡层140的高电压的膜的组合。
高电压阻挡层140可以不被掺杂，或者与用C、Fe或任何其它载流子杂质或与高电压阻挡层一起使用的载流子杂质的组合掺杂。在示出的实施例中，高电压阻挡层140包含下区域142和上区域144。下区域142和上区域144中的每一个可包含单个膜、多个膜或较大的膜的一部分，并且，在另一实施例中，下区域142和上区域144可以是同一膜的一部分。载流子杂质的选择可影响支持电压的能力，并且，上区域144内的载流子杂质，诸如高电压阻挡层140的最上面的1000nm，可比下区域142更重要。
在实施例中，上区域144以及下区域142的可能全部或大部分可基本上没有诸如Fe、Si、Ge或者它们的任意组合的施主，或者不具有施主杂质类型。当用于晶体管或其它部件的电荷载流子是电子时，施主可能不能支持诸如至少500V、1100V的足够高或更高的电压。由Fe导致的另一特定的问题在于，它可导致Fe即使在供给关断之后也保持存在于反应器中的存储效果。因而，Fe将在掺杂轮廓中表现尾迹，这是不受控制的并由此是不希望的。在特定的实施例中，高电压阻挡层140基本上没有Fe。上区域144可包含诸如Be、C、Mg、Zn、Cd或它们的任意组合的受主。在特定的实施例中，上区域144可包含至少1×1019/cm-3的浓度的C。在另一特定的实施例中，可以使用不同的受主或受主的组合。
在图2中，在高电压阻挡层140之上形成掺杂缓冲层242和沟道层244。与沟道层244相比，掺杂缓冲层242更接近高电压阻挡层140，并且，在特定的实施例中，掺杂缓冲层242与高电压阻挡层140的上区域144接触。掺杂缓冲层242的成分和厚度可依赖于沟道层244的成分。首先描述沟道层244，然后描述掺杂缓冲层242。虽然一些细节是GaN沟道层所特有的，但在阅读本说明书之后，即使沟道层244的成分不是GaN，本领域技术人员能够实施满足其要求或需求的实施例。
沟道层244包含半导体材料，诸如III-V半导体材料。在另一实施例中，半导体材料包含单独一种族13元素，或者在另一实施例中包含至少两种不同的族13元素。在特定实施例中，半导体材料是GaN。
载流子杂质可在沟道层244内提供载流子捕获，并且，可具有受主或施主载流子类型。在特定的实施例中，载流子杂质是受主杂质类型，并且，在更特定的实施例中，载流子杂质是C。高密度二维电子气体(2DEG)可在沟道层244的界面和随后形成的势垒层附近形成，并且，是造成可通过使用沟道层244形成的晶体管的高迁移率和低电阻率的原因。2DEG电子的任何减少将增加晶体管的导通电阻(RON)。在实施例中，由于开始时的高电子密度，因此，受主可捕获沟道层244中的电子。一旦器件处于关断状态，来自栅极边缘、场板边缘和漏极边缘的高电场可从电子捕获中解除电子的捕获，并且，这些解除捕获的电子可被向着下面的层驱动。因此，受主(当载流子是电子时)或施主(当载流子是空穴时)的浓度可保持为在合理范围内尽可能地低。在特定实施例中，当使用金属有机化学气相沉积(MOCVD)以形成沟道层244时，受主可包含来自源气体的碳。当沟道层244生长时，一些碳可变得被加入。可通过控制诸如沉积温度和流速的沉积条件来控制碳含量。
在实施例中，沟道层244具有至少1×1013原子/cm3且至多1×1014原子/cm3、至多1×1015原子/cm3、至多5×1015原子/cm3或至多3×1016原子/cm3的载流子杂质浓度。在另一实施例中，载流子杂质浓度为1×1014原子/cm3～3×1016原子/cm3。在特定实施例中，最低的捕获浓度是所希望的，但是可能受生长或沉积条件和前体纯度限制。在实施例中，载流子杂质浓度可在沟道层244的整个厚度上是均匀的。
在实施例中，沟道层244具有至少650nm或者至少700nm的厚度。当厚度小于650nm时，诸如当为600nm或更小时，垂直泄漏电流会太高并且导致电流崩溃。在另一实施例中，沟道层244具有最多2000nm或最多1000nm的厚度。在另一实施例中，沟道层244具有在范围650nm～2000nm或700nm～1000nm中的厚度。
掺杂缓冲层242可有助于从沟道层244收集解除捕获的载流子。在实施例中，掺杂缓冲层242可包含III-V半导体材料。在特定实施例中，掺杂缓冲层242包含GaN。在特定实施例中，掺杂缓冲层和沟道层244包含相同的化合物半导体材料GaN。
载流子杂质可在掺杂缓冲层242内提供载流子捕获，并且可具有受主或施主杂质类型。在特定实施例中，载流子杂质是受主，并且，在更特定的实施例中，载流子杂质是C。与沟道层244相比，掺杂缓冲层242可具有更高的载流子杂质浓度。在实施例中，掺杂缓冲层242具有在至少1×1019原子/cm3、至少2×1019原子/cm3或至少5×1019原子/cm3的浓度的载流子杂质，并且，在另一实施例中，掺杂缓冲层242具有在至多1×1021原子/cm3的浓度的载流子杂质。在实施例中，载流子杂质浓度可在掺杂缓冲层242的整个厚度上是均匀的。
在实施例中，掺杂缓冲层242可具有至少300nm、至少400nm或至少450nm的厚度，并且，在另一实施例中，掺杂缓冲层242具有至多1500nm、至多1100nm或至多900nm的厚度。在另一实施例中，该区域具有300nm～1500nm、400nm～1100nm或450nm～900nm的厚度。与沟道层244的厚度相比，掺杂缓冲层242可具有相同、更大或更小的厚度。
如图3所示，在沟道层244上方形成势垒层350。势垒层350可包含III-V半导体材料。在实施例中，势垒层350包含至少两种不同的族13元素。在另一实施例中，势垒层350包含AlzGa(1-z)N，其中，0＜z＜1。在特定实施例中，z为至少0.18、至少0.20或至少0.22，并且，在另一特定实施例中，z为至多0.30、至多0.28或至多0.26。在特定实施例中，z为在范围0.18～0.30或0.20～0.28中。
在实施例中，势垒层350具有至少1×1014原子/cm3、至少1×1015原子/cm3或至少5×1015原子/cm3的载流子杂质浓度，并且，在另一实施例中，载流子杂质浓度为至多5×1018原子/cm3、至多1×1018原子/cm3或至多1×1017原子/cm3。在另一实施例中，载流子杂质浓度为在范围1×1014原子/cm3～5×1018原子/cm3、1×1015原子/cm3～1×1018原子/cm3、或5×1015原子/cm3～1×1017原子/cm3中。在实施例中，势垒层350中的载流子杂质浓度可被选择，以保持由于诸如碳的受主的较高内聚能量由这种受主导致的势垒层350的应力。在另一实施例中，其它的载流子杂质也可表现类似的效果。
在实施例中，势垒层350具有至少5nm、至少11nm或至少20nm的厚度，并且，在另一实施例中，势垒层350具有至多200nm、至多150nm或至多90nm的厚度。在另一实施例中，势垒层350具有在范围5nm～200nm、11nm～150nm或20nm～90nm中的厚度。
可通过使用分子束外延(MBE)、物理气相沉积(PVD)或者通过使用诸如例如金属有机化学气相沉积(MOCVD)技术、等离子增强化学气相沉积(PECVD)技术或低压化学气相沉积(LPCVD)技术等的化学气相沉积技术，形成成核层120、高电压阻挡层140、掺杂缓冲层242和沟道层244、势垒层350或它们的任意组合。在特定实施例中，高电压阻挡层140从成核层120外延生长，掺杂缓冲层242从高电压阻挡层140外延生长，沟道层244从掺杂缓冲层242外延生长，并且，势垒层350从沟道层244外延生长。可通过使用有机金属化合物、氢化物或卤化物作为化学气相沉积执行外延生长。在特定实施例中，可以使用烷基化合物。例如，镓源可包含Ga(CxH2x+2)3，这里，x为1～3。氮源可包含NH3或N2H4。如果需要或者希望，那么诸如受主或施主的载流子杂质可从源中的一个或更多个被加入(例如，C来自Ga源气体)，或者可被单独地添加。
如图4所示，处理可继续，以形成基本上完整的晶体管。在特定实施例中，晶体管是高电子迁移率晶体管(HEMT)。绝缘层420可在势垒层350之上形成并且包含一个或更多个绝缘膜。在实施例中，绝缘层420可包含氮化物化合物，诸如氮化硅或氮化铝等。在特定实施例中，绝缘层可在不破坏者真空的情况下原位生长，即，在形成势垒层350的同一沉积室中。当绝缘层420是氮化硅层时，绝缘层可有助于减少表面捕获。在另一实施例中，绝缘层420可包含氧化物膜。如果氧化物不相容或者导致沟道层244或下层的处理或其它问题，那么可在氧化物之前形成不同成分的膜。在特定实施例中，栅电介质层内的膜可包含氮化物，并且可被部分氧化以形成氧化物层。
绝缘层420的多个部分可在用于形成栅阱和源电极和漏电极的开口的位置上被去除。用于源电极和漏电极的开口可在绝缘层420内终止(示出)、在势垒层350内终止或者贯穿绝缘层420和势垒层350延伸。栅阱可在绝缘层420内终止(示出)或者延伸到势垒层350内。栅阱不延伸到沟道层244内。然后形成源电极442、栅电极444和漏电极446。在示出的实施例中，势垒层350被设置在沟道层244与栅电极444之间。栅电极444的进一步远离沟道层244并且更接近漏电极446的多个部分用作用于减少栅极-漏极电场和电容的屏蔽板。形成分别与源电极442和漏电极446电连接的互连462和466。互连462的在栅电极之上并且向着漏电极446延伸的部分用作用于减少栅极-漏极电场和电容的屏蔽板。虽然没有示出，但是，还形成与栅电极444的互连。如果需要或希望，那么可形成一个或更多个附加的绝缘层、导电插头和互连杆。并且，可以形成附加的晶体管。在特定实施例中，可并联地连接多个晶体管，以提供具有足够大沟道宽度的等价晶体管，以在晶体管接通时支持高电流流动。
图4包括耗尽模式晶体管的示图。在另一实施例中，如图5所示，可以形成增强模式晶体管。在图5中，可以形成具有诸如例如Mg的p型杂质类型的层544。在特定实施例中，层544包含AlaGa(1-a)N，这里，0＜a＜1。
在另一实施例(未示出)中，可在沟道层244之后且在势垒层350之前形成隔板层。隔板层可包含III-V半导体材料。在实施例中，隔板层包含至少两种不同的族13元素。在另一实施例中，隔板层可包含AlbGa(1-b)N，这里，0＜b＜1。在特定实施例中，b为至少0.40、至少0.50或至少0.60，并且，在另一特定实施例中，b为至多1.00、至多0.90或至多0.80。在特定实施例中，b为在范围0.04～1.00、0.50～0.90或0.60～0.80中。在另一实施例中，与势垒层350相比，隔板层具有更高的Al含量。
在实施例中，隔板具有至少1×1014原子/cm3、至少1×1015原子/cm3或至少5×1015原子/cm3的载流子杂质浓度，并且，在另一实施例中，载流子杂质浓度为至多5×1018原子/cm3、至多1×1018原子/cm3或至多1×1017原子/cm3。在另一实施例中，载流子杂质浓度为在范围1×1014原子/cm3～5×1018原子/cm3、1×1015原子/cm3～1×1018原子/cm3、或5×1015原子/cm3～1×1017原子/cm3中。在实施例中，隔板层中的载流子杂质浓度可被选择，以保持由于诸如碳的受主的较高内聚能量由这种受主导致的隔板层的应力。在另一实施例中，可通过其它的载流子杂质获得类似的效果。
在实施例中，隔板层比势垒层350薄，具有至少0.5nm、至少1nm或至少5nm的厚度，并且，在另一实施例中，隔板层具有至多10nm的厚度。在又一实施例中，隔板层具有在范围0.5nm～5nm中的厚度。
在这里描述的实施例可被用于形成相对更耐受电流崩溃的高电压器件。与诸如在约50V或更低的电压下动作的例如为射频器件的相对低电压器件相比，设计考虑可对诸如通常在150V、500V或更高的电压下动作的器件的相对高电压器件更严格。掺杂和沟道层242和244中的每一个具有足够的厚度以减少或阻挡相对高电压器件中的垂直泄漏电流(即，会另外流入到高电压阻挡层140中的泄漏电流)。并且，沟道层244的厚度有助于使电子捕获远离形成2DEG的区域。另外，当掺杂缓冲层242是GaN层时，与AlGaN层相比，它具有相对更平滑的表面。因此，通过使用上述的半导体结构形成的HEMT具有较低的在正常动作中出现电流崩溃的可能性。
在实施例中，可通过包含C作为受主掺杂剂的掺杂和沟道层242和244形成HEMT。这种HEMT的室温下的RON明显比对掺杂缓冲层242具有AlGaN层而不是C掺杂GaN层的相当的HEMT低。与在高电压阻挡层140与沟道层244之间具有AlGaN层的HEMT相比，具有C掺杂GaN层的高电压HEMT具有低20％～50％的室温RON。
掺杂缓冲层242和沟道层244中的每一个内的载流子杂质浓度在整个层中是基本上均匀的。因此，任意层及其紧邻层之间的载流子杂质浓度的变化，如果有的话，是逐步变化。高电压阻挡层140的上部区域144以及可能的下部区域142不是施主杂质类型。因此，不需要使浓度跨着掺杂缓冲层242的厚度逐渐变化。在掺杂缓冲层和沟道层具有施主杂质类型且高电压阻挡层140不是受主杂质类型的实施例中，类似的关系成立。
许多不同的方面和实施例是可能的。以下描述这些方面和实施例中的一些。在阅读本说明书之后，本领域技术人员将理解，这些方面和实施例仅是解释性的，不限制本实用新型的范围。实施例可根据以下列出的实施例中的任何一个或更多个。
实施例1.一种半导体结构，包括：
衬底；
在衬底上面的高电压阻挡层；
在高电压层上面的掺杂缓冲层；和
在掺杂缓冲层上面并且具有至少650nm的厚度的沟道层，
其中，
掺杂缓冲层和沟道层包含相同的化合物半导体材料，以及，
掺杂缓冲层具有在第一载流子杂质浓度的载流子杂质类型，沟道缓冲层具有在小于第一载流子杂质浓度的第二载流子杂质浓度的载流子杂质类型。
实施例2.根据实施例1所述的半导体结构，其中，
高电压阻挡层包含1000nm厚的近侧区域，
与高电压阻挡层的任何其它区域相比，掺杂缓冲层更接近近侧区域，以及，
近侧区域具有小于5×1015原子/cm3的Fe杂质浓度。
实施例3.根据实施例1所述的半导体结构，还包括源电极、漏电极和栅电极，其中，晶体管包含沟道层、源电极、漏电极和栅电极。
实施例4.根据实施例3所述的半导体结构，其中，晶体管是高电压、高电子迁移率晶体管。
实施例5.根据实施例1所述的半导体结构，其中，相同的化合物半导体材料是III-V半导体材料。
实施例6.根据实施例1所述的半导体结构，其中，相同的化合物半导体材料是GaN。
实施例7.根据实施例1的半导体结构结构，其中，载流子杂质是C，并且，第一载流子杂质浓度为至少1×1019原子/cm3。
实施例8.根据实施例7所述的半导体结构，其中，第二载流子杂质浓度为至多5×1016原子/cm3。
实施例9.根据实施例1所述的半导体结构，其中，半导体结构与除了沟道层的厚度至多为600nm以外相同的另一半导体结构相比，具有更低的垂直泄漏电流。
实施例10.根据实施例1所述的半导体结构，还包括在沟道层上面的势垒层。
实施例11.根据实施例10所述的半导体结构，还包括在势垒层上面的氮化硅层。
实施例12.一种半导体结构，包括：
衬底；
在衬底上面的高电压阻挡层；
在高电压层上面的掺杂缓冲层；和
在掺杂缓冲层上面的沟道层，
其中，
掺杂缓冲层和沟道层包含相同的化合物半导体材料，以及，
掺杂缓冲层具有在第一载流子杂质浓度的载流子杂质类型，沟道缓冲层具有在小于第一载流子杂质浓度的第二载流子杂质浓度的载流子杂质类型，
高电压阻挡层、掺杂缓冲层和沟道层中的每一个具有小于5×1015原子/cm3的Fe杂质浓度。
实施例13.一种形成半导体结构的过程，包括：在在衬底上面的高电压阻挡层之上形成掺杂缓冲层；在掺杂缓冲层之上形成沟道层，其中，
掺杂缓冲层和沟道层包含相同的化合物半导体材料，
掺杂缓冲层具有在第一载流子杂质浓度的载流子杂质类型，沟道缓冲层具有在小于第一载流子杂质浓度的第二载流子杂质浓度的载流子杂质类型，以及，
沟道层被形成为至少650nm的厚度。
实施例14.根据实施例13所述的过程，其中，载流子杂质为C。
实施例15.根据实施例14所述的过程，其中，通过使用相同的包含金属的前体形成掺杂缓冲层和沟道层，并且，以不同的温度形成掺杂缓冲层和沟道层。
实施例16.根据实施例14所述的过程，其中，包含金属的前体为Ga(CxH2x+2)3，这里，x是1～3，并且，载流子杂质是从包含金属的前体产生的。
实施例17.根据实施例13所述的过程，还包括在衬底之上形成高电压阻挡层，其中，高电压阻挡层包含沿与衬底相反的表面的1000nm厚的区域，并且，具有小于5×1015原子/cm3的Fe杂质浓度。
实施例18.根据实施例17所述的过程，其中，高电压阻挡层可支持跨高电压阻挡层的厚度的至少500V的电压差。
实施例19.根据实施例18所述的过程，还包括在沟道层之上形成势垒层，其中，势垒层包含Al(1-x)GaxN，其中，0＜x＜1。
实施例20.根据实施例19所述的过程，还包括在势垒层之上形成氮化硅层。
注意，不是以上在一般描述或例子中描述的所有活动都是必要的，可能不需要特定活动的一部分，并且，除了描述的那些以外，可以执行一个或更多个其它活动。并且，列出的活动的次序未必是执行它们的次序。
以上关于特定实施例描述了益处、其它优点和问题解决方案。但是，益处、优点、问题解决方案和可导致任何益处、优点或方案出现或变得明显的任何特征不应被解释为任何或所有权利要求的关键、必要或基本特征。
这里描述的实施例的说明书和解释是为了提供各种实施例的结构的一般理解。说明书和解释不是用作使用在这里描述的结构或方法的装置和系统的所有要素和特征的详尽和全面描述。各单独的实施例也可在一个单个实施例中组合地提供，并且，相反，也可单独或者以任意的组合提供在单个实施例的情况下简要描述的各种特征。并且，参考在范围中所述的值包含该范围内的每一个值。许多其它的实施例对于本领域技术人员来说可能只有在阅读本说明书之后才显而易见。可以使用并且从本公开导出其它实施例，使得可以在不背离本公开的范围的情况下提出结构替代、逻辑替代或其它变化。因此，本公开要被视为解释性的，而不是限制性的。

Claims (10)

1.一种半导体结构，其特征在于包括：
衬底；
在衬底上面的高电压阻挡层；
在高电压层上面的掺杂缓冲层；和
在掺杂缓冲层上面并且具有至少650nm的厚度的沟道层，
其中，
掺杂缓冲层和沟道层包含相同的化合物半导体材料，以及，
掺杂缓冲层具有在第一载流子杂质浓度的载流子杂质类型，沟道缓冲层具有在小于第一载流子杂质浓度的第二载流子杂质浓度的载流子杂质类型。
2.根据权利要求1所述的半导体结构，其特征在于，
高电压阻挡层包含1000nm厚的近侧区域，
与高电压阻挡层的任何其它区域相比，掺杂缓冲层更接近所述近侧区域，以及，
所述近侧区域具有小于5×1015原子/cm3的Fe杂质浓度。
3.根据权利要求1所述的半导体结构，其特征在于还包括源电极、漏电极和栅电极，其中，晶体管包含沟道层、源电极、漏电极和栅电极。
4.根据权利要求3所述的半导体结构，其特征在于，晶体管是高电压、高电子迁移率晶体管。
5.根据权利要求1所述的半导体结构，其特征在于，相同的化合物半导体材料是III-V半导体材料。
6.根据权利要求1所述的半导体结构，其特征在于，相同的化合物半导体材料是GaN。
7.根据权利要求1所述的半导体结构，其特征在于还包括在沟道层上面的势垒层，和在势垒层上面的氮化硅层。
8.根据权利要求1至7中任一项所述的半导体结构，其特征在于，载流子杂质是C，并且，第一载流子杂质浓度为至少1×1019原子/cm3。
9.根据权利要求7所述的半导体结构，其特征在于，第二载流子杂质浓度为至多5×1016原子/cm3。
10.一种半导体结构，其特征在于包括：
衬底；
在衬底上面的高电压阻挡层；
在高电压层上面的掺杂缓冲层；和
在掺杂缓冲层上面的沟道层，
其中，
掺杂缓冲层和沟道层中的每一个为GaN层，
掺杂缓冲层具有在至少1×1019原子/cm3的第一载流子杂质浓度的载流子杂质类型，沟道缓冲层具有在至多5×1016原子/cm3的第二载流子杂质浓度的载流子杂质类型，以及，
高电压阻挡层、掺杂缓冲层和沟道层中的每一个具有小于5×1015原子/cm3的Fe杂质浓度。
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