TW201916357A - 半導體功率元件 - Google Patents

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Abstract

本公開內容揭示一種半導體功率元件，其包含︰一基板；一位於基板上的緩衝結構；一位於緩衝結構上的背障壁結構；一位於背障壁結構上的通道層；以及一位於通道層上的障壁層；其中背障壁結構包含一第一功能層、一第一背障壁層以及一中間層，第一功能層位於緩衝結構上，第一背障壁層位於第一功能層上，以及中間層位於第一背障壁層以及第一功能層之間；其中第一背障壁層的材料包含Alx1 Ga1-x1 N，第一功能層的材料包含Alx2 Ga1-x2 N，0＜x1≦1， 0≦x2≦1，且x1≠x2，其中中間層包含一碳摻雜或鐵摻雜的材料。

Description

半導體功率元件
本公開內容有關於一種半導體元件，尤其關於一種半導體功率元件。
近年來，隨著對高頻或高功率產品的需求不斷增長，由氮化鎵(GaN)材料製成並具有AlGaN / GaN疊層的半導體元件因具有高電子遷移率並能夠在高頻、高功率和高溫下運行的特性而被廣泛用於電源、DC / DC轉換器、DC / AC反向器、不斷電電源、車輛、馬達和風力發電等。
本公開內容提供一種半導體功率元件，其包含︰一基板；一位於基板上的緩衝結構；一位於緩衝結構上的背障壁結構；一位於背障壁結構上的通道層；以及一位於通道層上的障壁層；其中背障壁結構包含一第一功能層、一第一背障壁層以及一中間層，第一功能層位於緩衝結構上，第一背障壁層位於第一功能層上，以及中間層位於第一背障壁層以及第一功能層之間；其中第一背障壁層的材料包含Alx1 Ga1-x1 N，第一功能層的材料包含Alx2 Ga1-x2 N，0＜x1≦1， 0≦x2≦1，且x1≠x2，其中中間層包含一碳摻雜或鐵摻雜的材料。
以下實施例將伴隨著圖式說明本發明之概念，在圖式或說明中，相似或相同之部分係使用相同之標號，並且在圖式中，元件之形狀或厚度可擴大或縮小。需特別注意的是，圖中未繪示或說明書未描述之元件，可以是熟習此技藝之人士所知之形式。
第1圖為半導體功率元件10的剖面圖。半導體功率元件10為空乏型(D-mode)功率元件。半導體功率元件10包含一基板1、一形成在基板1上的成核結構2、一形成在成核結構2上的緩衝結構3、一形成在緩衝結構3上的通道層4以及一形成在通道層4上的障壁層5。半導體功率元件10更包含一形成在障壁層5上的源極電極6、一閘極電極7以及一汲極電極8。藉由通道層4和障壁層5的自發極化和壓電極化，通道層4中接近通道層4與障壁層5的介面形成二維電子氣9(two-dimensional electron gas，2DEG)。
在D-mode功率元件10中，當閘極電極電壓(Vg)為負電壓並被施加到閘極電極7時，由於通道層4和障壁層5的能隙提升至費米能階之上，2DEG 9會被空乏。當閘極電極電壓小於半導體功率元件10的臨界電壓(Vth)時，閘極電極7下面的2DEG 9完全被空乏，此為關閉狀態。於一實施例中，半導體功率元件10包含複數個缺陷，例如緩衝結構3中的缺陷區域11。如第1圖所示，當半導體功率元件10操作於開閉操作(開閉狀態)時，2DEG 9中的一些電子將朝向其他層漂移，甚至在關閉狀態下被捕獲在缺陷區域11中。
由於缺陷區域11和2DEG 9中的電子之間的電子排斥，在缺陷區域11中被捕獲的電子會導致2DEG 9濃度降低，2DEG 9濃度降低的部位13如第1圖中所示，其對應於缺陷區域11並位在缺陷區域11的上方。因在缺陷區域11被捕獲的電子會增加半導體功率元件10的導通電阻和臨界電壓，導致接下來的開閉操作中的汲極-源極電流(Ids )降低，這種電流崩潰的現象會降低半導體功率元件10的效率。
一種評估電流崩潰之影響的方法是比較半導體功率元件在關閉狀態的應力狀況之前操作的導通電阻RON1 和半導體功率元件在關閉狀態的應力狀況之後操作的導通電阻RON2 ，可以獲得RON2 / RON1 的比值以評估半導體功率元件PD的電流崩潰的影響。如果RON2 / RON1 的比值接近1，則電流崩潰的影響不存在或不明顯，且半導體功率元件PD的表現可以維持且沒有衰退現象。如果RON2 / RON1 的比值大於1，可以得出電流崩潰的影響存在於半導體功率元件PD中的結論。
於一實施例中，第2A圖為用於測量具有源極電極S、汲極電極D和閘極電極G的半導體功率元件的導通電阻的電路。一汲極-源極電壓Vds 被提供在汲極電極和源極電極之間且自源極電極輸出。一閘極電極(Vg )在開閉操作中用於開啟或是關閉半導體功率元件PD。半導體功率元件PD的汲極-源極電流(Ids )在開閉操作中對應地被測量。第2B圖為半導體功率元件PD在開閉操作中提供的汲極-源極電壓(drain-to-source voltage，Vds ) 、提供的閘極電壓(gate voltage ，Vg )以及量測到的源極-汲極電流(source -to- drain current，IdS )的波形訊號，第2B圖顯示半導體功率元件PD在一時段Ton1 為開啟、在一時段Toff 為關閉以及在符合Vg的變化之一時段Ton2 再度開啟。
於一實施例中，時段Ton1 、Toff 和Ton2 分別是60ms、10s和60ms。在Ton1 時段中，Vg 保持在0V，並且Vds 從0V連續變化至20V，且Ids 相應地被測量。對應於時段Ton1 中改變的Vds 的Ids 的變化可以在包含線性Ids -Vds 區段的Ids -Vds 特性曲線圖(未顯示)中呈現。在Ids -Vds 特性曲線圖中，藉由計算線性Ids -Vds 區段的斜率的倒數，可以獲得半導體功率元件PD在關閉狀態的應力狀況之前操作的導通電阻RON1 。在TOFF 時段，Vg 保持在-10V，Vds 保持在200V，半導體功率元件PD關閉，因此Ids 約為0A。換句話說，半導體功率元件PD在Vds 為200V的TOFF 時段中持續受到應力。然後，半導體功率元件PD在時段TON2 時段以相同的操作條件再次開啟，並且對應於時段Ton2 中改變的Vds 的Ids 的變化可以在包含線性Ids -Vds 區段(未顯示)的Ids -Vds 特性曲線圖(未顯示)中呈現。在Ids -Vds 特性曲線圖中，藉由計算線性Ids -Vds 區段的斜率的倒數，可以獲得半導體功率元件PD在關閉應力狀態下之後操作的導通電阻RON2 。如前所述，比值RON2 / RON1 來可以用以評估半導體功率元件PD的電流崩潰的影響。如果比值RON2 / RON1 接近於1，則電流崩潰的影響不存在或不明顯，並且半導體功率元件PD的表現可以維持且沒有衰退現象。如果比值RON2 / RON1 大於1，可以得出電流崩潰的影響存在於半導體功率元件PD中的結論。
第3圖為本公開內容之第一實施例之半導體功率元件1000的剖面圖。請參閱第3圖，半導體功率元件1000包含一基板100、形成在基板100上的一成核結構101、形成在成核結構101上的一緩衝結構102、形成在緩衝結構102上的一背障壁結構103、形成在背障壁結構103上的一通道層104、形成在通道層104上的一障壁層105、形成在障壁層105上的蓋層106以及形成在蓋層106上的一源極電極107、一閘極電極108以及一汲極電極109。
半導體功率元件1000的源極電極107、閘極電極108以及汲極電極109的位置和結構可以依據半導體功率元件1000的不同設計對應調整，例如空乏型(D-mode)功率元件或增強型(E-mode)功率元件。
於一實施例中，源極電極107和/或汲極電極109可以直接形成在蓋層106、障壁層105、通道層104、背障壁結構103或緩衝結構102上。
在為凹槽增強型功率元件(未顯示)的另一實施例中，閘極電極108可以形成在穿過蓋層106和障壁層105且暴露部分通道層104的凹槽(未顯示)中。
在為p-GaN增強型功率元件(未顯示)的另一實施例中，閘極電極108可以形成在p-GaN層(未顯示)上，p-GaN層形成在蓋層106或障壁層105上。
於一實施例中，成核結構101包含一或複數層。於本實施例中，成核結構101包含一低溫(LT)成核層1011以及一形成在低溫成核層1011上的高溫(HT)成核層1012。於一實施例中，成核結構101是用於減少隨後成長在基板上之層的成長應力。
於本實施例中，低溫約為950℃至1000℃之間，且高溫約為1010℃至1500℃。
於一實施例中，緩衝結構102包含一或複數層。於本實施例中，緩衝結構102包含一應變結構1021以及一形成在應變結構1021上的高電阻厚層1022。
於一實施例中，形成成核結構101、緩衝結構102、背障壁結構103、通道層104、障壁層105或蓋層106的方法包含物理氣相沉積(physical vapor deposition ，PVD)、原子層沉積(atomic layer deposition ，ALD)、金屬有機化學氣相沉積(metal-organic chemical vapor deposition ，MOCVD)或分子束外延(molecular-beam epitax，MBE)。於本實施例中，生長低溫成核層1011和/或高溫成核層1012的方法是MOCVD。於本實施例中，生長成核結構101、緩衝結構102、背障壁結構103、通道層104、障壁層105和蓋層106的方法是MOCVD。
於一實施例中，背障壁結構103包含一功能層1031、形成在功能層1031上的高電阻中間層1032以及形成在高電阻中間層1032上的第一背障壁層1033。於本實施例中，功能層1031包含一第二背障壁層。
於一實施例中，基板100的材料包含導電材料或絕緣材料。導電材料包含矽(Si)、碳化矽(SiC)、氮化鎵(GaN)或砷化鎵(GaAs)。絕緣材料包含藍寶石或絕緣層上覆矽(silicon on insulator，SOI)。於本實施例中，基板100包含Si。
於一實施例中，低溫成核層1011和高溫成核層1012的材料包含半導體材料，例如氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化鎵(GaN)、氮化銦鎵(InGaN)、氮化鋁銦鎵(AlInGaN)或其組合。於本實施例中，低溫成核層1011和高溫成核層1012的材料皆包含AlN。
於一實施例中，低溫成核層1011的厚度為10至100 奈米 (nm)。於本實施例中，低溫成核層1011的厚度大約為40 nm。
於一實施例中，高溫成核層1012的厚度為100 nm至200 nm。於本實施例中，高溫成核層1012大約為150 nm。
於一實施例中，緩衝結構102的應變結構1021包含一對或複數對的兩層應變層(未顯示)。兩層應變層的材料包含AlN/AlGaN或AlGaN/AlGaN。於一實施例中，每對應變結構1021包含具有不同摻雜條件的相同或不同材料，例如一對的未摻雜材料和摻雜材料。未摻雜材料/摻雜材料可以為未摻雜的AlGaN /摻雜的AlGaN、未摻雜的AlN /摻雜的AlN、未摻雜的AlN /摻雜的AlGaN或未摻雜的AlGaN /摻雜的AlN。於本實施例中，未摻雜材料/摻雜材料為碳摻雜的AlN/未摻雜AlGaN。於一實施例中，應變結構1021包含一超晶格結構，超晶格結構包含Alm Ga1-m N以及Aln Ga1-n N，其中0≤m≤1，0≤n≤1。
於一實施例中，應變結構1021包含50至100對。於本實施例中，應變結構1021包含80對。於一實施例中，每層應變層的厚度為5 nm至30 nm。
於一實施例中，高電阻厚層1022包含摻雜有碳(C)或鐵(Fe)的GaN或AlGaN。高電阻厚層1022的厚度為1 微米(μm)至5 μm。於本實施例中，高電阻厚層1022的厚度大於或等於2 μm。
於一實施例中，高電阻厚層1022中的碳(C)或鐵(Fe)的摻雜濃度為至少1018 cm-3 。
於一實施例中，緩衝結構102在此是指夾合在兩種材料分別構成的結構之間，用於緩衝兩種材料的晶格常數之間差異的結構。於一實施例中，高電阻厚層1022被設計用於阻擋通過緩衝結構102或基板100中的漏電流路徑的漏電流。
第4圖為本公開內容之第一實施例之半導體功率元件1000沿著第3圖所示的A-A'線的能帶圖。在第4圖中，水平軸指的是沿著第3圖中A-A'線的半導體功率元件1000的每一層，縱軸表示能隙圖的相對能量，EF 表示費米能階，EC 表示導帶，EV 表示價帶。 2DEG 19，是第4圖中所示的相對低的能隙，其形成在通道層104中靠近通道層104和障壁層105的界面處。
請參閱第4圖，於本實施例中，功能層為第二背障壁層1031。第二背障壁層1031與緩衝結構102之間的界面包含另一個相對較低的能隙，較容易將電子捕獲在緩衝結構102中。因此，第一背障壁層1033和包含較高能隙的第二背障壁層1031可以阻擋電子穿過第二背障壁層1031和第一背障壁層1033並被捕獲在緩衝結構102中。此外，形成在第一背障壁層1033與第二背障壁層1031之間的高電阻中間層1032也可以阻擋電子被捕獲在緩衝結構102中。電流崩潰效應可以藉由背障壁結構103降低。
於一實施例中，第二背障壁層1031的材料包含Alx1 Ga1-x1 N，0≤x1≤1。於本實施例中，Al的組成比x1等於或大於0.5。第二背障壁層1031的厚度為5 nm至50 nm。於本實施例中，第二背障壁層1031的厚度等於或小於20 nm。因此，一層高能隙、薄厚度且位於緩衝結構102與通道層104之間的第二背障壁層1031能減少電子穿過並被捕獲在緩衝結構102中以減少電流崩潰的影響。
於一實施例中，第一背障壁層1033的材料包含Alx2 Ga1-x2 N，0≤x2≤1。於本實施例中，Al的組成比x2等於或大於0.5。第一背障壁層1033的厚度為5 nm至50 nm。於本實施例中，第一背障壁層1033的厚度等於或小於20 nm，且第一背障壁層1033為未摻雜。於本實施例中，Al的組成比x1等於或大於Al的組成比x2。因此，第二背障壁層1031的能隙等於或高於第一背障壁層1033的能隙以進一步降低電流崩潰的影響。
於本實施例中，高電阻中間層1032的材料包含具有摻雜物的材料，摻雜物例如為碳(C)或鐵(Fe)。摻雜物不限於碳或鐵。可以根據不同的設計選擇任何摻雜物或材料以符合高電阻中間層1032的高電阻材料。
於一實施例中，高電阻中間層1032中的作為摻雜物的碳或鐵的摻雜濃度至少為1018 cm-3 以達到高電阻。由於高電阻中間層1032的高電阻性質，可以防止電子穿過高電阻中間層1032，並且降低漏電流的影響。
於一實施例中，高電阻中間層1032的厚度小於或等於100 nm，且高電阻中間層1032的材料包含GaN、AlGaN、InGaN或AlInGaN。於本實施例中，高電阻中間層1032包含碳摻雜的GaN。高電阻中間層1032的厚度大約為100 nm。
於一實施例中，通道層104的材料包含GaN、AlGaN、AlInGaN、InGaN或其組合。障壁層105的材料包含GaN、AlGaN、AlInGaN、InGaN或其組合。於本實施例中，通道層104的材料包含GaN，且障壁層105的材料包含Aly Ga1-y N，0 ＜y≤1。通道層104的厚度為100 nm至500 nm，並且障壁層105的厚度為10 nm至50 nm。於本實施例中，障壁層105的厚度等於或小於20 nm。
於一實施例中，蓋層106的材料包含GaN，並且蓋層106的厚度為2 nm到50 nm。於本實施例中，蓋層106的厚度小於或等於10 nm。
第5圖為本公開內容之第二實施例之半導體功率元件2000的剖面圖。請參閱第5圖，半導體功率元件2000包含一基板200、形成在基板200上的一成核結構201、形成在成核結構201上的一緩衝結構202、形成在緩衝結構202上的一背障壁結構203、形成在背障壁結構203上的一通道層204上、形成在通道層204上的一障壁層205、形成在障壁層205上的一蓋層206以及形成在蓋層206上的源極電極207、閘極電極208和汲極電極209。
半導體功率元件2000的源極電極207、閘極電極208和汲極電極209的位置和結構可以依據半導體功率元件2000的不同設計對應調整，例如空乏型(D-mode)功率元件或增強型(E-mode)功率元件。
於一實施例中，背障壁結構203包含一功能層2031、形成在功能層2031上的高電阻中間層2032以及形成在高電阻中間層2032上的背障壁層2033。於本實施例中，功能層2031包含一間隔層。
於一實施例中，基板200的材料包含導電材料或絕緣材料。導電材料包含Si、SiC、GaN或GaAs。絕緣材料包含藍寶石或SOI。於本實施例中，基板200包含Si。
於一實施例中，成核結構201包含一或複數層。於本實施例中，成核結構201包含低溫成核層2011以及形成在低溫成核層2011上的高溫 成核層2012。於一實施例中，成核結構201是用於減少隨後成長在基板上之層的成長應力。
於本實施例中，低溫約為950℃至1000℃之間，且高溫約為1010℃至1500℃。
於一實施例中，緩衝結構202包含一或複數層。於本實施例中，緩衝結構202包含應變結構2021以及形成在應變結構2021上的一高電阻厚層2022。
於一實施例中，形成成核結構201、緩衝結構202、背障壁結構203、通道層204、障壁層205或蓋層206的方法包含物理氣相沉積(physical vapor deposition ，PVD)、原子層沉積(atomic layer deposition ，ALD)、金屬有機化學氣相沉積(metal-organic chemical vapor deposition ，MOCVD)或分子束外延(molecular-beam epitax，MBE)。於本實施例中，生長低溫成核層2011和/或高溫成核層2012的方法是MOCVD。於本實施例中，生長成核結構201、緩衝結構202、背障壁結構203、通道層204、障壁層205和蓋層206的方法是MOCVD。
於一實施例中，低溫成核層2011和高溫成核層2012的材料包含半導體材料，例如氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化鎵(GaN)、氮化銦鎵(InGaN)、氮化鋁銦鎵(AlInGaN)或其組合。於本實施例中，低溫成核層21011和高溫成核層2012的材料皆包含AlN。
低溫成核層2011的厚度為10至100 nm。於本實施例中，低溫成核層2011的厚度約為40 nm。
於一實施例中，高溫成核層2012的厚度為100 nm至200 nm。於本實施例中，高溫成核層2012約為150 nm。
於一實施例中，緩衝結構202的應變結構2021包含一對或複數對的兩層應變層(未顯示)。兩層應變層的材料包含AlN/AlGaN或AlGaN/AlGaN。於一實施例中，每對應變結構2021包含具有不同摻雜條件的相同或不同材料，例如一對的未摻雜材料和摻雜材料。未摻雜材料/摻雜材料可以為未摻雜的AlGaN /摻雜的AlGaN、未摻雜的AlN /摻雜的AlN、未摻雜的AlN /摻雜的AlGaN或未摻雜的AlGaN /摻雜的AlN。於本實施例中，未摻雜材料/摻雜材料為碳摻雜的AlN/未摻雜AlGaN。於一實施例中，應變結構2021包含一超晶格結構，超晶格結構包含Alm Ga1-m N以及Aln Ga1-n N，其中0≤m≤1，0≤n≤1。
於一實施例中，應變結構2021包含50至100對。於本實施例中，應變結構2021包含80對。於一實施例中，每層應變層的厚度為5 nm至30 nm。
於一實施例中，高電阻厚層2022包含摻雜有碳(C)或鐵(Fe)的GaN或AlGaN。高電阻厚層2022的厚度為1 μm至5 μm。於本實施例中，高電阻厚層2022的厚度大於或等於2 μm。
於一實施例中，高電阻厚層2022中的碳(C)或鐵(Fe)的摻雜濃度為至少1018 cm-3 。
於一實施例中，緩衝結構202在此是指夾合在兩種材料分別構成的結構之間，用於緩衝兩種材料的晶格常數之間差異的結構。
於一實施例中，高電阻厚層2022被設計用於阻擋通過緩衝結構102或基板100中的漏電流路徑的漏電流。
於一實施例中，功能層為間隔層2031。間隔層2031的材料包含Alx3 Ga1-x3 N，0≤x3≤1。於本實施例中，Al的組成比x3 = 0，亦即，間隔層2031為一GaN層。間隔層2031的厚度為200 nm至1000 nm。
於一實施例中，間隔層2031包含摻雜或未摻雜的材料。於本實施例中，間隔層2031包含未摻雜的材料。在此情形下，間隔層2031包含插入在緩衝結構202與通道層204之間的一相對厚和/或未摻雜的層，能夠減少電子在緩衝結構202中被捕獲，藉以減少電流崩潰的影響。
於一實施例中，背障壁層2033的材料包含Alx4 Ga1-x4 N，0≤x4≤1。於本實施例中，Al的組成比x4等於或大於0.5。背障壁層2033的厚度為5 nm至50 nm。於本實施例中，背障壁層2033的厚度等於或小於20 nm。
於一實施例中，高電阻中間層2032中的摻雜濃度至少為1018 cm-3 以達到高電阻。
於本實施例中，高電阻中間層2032的材料包含具有摻雜物的材料，摻雜物例如為碳或鐵。高電阻中間層2032是用於避免漏電流的影響。此外，摻雜物不限於碳或鐵。可以根據不同的設計選擇任何摻雜物或材料以達到高電阻的特性。
於一實施例中，高電阻中間層2032的厚度小於或等於100 nm，且高電阻中間層2032的材料包含GaN、AlGaN、InGaN或AlInGaN。於本實施例中，高電阻中間層2032包含碳作為摻雜物的GaN層，且其厚度大約為60 nm。
此外，通道層204形成在背障壁結構203上，且障壁層205形成在通道層204上。因為自發極化和壓電極化效應，2DEG 29形成在通道層204中靠近通道層204以及障壁層205之間的界面處。
於一實施例中，通道層204的材料包含半導體材料，例如GaN，AlGaN、AlInGaN、InGaN或其組合。於一實施例中，障壁層205的材料包含GaN、AlGaN、AlInGaN、InGaN或其組合。於本實施例中，通道層204的材料包含GaN，且障壁層205的材料包含Aly Ga1-y N，0 ＜y≤1。
於一實施例中，通道層204的厚度為100 nm至300 nm，且障壁層205的厚度為10 nm至50 nm。於本實施例中，障壁層205的厚度等於或小於20 nm。
於一實施例中，蓋層206形成在障壁層205上。蓋層206的材料包含GaN，且蓋層106的厚度為2 nm到50 nm。於本實施例中，蓋層106的厚度小於或等於10 nm。
於一實施例中，源極電極207和/或汲極電極209可以直接形成在蓋層106、障壁層205、通道層204、背障壁結構203或緩衝結構202上。
在為凹槽增強型功率元件(未顯示)的另一實施例中，閘極電極208可以形成在穿過蓋層206和障壁層205且暴露部分通道層204的凹槽(未顯示)中。
在為p-GaN增強型功率元件(未顯示)的另一實施例中，閘極電極208可以形成在p-GaN層(未顯示)上，p-GaN層形成在蓋層206或障壁層205上。
第6A圖顯示本公開內容之半導體功率元件10的Ids -Vds 特性曲線圖。於第6A圖中，實線表示半導體功率元件10在關閉狀態的應力狀況之前操作的Ids-Vds特性，虛線表示半導體功率元件10在關閉狀態的應力狀況之後操作的Ids-Vds特性條件。基於上述方法，可評估電流崩潰的影響。請參閱第6A圖，關閉狀態的應力狀態之前以及之後的線性區段的線性回歸曲線(未顯示)的斜率的倒數可以分別表示在關閉狀態的應力狀態之前操作的導通電阻RON1 以及在關閉狀態的應力狀態之後操作的導通電阻RON2 。
第6B圖顯示本公開內容之半導體功率元件1000的Ids -Vds 特性曲線圖。於第6A圖中，實線表示半導體功率元件1000在關閉狀態的應力狀況之前操作的Ids -Vds 特性，虛線表示半導體功率元件1000在關閉狀態的應力狀況之後操作的Ids -Vds 特性條件。基於上述方法，可評估電流崩潰的影響。請參閱第6B圖，關閉狀態的應力狀態之前以及之後的線性區段的線性回歸曲線(未顯示)的斜率的倒數可以分別表示在關閉狀態的應力狀態之前操作的導通電阻RON1 以及在關閉狀態的應力狀態之後操作的導通電阻RON2 。
第6C圖顯示本公開內容之半導體功率元件2000的Ids -Vds 特性曲線圖。於第6A圖中，實線表示半導體功率元件2000在關閉狀態的應力狀況之前操作的Ids -Vds 特性，虛線表示半導體功率元件2000在關閉狀態的應力狀況之後操作的Ids -Vds 特性條件。基於上述方法，可評估電流崩潰的影響。請參閱第6C圖，關閉狀態的應力狀態之前以及之後的線性區段的線性回歸曲線(未顯示)的斜率的倒數可以分別表示在關閉狀態的應力狀態之前操作的導通電阻RON1 以及在關閉狀態的應力狀態之後操作的導通電阻RON2 。
經過計算之後，第6A圖所示的半導體功率元件10的RON2 / RON1 的比值為1.14，第6B圖所示的半導體功率元件1000的RON2 / RON1 的比值約為1，且第6C圖所示的半導體功率元件2000的RON2 / RON1 的比值也約為1。根據這些結果，可得知本公開內容的第一實施例的半導體功率元件1000以及第二實施例半導體功率元件2000的結構可降低電流崩潰的影響。
第7圖為本公開內容之第三實施例之半導體功率元件3000的剖面圖。請參閱第7圖，半導體功率元件3000包含一基板300、形成在基板300上的一成核結構301、形成在成核結構301上的一緩衝結構302、形成在緩衝結構302上的一背障壁結構303、形成在背障壁結構303上的一通道層304、形成在通道層304上的一障壁層305、形成在障壁層305上的一蓋層306以及形成在蓋層306上的源極電極307、閘極電極308和汲極電極309。
於一實施例中，成核結構301包含一或複數層。於本實施例中，成核結構301包含一低溫成核層3011以及一形成在低溫成核層3011上的高溫成核層3012。於一實施例中，成核結構301是用於減少隨後成長在基板上之層的成長應力。
於本實施例中，低溫約為950℃至1000℃之間，且高溫約為1010℃至1500℃。
於一實施例中，緩衝結構302包含一或複數層。於本實施例中，緩衝結構302包含一應變結構3021以及一形成在應變結構3021上的高電阻厚層3022。
於一實施例中，背障壁結構303包含一形成在緩衝結構302上的功能層3031、形成在功能層3031上的高電阻中間層3032以及形成在高電阻中間層3032上的第一背障壁層3033。於本實施例中，功能層3031包含一第二背障壁層3031，其用於降低電流崩潰的影響。
於一實施例中，基板300的材料包含導電材料或絕緣材料。導電材料包含矽(Si)、碳化矽(SiC)、氮化鎵(GaN)或砷化鎵(GaAs)。絕緣材料包含藍寶石或絕緣層上覆矽(silicon on insulator，SOI)。於本實施例中，基板300包含Si。
於一實施例中，形成成核結構301、緩衝結構302、背障壁結構303、通道層304、障壁層305或蓋層306的方法包含物理氣相沉積(physical vapor deposition ，PVD)、原子層沉積(atomic layer deposition ，ALD)、金屬有機化學氣相沉積(metal-organic chemical vapor deposition ，MOCVD)或分子束外延(molecular-beam epitax，MBE)。於本實施例中，生長低溫成核層3011和/或高溫成核層3012的方法是MOCVD。於本實施例中，生長成核結構301、緩衝結構302、背障壁結構303、通道層304、障壁層305和蓋層306的方法是MOCVD。
於一實施例中，低溫成核層3011和高溫成核層3012的材料包含半導體材料，例如氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化鎵(GaN)、氮化銦鎵(InGaN)、氮化鋁銦鎵(AlInGaN)或其組合。於本實施例中，低溫成核層3011和高溫成核層3012的材料皆包含AlN。
於一實施例中，緩衝結構302的應變結構3021包含一對或複數對的兩層應變層(未顯示)。兩層應變層的材料包含AlN/AlGaN或AlGaN/AlGaN。於一實施例中，每對應變結構3021包含具有不同摻雜條件的相同或不同材料，例如一對的未摻雜材料和摻雜材料。未摻雜材料/摻雜材料可以為未摻雜的AlGaN /摻雜的AlGaN、未摻雜的AlN /摻雜的AlN、未摻雜的AlN /摻雜的AlGaN或未摻雜的AlGaN /摻雜的AlN。於本實施例中，未摻雜材料/摻雜材料為碳摻雜的AlN/未摻雜AlGaN。
於一實施例中，應變結構3021包含50至100對。於本實施例中，應變結構3021包含80對。於一實施例中，每層應變層的厚度為5 nm至30 nm。於一實施例中，應變結構3021包含一超晶格結構，超晶格結構包含Alm Ga1-m N以及Aln Ga1-n N，其中0≤m≤1，0≤n≤1。
於一實施例中，高電阻厚層3022包含摻雜有碳(C)或鐵(Fe)的GaN或AlGaN。於一實施例中，高電阻厚層3022中的碳(C)或鐵(Fe)的摻雜濃度為至少1018 cm-3 。
於一實施例中，高電阻厚層3022的厚度為1 μm至5 μm。於本實施例中，高電阻厚層3022的厚度大於或等於2 μm。
於一實施例中，緩衝結構302在此是指夾合在兩種材料分別構成的結構之間，用於緩衝兩種材料的晶格常數之間差異的結構。高電阻厚層3022被設計用於阻擋通過緩衝結構302或基板300中的漏電流路徑的漏電流。
於本實施例中，功能層3031包含一第一功能層30311以及一第二功能層30312，第二功能層30312形成在第一功能層30311以及緩衝結構302之間。於本實施例中，第一功能層30311包含一第二背障壁層。第二功能層30312包含一間隔層。
於一實施例中，第二功能層為間隔層30312。間隔層30312的材料包含Alx5 Ga1-x5 N，0≤x5≤1。於本實施例中，Al的組成比x5 = 0，亦即，間隔層30312為一GaN層。間隔層30312的厚度為200 nm至1000 nm。
於一實施例中，間隔層30312包含未摻雜或摻雜的材料。
於一實施例中，第二背障壁層(第一功能層)30311的材料包含Alx6 Ga1-x6 N，0≤x6≤1。於本實施例中，Al的組成比x6等於或大於0.5。第二背障壁層30311的厚度為5 nm至50 nm。因此，間隔層30312，其包含一相對厚的且未摻雜的層，以及第二背障壁層30311，其包含插入在緩衝結構302與通道層304之間的一高能隙以及薄厚度的層，能夠減少電子在緩衝結構202中被捕獲，藉以減少電流崩潰的影響。
於一實施例中，第一背障壁層3033的材料包含Alx7 Ga1-x7 N，0≤x7≤1。於本實施例中，Al的組成比x7等於或大於0.5。背障壁層3033的厚度為5 nm至50 nm。於本實施例中，第一背障壁層3033的厚度等於或小於20 nm且第一背障壁層3033為未摻雜的。
於一實施例中，Al的組成比x6等於或大於Al的組成比x7。因此，第二背障壁層30311的能隙等於或大於第一背障壁層3033的能隙，藉以降低電流崩潰的影響。
於本實施例中，高電阻中間層3032材料包含一具有一摻雜物的材料，摻雜物例如為碳(C)或鐵(Fe)。於一實施例中，高電阻中間層3032中作為摻雜物的碳或鐵的摻雜濃度至少為1018 cm-3 以達到高電阻。由於高電阻中間層3032的高電阻性質，可以防止電子穿過高電阻中間層1032，並且降低漏電流的影響。摻雜物不限於碳或鐵。可以根據不同的設計選擇任何摻雜物或材料以符合高電阻中間層3032的高電阻材料。
於一實施例中，高電阻中間層3032的厚度小於或等於100 nm，且高電阻中間層1032的材料包含GaN、AlGaN、InGaN或AlInGaN。
於一實施例中，通道層304形成在背障壁結構303上，且障壁層305形成在通道層304上。因為自發極化和壓電極化效應，2DEG 39形成在通道層304中靠近通道層304以及障壁層305之間的界面處。
於一實施例中，通道層304的材料包含GaN。障壁層305的材料包含Aly Ga1-y N，0 ＜y≤1。通道層104的厚度為100 nm至300 nm。且障壁層305的厚度為10 nm至50 nm。
於本實施例中，蓋層306形成在障壁層305上。於一實施例中，蓋層306的材料包含GaN，且蓋層306的厚度為2 nm到50 nm。於本實施例中，蓋層306的厚度小於或等於10 nm。
半導體功率元件3000的源極電極307、閘極電極308以及汲極電極309的位置和結構可以依據半導體功率元件3000的不同設計對應調整，例如空乏型(D-mode)功率元件或增強型(E-mode)功率元件。
於本實施例中，源極電極307、閘極電極308以及汲極電極形成在蓋層306上。
於一實施例中，源極電極307和/或汲極電極309可以直接形成在蓋層306、障壁層305、通道層304、背障壁結構303或緩衝結構302上。
在為凹槽增強型功率元件(未顯示)的另一實施例中，閘極電極308可以形成在穿過蓋層306和障壁層305且暴露部分通道層304的凹槽(未顯示)中。
在為p-GaN增強型功率元件(未顯示)的另一實施例中，閘極電極308可以形成在p-GaN層(未顯示)上，p-GaN層形成在蓋層306或障壁層305上。
於本說明書中，除了特別指出說明，相同的元件符號於不同的圖式中，具有與本公開內容任何一處說明之相同或是大致上相同的結構、材料、材料組成和/或製造方法。
需注意的是，本發明所列舉之各實施例僅用以說明本發明，並非用以限制本發明之範圍。任何人對本發明所作顯而易見的修飾或變更皆不脫離本發明之精神與範圍。不同實施例中相同或相似的構件，或者不同實施例中具相同標號的構件皆具有相同的物理或化學特性。此外，本發明中上述之實施例在適當的情況下，是可互相組合或替換，而非僅限於所描述之特定實施例。在一實施例中詳細描述之特定構件與其他構件的連接關係亦可以應用於其他實施例中，且均落於如後之本發明之權利保護範圍的範疇中。
10、1000、2000、3000‧‧‧半導體功率元件
1011、2011、3011‧‧‧低溫(LT)成核層
1012、2012、3012‧‧‧高溫(HT)成核層
1021、2021、3021‧‧‧應變結構
1022、2022、3022‧‧‧高電阻厚層
1031、2031、3031‧‧‧功能層
1032、2032、3032‧‧‧高電阻中間層
1033、3033‧‧‧第一背障壁層
2033‧‧‧背障壁層
30312‧‧‧間隔層
30311‧‧‧第二背障壁層
1、100、200、300‧‧‧基板
2、101、201、301‧‧‧成核結構
3、102、202、302‧‧‧緩衝結構
103、203、303‧‧‧背障壁結構
4、104、204、304‧‧‧通道層
5、105、205、305‧‧‧障壁層
106、206、306‧‧‧蓋層
6、107、207、307‧‧‧源極電極
7、108、208、308‧‧‧閘極電極
8、109、209、309‧‧‧汲極電極
9、19、29、39‧‧‧二維電子氣(2DEG)
13‧‧‧部位
11‧‧‧缺陷區域
第1圖為半導體功率元件10的剖面圖。
第2A圖為用於測量半導體功率元件的導通電阻的電路。
第2B圖為開閉操作中汲極-源極電壓(drain-to-source voltage，Vds ) 、閘極電壓(gate voltage ，Vg )以及源極-汲極電流(source -to- drain current，IdS )的波形訊號。
第3圖為本公開內容之第一實施例之半導體功率元件1000的剖面圖。
第4圖為本公開內容之第一實施例之半導體功率元件1000的能帶圖。
第5圖為本公開內容之第二實施例之半導體功率元件2000的剖面圖。
第6A圖至第6C圖為半導體功率元件10、本公開內容之第一實施例之半導體功率元件1000以及本公開內容之第二實施例之半導體功率元件2000之間的汲極電流(Id )與汲源極電壓(Vds )特性曲線圖之比較。
第7圖為本公開內容之第三實施例之半導體功率元件3000的剖面圖。
無。

Claims (19)

  1. 一種半導體功率元件，其包含︰ 一基板； 一位於該基板上的緩衝結構； 一位於該緩衝結構上的背障壁結構； 一位於該背障壁結構上的通道層；以及 一位於該通道層上的障壁層； 其中該背障壁結構包含一第一功能層、一第一背障壁層以及一中間層，該第一功能層位於該緩衝結構上，該第一背障壁層位於該第一功能層上，以及該中間層位於該第一背障壁層以及該第一功能層之間； 其中該第一背障壁層的材料包含Alx1 Ga1-x1 N，該第一功能層的材料包含Alx2 Ga1-x2 N，0＜x1≦1， 0≦x2≦1，且x1≠x2，其中該中間層包含一碳摻雜或鐵摻雜的材料。
  2. 如申請專利範圍第1項所述的半導體功率元件， 其中0.5≦x2且x1＜x2。
  3. 如申請專利範圍第2項所述的半導體功率元件，其中0.5≦x1 和/或0.5≦x2。
  4. 如申請專利範圍第2項所述的半導體功率元件，其中該第一背障壁層的厚度小於或等於20 奈米 (nm)，和/或該第一功能層的厚度小於或等於20nm。
  5. 如申請專利範圍第2項所述的半導體功率元件，其中該第一背障壁層和/或該第一功能層為未摻雜。
  6. 如申請專利範圍第4項所述的半導體功率元件，更包含一第二功能層，其位於該第一功能層和該緩衝結構之間，其中該第二功能層的材料包含未摻雜的Alx3 Ga1-x3 N，其中 0≦x3≦1，且第二功能層的厚度為200 nm至1000 nm。
  7. 如申請專利範圍第1項所述的半導體功率元件，其中該第一功能層的為未摻雜的，且x2= 0。
  8. 如申請專利範圍第7項所述的半導體功率元件，其中該第一功能層的厚度為200 nm至1000 nm，和/或該第一背障壁層的厚度小於或等於20 nm。
  9. 如申請專利範圍第1項所述的半導體功率元件，其中一二維電子氣形成在靠近該通道層以及該障壁層之間的界面。
  10. 如申請專利範圍第1項所述的半導體功率元件，其中該中間層的厚度小於或等於100 nm，且該中間層的材料包含GaN。
  11. 如申請專利範圍第1項所述的半導體功率元件，更包含一位於該基板以及該緩衝結構之間的成核結構。
  12. 如申請專利範圍第11項所述的半導體功率元件，其中該成核結構的材料包含AlN。
  13. 如申請專利範圍第1項所述的半導體功率元件，其中該緩衝結構包含一應變結構，該應變結構包含一超晶格結構，該超晶格結構包含Alm Ga1-m N以及Aln Ga1-n N，其中0≤m≤1，0≤n≤1。
  14. 如申請專利範圍第1項所述的半導體功率元件，其中該緩衝結構包含一厚層，該厚層的厚度大於或等於2微米(μm)，且該厚層的材料包含碳摻雜或鐵摻雜的GaN。
  15. 如申請專利範圍第1項所述的半導體功率元件，其中該障壁層的材料包含Alk Ga1-k N，其中 0＜k≦1，且該通道層的材料包含GaN。
  16. 如申請專利範圍第1項所述的半導體功率元件，更包含一第一電極以及一第二電極，該第一電極以及該第二電極在該障壁層上。
  17. 如申請專利範圍第16項所述的半導體功率元件，更包含一在該障壁層上的第三電極。
  18. 如申請專利範圍第17項所述的半導體功率元件，更包含一蓋層，該蓋層位於該障壁層與該第一電極之間、和/或位於該障壁層與該第二電極之間、和/或位於該障壁層與該第三電極之間。
  19. 如申請專利範圍第18項所述的半導體功率元件，其中該蓋層的材料包含GaN，且該蓋層的厚度小於或等於10 nm。
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