CN109545770A - 半导体封装结构 - Google Patents

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Abstract

一种半导体封装结构，包括导电架、芯片、遮垫以及屏蔽膜。导电架包括芯片座、引脚以及连接条。芯片设置于芯片座上且电性连接引脚。遮垫设置于引脚的上表面的一部分。屏蔽膜盖设于导电架上且遮盖芯片，屏蔽膜的二端部分别接触连接条的上表面与遮垫的上表面。

Description

半导体封装结构
本申请是2013年11月20日申请的，发明名称为“半导体封装件及其制造方法”，申请号为201310588950.6的中国发明专利申请的分案申请
技术领域
本发明是有关于一种半导体封装件及其制造方法，且特别是有关于一种具有导电架的半导体封装件及其制造方法。
背景技术
市场上对于高处理速度的需求渐增，在某种程度上亦驱使半导体封装件日益复杂。虽然高处理速度的半导体封装件具有其优点，同时亦带来了其他的问题。
高时钟速度(clock speed)可能使得信号电平(signal level)间的转态(transition)更为频繁，亦即可能造成较高频率或较短波长的高电平电磁辐射。电磁辐射可从来源半导体封装件发射出，且可入射至邻近的半导体封装件。当邻近的半导体封装件的电磁辐射电平够高时，此些放射可能反过来影响来源半导体封装件的运作。此种现象有时称为电磁干扰(electromagnetic interference,EMI)。
因此，如何降低电磁干扰对半导体封装件的负面影响，是本技术领域通常知识者努力的方向之一。
发明内容
本发明是有关于一种半导体封装件及其制造方法，可改善已知电磁干扰的问题。
根据本发明，提出一种半导体封装结构。半导体封装结构包括一导电架、一芯片、一遮垫以及一屏蔽膜。导电架包括一芯片座、一引脚以及一连接条。芯片设置于芯片座上且电性连接引脚。遮垫设置于引脚的一上表面的一部分。屏蔽膜盖设于导电架上且遮盖芯片，屏蔽膜的二端部分别接触连接条的一上表面与遮垫的一上表面。
根据本发明，提出一种半导体封装结构。半导体封装结构包括一导电架、一芯片、一导电元件以及一屏蔽膜。导电架包括一芯片座、一引脚以及一连接条。芯片设置于芯片座上且电性连接引脚。导电元件设置于连接条上，导电元件的一部分被移除而露出一导电面。屏蔽膜盖设于导电架上且遮盖芯片，屏蔽膜电性连接连接条且与引脚隔离，其中屏蔽膜接触导电面。
附图说明
为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
图1A绘示依照本发明一实施例的半导体封装件的剖视图。
图1B绘示图1A的俯视图。
图2A绘示依照本发明另一实施例的半导体封装件的剖视图。
图2B绘示图2A的俯视图。
图3A绘示依照本发明另一实施例的半导体封装件的剖视图。
图3B绘示图3A的俯视图。
图4绘示依照本发明另一实施例的半导体封装件的剖视图。
图5绘示依照本发明另一实施例的半导体封装件的剖视图。
图6A绘示依照本发明另一实施例的半导体封装件的剖视图。
图6B绘示图6A的俯视图。
图7绘示依照本发明另一实施例的半导体封装件的俯视图。
图8绘示依照本发明另一实施例的半导体封装件的俯视图。
图9A至9E绘示图1A的半导体封装件的制造过程图。
图10A至10C绘示图3A的半导体封装件的制造过程图。
图11A至11C绘示图4的半导体封装件的制造过程图。
图12A至12B绘示图5的半导体封装件的制造过程图。
图13A至13D绘示图6的半导体封装件的制造过程图。
主要元件符号说明：
100、200、300、400、500、600、700、800：半导体封装件
110、210、310、410、510、610：导电架
110b、112b、130b、140b、611b：下表面
111、511、611、613：引脚
111g：接地引脚
111r、212r、412r：凹陷部
111s1：内侧面
111s2、112s、113s、130s、131s、140s、212s、511s、560s、612s、613s：外侧面
111u、112u、131u、130u、212u、312u、511u：上表面
112、212、312、412、612：连接条
113：芯片座
120：芯片
125：焊线
125g：接地焊线
125t：信号焊线
130：封装体
130a：隔离凹部
130r：凹口
131：隔离部
132：第一卡合部
133：第二卡合部
140：屏蔽膜
140b1：第一下表面
140b2：第二下表面
3121：接垫
3122：连接线
312r：定位凹部
350：电性连接元件
350s：导电面
351：非导电体
352：导电覆层
412a：卡合凹部
412s：外表面
560：遮垫
P1：第一切割道
P2：第二切割道
具体实施方式
请参照图1A，其绘示依照本发明一实施例的半导体封装件的剖视图。半导体封装件100例如是四方平面无引脚封装(Quad Flat No leads,QFN)，其包括导电架110、芯片120、封装体130及屏蔽膜140。
导电架110例如是预电镀导线架，其材质包含铜或其合金。导电架110包括引脚111及连接条(tie bar)112及芯片座113。
引脚111具有一凹陷部111r。由于凹陷部111r的凹陷设计，可拉大屏蔽膜140的下表面140b与凹陷部111r的上表面111u的距离，进而避免屏蔽膜140与引脚111电性连接。芯片120的信号可通过引脚111传送至与半导体封装件100电性连接的一外部电子元件，如电路板、芯片或半导体封装件，而外部电子元件的信号亦可通过引脚111传送给芯片120。
连接条112连接于芯片座113。半导体封装件100的切割工艺中，切割后的导电架110保留连接条112的结构。因屏蔽膜140直接接触连接条112，当连接条112电性连接于一外部接地电位时，屏蔽膜140通过连接条112接地。
芯片120是以主动面朝上方位设于芯片座113上，并通过数条焊线125电性连接于引脚111及连接条112。数条焊线包括至少一接地焊线125g，其中接地焊线125g电性连接芯片120与连接条112。当连接条112电性连接于一外部接地电位，芯片120可通过接地焊线125g接地。数条焊线125包括至少一信号焊线125t，其中信号焊线125t电性连接芯片120与引脚111，可使信号通过信号焊线125t传输于芯片120与引脚111之间。由于屏蔽膜140与引脚111隔离，故可避免引脚111与外部接地电位电性短路，进而避免信号焊线125t与外部接地电位电性短路。
封装体130包覆芯片120与导电架110。封装体130包括一隔离部131，其形成于凹陷部111r内，使引脚111通过封装体130的隔离部131与屏蔽膜140隔离。在半导体封装件100的切割工艺中，由于进刀深度相同，使所形成的隔离部131的上表面131u与连接条112的上表面112u大致上共平面，如等高。此外，导电架110的引脚111的内侧面111s1与芯片座113的外侧面113s之间形成一凹口130r，此凹口130r隔离芯片座113与引脚111，避免引脚111与芯片座113电性短路。封装体130更包括第一卡合部132，其卡合于凹口130r内，可避免封装体130与导电架110产生水平相对运动，藉以提升封装体130与导电架110的结合性。此外，封装体130及导电架110分别具有下表面130b及110b，封装体130的下表面130b与导电架110的下表面110b大致上对齐，如齐平。
封装体130可包括酚醛基树脂(Novolac-based resin)、环氧基树脂(epoxy-basedresin)、硅基树脂(silicone-based resin)或其他适当的包覆剂。封装体130亦可包括适当的填充剂，例如是粉状的二氧化硅。可利用数种封装技术形成封装体130，例如是压缩成型(compression molding)、液态封装型(liquid encapsulation)、注射成型(injectionmolding)或转注成型(transfer molding)。
封装体130的隔离部131、屏蔽膜140与引脚111分别具有外侧面131s、140s与111s2。由于外侧面131s、140s与111s2于同一切割工艺中形成，故其大致上对齐，如齐平。此外，屏蔽膜140与连接条112分别具有外侧面140s与112s。由于外侧面140s与112s于同一切割工艺中形成，故其大致上对齐，如齐平。
屏蔽膜140形成于封装体130的外表面130s且接触连接条112。具体来说，连接条112的下表面112b电性连接于外部接地电位(未绘示)，使屏蔽膜140及接地焊线125g通过连接条112电性连接于接地电位。由于屏蔽膜140电性连接于接地电位，故其可提供一电磁干扰屏蔽作用。此外，屏蔽膜140形成于封装体130的上表面130u及外侧面130s，而包覆整个芯片120，使屏蔽膜140形成一全覆盖屏蔽膜(conformal shielding)。
由于隔离部131的上表面131u与连接条112的上表面大致上共平面，如等高，使形成于其上的屏蔽膜140的整个下表面140b大致上共面，即，图示右侧的屏蔽膜140的下表面140b与图示左侧的屏蔽膜140的下表面140b大致上等高。
屏蔽膜140的材料是铝、铜、铬、锡、金、银、镍、不锈钢或上述材料的组合所制成，其可应用例如是化学蒸镀(Chemical Vapor Deposition,CVD)、无电镀(electrolessplating)、电镀、印刷(printing)、喷布(spraying)、溅镀或真空沉积(vacuum deposition)等技术制成。屏蔽膜140可以是单层或多层材料。例如，屏蔽膜140是三层结构，其内层是不锈钢层、中间层是铜层，而外层是不锈钢层；或者，屏蔽膜140是双层结构，其内层是铜层，而其外层是不锈钢层。
请参照图1B，其绘示图1A的俯视图。芯片座113连接于连接条112。连接条112具有外侧面112s，其露出于半导体封装件100外，可使芯片120的热量通过芯片座113传导至连接条112，然后通过连接条112的外侧面112s对流至半导体封装件100外。
请参照图2A，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件200例如是四方平面无引脚封装，其包括导电架210、芯片120、焊线125、封装体130及屏蔽膜140。
导电架210包括引脚111(图2B)、连接条112、连接条212及芯片座113。连接条112及212连接于芯片座113。本实施例中，连接条212具有定位凹部212r。由于定位凹部212r的凹陷设计，可拉大屏蔽膜140的下表面140b与定位凹部212r的上表面212u的距离，进而避免屏蔽膜140与连接条212电性连接。定位凹部212r的形成方法相似于凹陷部111r，容此不再赘述。本实施例中，由于连接条212与屏蔽膜140隔离(未接地)，因此其可作为一信号引脚。具体而言，信号可通过连接条212传送于芯片120与一外部电子元件(如芯片、半导体封装件、被动元件或电路板)之间。
请参照图2B，其绘示图2A的俯视图。与图1B不同的是，引脚111包括至少一接地引脚111g，接地引脚111g连接于芯片座113，可使芯片座113通过接地引脚111g电性接于接地电位。此外，接地焊线125g电性连接芯片120与接地引脚111g，可使芯片120通过接地焊线125g电性连接于接地电位。
芯片座113连接于连接条112及212，而连接条112及212露出于半导体封装件200外，可使芯片120的热量通过芯片座113传导至连接条112及212，然后通过连接条112从半导体封装件100外露的外侧面112s及连接条212从半导体封装件100外露的外侧面212s(图2A)对流至半导体封装件100外。
请参照图3A，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件300例如是四方平面无引脚封装，其包括导电架310、芯片120、焊线125、封装体130、屏蔽膜140及电性连接元件350。
导电架310包括引脚111(图3B)、连接条112(图3B)、连接条312及芯片座113，连接条312连接于芯片座113。本实施例中，连接条312具有至少一凹口312r，电性连接元件350形成于连接条312的凹口312r上，藉以稳定电性连接元件350与导电架310之间的相对位置。电性连接元件350具有导电面350s，其从封装体130的外侧面130s露出，使屏蔽膜140可覆盖电性连接元件350的露出的导电面350s。当连接条312电性连接一外部接地电位时，屏蔽膜140通过电性连接元件350与连接条312接地，而产生电磁干扰屏蔽作用。
电性连接元件350包括非导电体351及导电覆层352，其中导电覆层352包覆非导电体351。在半导体封装件100的切割工艺中，切割道经过导电覆层352，而露出导电覆层352的导电面350s，如此可使屏蔽膜140接触到露出的导电覆层352的导电面350s，进而使屏蔽膜140通过导电覆层352电性连接于连接条312。另一实施例中，电性连接元件350可以是焊料(Solder)、导电框架、锡膏或接垫。
封装体130包括隔离部131，其形成于连接条312的上表面312u上，并位于屏蔽膜140的下表面140b与连接条312的上表面312u之间，以隔离屏蔽膜140与连接条312。
请参照图3B，其绘示图3A的俯视图。由图可知，连接条312包括一接垫3121，其面积大于电性连接元件350的区域，使电性连接元件350可设于其上。连接条312更包括一连接线3122，其外径小于接垫3121的外径，并连接芯片座113与接垫3121。
请参照图4，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件400例如是四方平面无引脚封装，其包括导电架410、芯片120、焊线125、封装体130及屏蔽膜140。导电架410包括引脚111、连接条112(未绘示)、连接条412及芯片座113。
本实施例中，连接条412具有卡合凹部412a，其从导电架410的下表面410b往上延伸，但不贯穿连接条412。封装体130包括第二卡合部133，第二卡合部133可合于卡合凹部412a内。通过第二卡合部133与卡合凹部412a的卡合，可更加固定封装体130与导电架410的相对位置。此外，在半导体封装件100的切割工艺中，切割道经过部分的连接条412而形成一凹陷部412r，屏蔽膜140经由凹陷部412r形成于连接条412上，以电性连接于连接条412。
请参照图5，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件500例如是四方平面无引脚封装，其包括导电架510、芯片120、焊线125、封装体130、屏蔽膜140及遮垫560。
本实施例中，封装体130的外侧面130s采用封装模具形成，因此可省略切割封装体130的切割工艺。导电架510包括引脚511、连接条112及芯片座113。本实施例的引脚511省略凹陷部111r，使封装体130形成后，连接条112的上表面112u与引脚511的上表面511u大致上共平面，如等高。
屏蔽膜140具有第一下表面140b1，其可接触连接条112，藉以通过连接条112电性连接于一外部接地电位。引脚511则为一信号引脚，通过信号焊线125t连接芯片120以传送信号。由于遮垫560遮盖引脚511的上表面511u的一部分，因此可避免屏蔽膜140的第二下表面140b2接触到引脚511，进而避免屏蔽膜140同时电性连接外部接地电位与信号。由于遮垫560的垫高设计，使屏蔽膜140的第一下表面140b1与第二下表面140b2不等高，且第一下表面140b1高于第二下表面140b2。此外，屏蔽膜140、遮垫560与引脚511分别具有外侧面140s、560s与511s。由于外侧面140s、560s与511s是于同一切割工艺中形成，因此其大致上对齐，如齐平。
请参照图6A，其绘示依照本发明另一实施例的半导体封装件的剖视图。半导体封装件600例如是四方平面无引脚封装，其包括导电架610、芯片120、焊线125、封装体130及屏蔽膜140。
导电架610包括数个引脚611、连接条612及芯片座113。本实施例中，引脚611、连接条612与芯片座113于蚀刻工艺后彼此隔离。具体而言，封装体130具有数个隔离凹部130a，隔离凹部130a形成于引脚611与连接条612之间，并从引脚611的下表面611b往上延伸，以隔离连接条612与引脚611。此外，另一隔离凹部130a形成于二引脚611之间，并从引脚611的下表面611b往上延伸，以隔离二引脚611。
连接条612具有外侧面612s，外侧面612s从封装体130的外侧面130s露出，可使屏蔽膜140覆盖连接条612的外侧面612s，以电性连接于连接条612。当连接条612电性连接于一外部接地电位，屏蔽膜140通过连接条612接地。
请参照图6B，其绘示图6A的俯视图。数个连接条612位于导电架610的四个转角处。数个引脚611呈阵列型排列，并围绕芯片120。芯片120经由信号焊线125t与接地焊线125g(图6B)分别电性连接于引脚611与连接条612。
请参照图7，其绘示依照本发明另一实施例的半导体封装件的俯视图。半导体封装件700例如是四方平面无引脚封装，其包括导电架610、芯片120、焊线125、封装体130及屏蔽膜140。与图6B的半导体封装件600不同的是，本实施例的连接条612是直接连接于芯片座113。
请参照图8，其绘示依照本发明另一实施例的半导体封装件的俯视图。半导体封装件800例如是四方平面无引脚封装，其包括导电架610、芯片120、焊线125、封装体130及屏蔽膜140。与图7的半导体封装件700不同的是，本实施例的半导体封装件800的导电架610更包括接地引脚613，其具有一外侧面613s。外侧面613s从封装体130的外侧面130s露出，可使屏蔽膜140覆盖露出的外侧面613s。当接地引脚613电性连接一外部接地电位，屏蔽膜140可通过接地引脚613接地。
请参照图9A至9E，其绘示图1A的半导体封装件100的制造过程图。
如图9A所示，提供一导电架110，其中导电架110包括引脚111、连接条112及芯片座113，连接条112连接于芯片座113，避免芯片座113与引脚111分离。引脚111可以蚀刻工艺预形成一凹陷部111r。
如图9A所示，可采用例如是表面黏贴技术(Surface-mount technology,SMT)，设置至少一芯片120于导电架110的芯片座113上。可采用例如是打线技术，形成数条焊线125连接芯片120与导电架110。焊线125包括至少一接地焊线125g及至少一信号焊线125t，其中接地焊线125g连接芯片120与连接条112。信号焊线125t连接芯片120与引脚111，可使信号通过接地焊线125g传输于芯片120与引脚111之间。
如图9B所示，可采用例如是压缩成型、液态封装型、注射成型或转注成型，形成封装体130包覆芯片120、导电架110与焊线125。封装体130包括隔离部131，其形成于凹陷部111r内，以隔离后续形成的屏蔽膜140与引脚111。封装体130更包括第一卡合部132，其卡合于芯片座113与引脚111之间的空间，藉以固定封装体130与导电架110之间的相对位置。
如图9C所示，可采用例如是刀具或激光，形成数个第一切割道P1经过封装体130。第一切割道P1形成后，连接条112露出并形成上表面112u，而封装体130的隔离部131形成外侧面130s及上表面131u。由于数个第一切割道P1的进刀深度大致上一致，使连接条112的上表面112u与隔离部131的上表面131u大致上共平面，如等高。
由于凹陷部111r的设计，使第一切割道P1形成后，凹陷部111r的上表面111u不会外露，因而可避免后续形成的屏蔽膜140接触到引脚111，进而避免后续形成的屏蔽膜140与引脚111电性短路。
如图9D所示，可采用例如是化学蒸镀、无电镀、电镀、印刷、喷布、溅镀或真空沉积等技术，形成屏蔽膜140覆盖封装体130的外侧面130s与上表面130u、连接条112的上表面112u与隔离部131的上表面131u。由于屏蔽膜140覆盖连接条112的上表面112u，可使屏蔽膜140通过连接条112电性连接于一外部接地电位。由于隔离部131，使屏蔽膜140与引脚111隔离。
如图9E所示，可采用例如是刀具或激光，形成数个第二切割道P2经过屏蔽膜140、封装体130、连接条112与引脚111，以形成至少一如图1A所示半导体封装件100。第二切割道P2形成后，屏蔽膜140、隔离部131与引脚111分别形成外侧面140s、131s与111s2，其中外侧面140s、131s与111s2大致上对齐，如齐平。此外，第二切割道P2形成后，屏蔽膜140与连接条112分别形成外侧面140s与112s，其中外侧面140s与112s大致上对齐，如齐平。
图2A的半导体封装件200的制造方法相似于半导体封装件100，容此不再赘述。
请参照图10A至10C，其绘示图3A的半导体封装件300的制造过程图。
如图10A所示，提供导电架310，其中导电架310包括引脚111(未绘示)、连接条312及芯片座113，连接条112连接于芯片座113。可采用预蚀刻工艺形成凹口312r于连接条312上。然后，可采用例如是表面黏贴技术，设置芯片120于导电架310的芯片座113上。虽然图未绘示，然可采用打线技术，形成数条焊线125连接芯片120与引脚111及连接条312。焊线125包括接地焊线125g及信号焊线125t，图10A仅绘示接地焊线125g。
然后，可采用例如是表面黏贴技术或植球技术，形成电性连接元件350于导电架310的连接条312的凹口312r上。经由凹口312r的设计，可稳固电性连接元件350与导电架310的相对位置。电性连接元件350包括非导电体351及导电覆层352，其中导电覆层352包覆非导电体351。
如图10B所示，可采用例如是压缩成型、液态封装型、注射成型或转注成型，形成封装体130包覆芯片120、导电架110与电性连接元件350。
如图10C所示，可采用例如是刀具或激光，形成至少一第一切割道P1经过封装体130的部分厚度及电性连接元件350。第一切割道P1形成后，电性连接元件350的导电覆层352形成一导电面350s，可使后续形成的屏蔽膜140覆盖到导电面350s。由于电性连接元件350的配置，使第一切割道P1只要形成导电面350s即可停止切割，如此可避免第一切割道P1切到导电架310。由于导电架310的质地硬，故避免第一切割道P1切到导电架310，可减少切割时间并可增加刀具的寿命。另一实施例中，电性连接元件350可以是焊料(Solder)、导电框架、锡膏、导电柱、凸块或接垫，只要是可避免切到导电架310，本发明实施例不限制电性连接元件350的种类及尺寸。
半导体封装件300的其余制造步骤相似于图1A的半导体封装件100的对应步骤，容此不再赘述。
请参照图11A至11C，其绘示图4的半导体封装件400的制造过程图。
如图11A所示，提供导电架410，其中导电架410包括引脚111、连接条412及芯片座113，连接条412连接于芯片座113。连接条412可预蚀刻出卡合凹部412a。然后，可采用例如是表面黏贴技术，设置芯片120于导电架410的芯片座113上。然后，可采用打线技术，形成焊线125连接芯片120与导电架410。
如图11B所示，可采用例如是压缩成型、液态封装型、注射成型或转注成型，形成封装体130包覆芯片120、焊线125与导电架410。封装体130包括第二卡合部133，形成于卡合凹部412a内，使封装体130通过第二卡合部133与卡合凹部412a的卡合而卡合于导电架410上。
如图11C所示，可采用例如是刀具或激光，形成至少一第一切割道P1经过封装体130及连接条412。第一切割道P1形成后，连接条412形成一凹陷部412r。凹陷部412r的外表面412s露出，可使后续形成的屏蔽膜140接触露出的外表面412s而电性连接于连接条412。此外，引脚111具有凹陷部111r，使在同一进刀深度下，第一切割道P1不会经过引脚111；如此可避免后续形成的屏蔽膜140因为接触到引脚111而电性短路。
半导体封装件400的其余制造步骤相似于图1A的半导体封装件100的对应步骤，容此不再赘述。
请参照图12A至12B，其绘示图5的半导体封装件500的制造过程图。
如图12A所示，提供导电架510，其中导电架510包括引脚511、连接条112及芯片座113，连接条112连接于芯片座113。与上述导电架110不同的是，本实施例的引脚511省略凹陷部111r。然后，可采用例如是表面黏贴技术，设置芯片120于导电架510的芯片座113上。然后，可采用打线技术，形成焊线125连接芯片120与导电架510。
如图12A所示，可采用例如是压缩成型、液态封装型、注射成型或转注成型，形成封装体130包覆芯片120、焊线125与导电架510。本实施例中，封装体130的外侧面130s是于封装模具的模穴(未绘示)内所形成，因此可省略第一切割道P1的形成。
如图12B所示，可设置遮垫560于引脚511的上表面511u上，以遮蔽引脚511的上表面511u的一部分，例如是是遮蔽引脚511的上表面511u露出封装体130的部分，使后续形成的屏蔽膜140通过遮垫560与引脚511电性隔离。
半导体封装件500的其余制造步骤相似于图1A的半导体封装件100的对应步骤，容此不再赘述。
请参照图13A至13D，其绘示图6的半导体封装件600的制造过程图。
如图13A所示，提供导电架610，其中导电架610包括引脚611、连接条612及芯片座113。本步骤中，引脚611、连接条612与芯片座113彼此连接。然后，可采用例如是表面黏贴技术，设置芯片120于导电架610的芯片座113上。然后，可采用打线技术，形成焊线125连接芯片120与导电架610，例如，形成信号焊线125t连接芯片120与导电架610的引脚611。虽然图未绘示，然亦可形成接地焊线125g连接芯片120与导电架610的连接条612。
如图13B所示，可采用例如是压缩成型、液态封装型、注射成型或转注成型，形成封装体130包覆芯片120、焊线125与导电架610。
如图13C所示，可采用例如是蚀刻工艺，形成数个隔离凹部130a从引脚611的下表面611b往上延伸，以分离引脚611、连接条612与芯片座113。具体而言，一隔离凹部130a形成于引脚611与连接条612之间，以分离引脚611与连接条612，如此可避免引脚611通过连接条612电性短路；另一隔离凹部130a形成于引脚611与芯片座113之间，以分离引脚611与芯片座113，如此可避免引脚611通过芯片座113电性短路；而另一隔离凹部130a形成于二引脚611之间，以分离二引脚611，如此可避免二引脚611电性短路。
如图13D所示，可采用例如是刀具或激光，形成至少一第一切割道P1经过封装体130及连接条612。第一切割道P1形成后，封装体130及连接条612分别形成外侧面130s及612s，其中外侧面130s与612s大致上对齐，如齐平。
半导体封装件600的其余制造步骤相似于图1A的半导体封装件100的对应步骤，容此不再赘述。
综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (10)

1.一种半导体封装结构，其特征在于，包括：
一导电架，包括：
一芯片座；
一引脚；以及
一连接条；
一芯片，设置于该芯片座上，且该芯片电性连接该引脚；
一遮垫，设置于该引脚的一上表面的一部分；以及
一屏蔽膜，盖设于该导电架上且遮盖该芯片，该屏蔽膜的二端部分别接触该连接条的一上表面与该遮垫的一上表面。
2.如权利要求1所述的半导体封装结构，其特征在于，该屏蔽膜接触该连接条的第一下表面与接触该遮垫的第二下表面不等高。
3.如权利要求1所述的半导体封装结构，其特征在于，该屏蔽膜与该导电架之间设置有一封装体。
4.如权利要求3所述的半导体封装结构，其特征在于，该封装体包覆该芯片。
5.如权利要求3所述的半导体封装结构，其特征在于，该封装体与该遮垫相邻且不覆盖该遮垫。
6.一种半导体封装结构，其特征在于，包括：
一导电架，包括：
一芯片座；
一引脚；以及
一连接条；
一芯片，设置于该芯片座上，且该芯片电性连接该引脚；
一导电元件，设置于该连接条上，该导电元件的一部分被移除而露出一导电面；以及
一屏蔽膜，盖设于该导电架上且遮盖该芯片，该屏蔽膜电性连接该连接条且与该引脚隔离，其中该屏蔽膜接触该导电面。
7.如权利要求6所述的半导体封装结构，其特征在于，该屏蔽膜与该导电架之间设置有一封装体。
8.如权利要求7所述的半导体封装结构，其特征在于，该封装体包覆该芯片与该导电元件。
9.如权利要求7所述的半导体封装结构，其特征在于，该引脚具有一凹陷部，该封装体具有一隔离部，该隔离部形成于该凹陷部内，并隔离该引脚与该屏蔽膜。
10.如权利要求6所述的半导体封装结构，其特征在于，该屏蔽膜接触该连接条。
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