CN109391260A - 根据标准商业化可编程逻辑半导体ic芯片的逻辑驱动器 - Google Patents

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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13118—Zinc [Zn] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/1312—Antimony [Sb] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
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    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/2612—Auxiliary members for layer connectors, e.g. spacers
    • H01L2224/26152—Auxiliary members for layer connectors, e.g. spacers being formed on an item to be connected not being a semiconductor or solid-state body
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    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
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    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
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    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
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    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01—ELECTRIC ELEMENTS
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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Abstract

一芯片封装结构包括一中介载板包括一硅基板、多个金属栓塞穿过该硅基板、一第一交互连接线金属层位在该硅基板上，一第二交互连接线金属层位在该硅基板上，及一绝缘介电层位在该硅基板上且位在该第一交互连接线金属层与该第二交互连接线金属层之间；一现场可编程门极阵列(FPGA)集成电路(IC)芯片位在该中介载板上；多个第一金属凸块位在该中介载板与该FPGA IC芯片之间；一第一底部填充材料位在该中介载板与该FPGA IC芯片之间，其中该第一底部填充材料包覆该第一金属凸块；一非易失性存储器(NVM)IC集成电路(IC)芯片位在该中介载板上；多个第二金属凸块位在该中介载板与该NVM IC芯片之间；以及一第二底部填充材料位在该中介载板与该NVM IC芯片之间，其中该第二底部填充材料包覆该第二金属凸块。

Description

根据标准商业化可编程逻辑半导体IC芯片的逻辑驱动器
技术领域
本发明系有关一逻辑运算芯片封装、一逻辑运算驱动器封装、一逻辑运算芯片装置、一逻辑运算芯片模组、一逻辑运算驱动器、一逻辑运算硬盘、一逻辑运算驱动器硬盘、一逻辑运算驱动器固态硬盘、一现场可编程逻辑门阵列(Field Programmable Gate Array(FPGA))逻辑运算硬盘或一现场可编程逻辑门阵列逻辑驱动器或是可编程逻辑驱动器(以下简称逻辑运算驱动器，意即是以下说明书提到逻辑运算芯片封装、一逻辑运算驱动器封装、一逻辑运算芯片装置、一逻辑运算芯片模组、一逻辑运算硬盘、一逻辑运算驱动器硬盘、一逻辑运算驱动器固态硬盘、一现场可编程逻辑门阵列(Field Programmable Gate Array(FPGA)或一可编程逻辑驱动器)逻辑运算硬盘或一现场可编程逻辑门阵列逻辑驱动器，皆简称逻辑运算驱动器)，本发明之逻辑运算驱动器包括多个可编程逻辑半导体IC芯片，例如是FPGA集成电路(IC)芯片、用于现场程式编程为目的之一或多个非易失性存储器IC芯片，更具体而言，使用多个标准商品化FPGA IC芯片及多个非易失性存储器IC芯片组成一标准商品化逻辑运算驱动器，当现场程式编程时，此标准商品化逻辑运算驱动器可被使用在不同应用上。
现有技术
FPGA半导体IC芯片己被用来发展一创新的应用或一小批量应用或业务需求。当一应用或业务需求扩展至一定数量或一段时间时，半导体IC供应商通常会将此应用视为一特殊应用IC芯片(Application Specific IC(ASIC)chip)或视为一客户自有工具IC芯片(Customer-Owned Tooling(COT)IC芯片)，从FPGA芯片设计转换为ASIC芯片或COT芯片，是因现有的FPGA IC芯片己有一特定应用，以及现有的FPGA IC芯片相较于一ASIC芯片或COT芯片是(1)需较大尺寸的半导体芯片、较低的制造良率及较高制造成本；(2)需消耗较高的功率；(3)较低的性能。当半导体技术依照摩尔定律(Moore’s Law)发展至下一制程世代技术时(例如发展至小于30纳米(nm)或20纳米(nm))，针对设计一ASIC芯片或一COT芯片的一次性工程费用(Non-Recurring Engineering(NRE))的成本是十分昂贵的(例如大于5百万元美金，或甚至超过1千万元美金、2千万元美金、5千万元美金或1亿元美金)。如此昂贵的NRE成本，降低或甚至停止先进IC技术或新一制程世代技术应用在创新或应用上，因此为了能轻易实现在半导体创新进步，需要发展一持续的创新及低制造成本的一新制造方法或技术。
发明内容
本发明揭露一标准商品化逻辑运算驱动器，此标准商品化逻辑运算驱动器为一多芯片封装用经由现场编程(field programming)方式达到计算及(或)处理功能，此芯片封装包括数FPGA IC芯片及一或多个可应用在不同逻辑运算的非易失性存储器IC芯片，此二者不同点在于前者是一具有逻辑运算功能的计算/处理器，而后者为一具有存储器功能的数据储存器，此标准商品化逻辑运算驱动器所使用的非易失性存储器IC芯片是类似使用一标准商品化固态储存硬盘(或驱动器)、一数据储存硬盘、一数据储存软碟、一通用串行总线(Universal Serial Bus(USB))快闪存储器碟(或驱动器)、一USB驱动器、一USB记忆棒、一快闪记忆碟或一USB存储器。
本发明更揭露一降低NRE成本方法，此方法系经由标准商品化逻辑运算驱动器实现在半导体IC芯片上的创新及应用及加速处理工作量之应用。具有创新想法或创新应用的人、使用者或开发者需购买此标准商品化逻辑运算驱动器及可写入(或载入)此标准商品化逻辑运算驱动器的一开发或撰写软件原始码或程式，用以实现他/她的创新想法或创新应用或加速处理工作量之应用。此实现的方法与经由开发一ASIC芯片或COT IC芯片实现的方法相比较，本发明所提供实现的方法可降低NRE成本大于2.5倍或10倍以上。对于先进半导体技术或下一制程世代技术时(例如发展至小于30纳米(nm)或20纳米(nm))，对于ASIC芯片或COT芯片的NRE成本大幅地增加，例如增加超过美金5百万元，甚至超过美金1千万元、2千万元、5千万元或1亿元。如ASIC芯片或COT IC芯片的16纳米技术或制程世代所需的光罩的成本就超过美金2百万元、美金5百万元或美金1千万元，若使用逻辑运算驱动器实现相同或相似的创新或应用可将此NRE成本费用降低小于美金1仟万元，甚至可小于美金5百万元、美金3百万元、美金2百万元或美金1百万元。本发明可激励创新及降低实现IC芯片设计在创新上的障碍以及使用先进IC制程或下一制程世代上的障碍，例如使用比30纳米、20纳米或10纳米更先进的IC制程技术。
本发明揭露一种现有逻辑ASIC芯片或COT芯片的产业模式改变成进入一商业化逻辑IC芯片产业模式的方法，例如像是现有商业化的动态随机存取存储器(Dynamic RandomAccess Memory，DRAM)芯片产业模式或是商业快闪存储器IC芯片产业模式，经由标准化商业逻辑运算驱动器。对一相同的创新或新应用或加速处理工作量为目的之应用而言，标准商业逻辑运算驱动器可作为设计ASIC芯片或COT IC芯片的替代方案，标准商业逻辑运算驱动器从效能、功耗、工程及制造成本应可比现有的ASIC芯片或COT IC芯片好或相同。现有的逻辑ASIC芯片或COT IC芯片设计、制造及(或)生产的公司(包括无厂IC芯片设计及生产公司、IC晶圆厂或接单制造(可无产品)、公司及(或)、垂直整合IC芯片设计、制造及生产的公司)可变成类似现有商业化DRAM的公司、快闪存储器IC芯片设计、制造及生产的公司、快闪USB棒或驱动公司、快闪固态驱动器或硬盘设计、制造及生产的公司。现有的逻辑运算ASIC芯片或COT IC芯片设计公司及(或)制造公司(包括无厂IC芯片设计及生产公司、IC晶圆厂或接单制造(可无产品)公司、垂直整合IC芯片设计、制造及生产的公司)可改变公司的生意模式为如以下方式：(1)设计、制造及(或)贩售标准商业FPGA IC芯片；及(或)(2)设计、制造及(或)贩售标准商业逻辑驱动器。个人、使用者、客户、软件开发者应用程序开发人员可购买此标准商业化逻辑驱动器及撰写软件之原始码，进行针对他/她所期待的应用进行程序编写，例如，在人工智能(Artificial Intelligence,AI)、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet Of Things,IOT)、工业电脑、虚拟现实(VR)、扩增现实(AR)、车用电子图形处理(GP)。此逻辑驱动器可编写执行例如是图形芯片、基频芯片、以太网络芯片、无线芯片(例如是802.11ac)或人工智能芯片等功能的芯片。此逻辑驱动器或者可编写执行人工智能、机器学习、深度学习、大数据数据库储存或分析、物联网(InternetOf Things,IOT)、工业电脑、虚拟现实(VR)、扩增现实(AR)、车用电子图形处理(GP)、数字信号处理(DSP)、微控制器(MC)或中央处理器(CP)等功能或其中的任一种组合之功能。
本发明另外揭露一种将现有逻辑ASIC芯片或COT芯片硬件产业模式经由标准商业化逻辑驱动器改变成一软件产业模式。在同一创新及应用或加速处理工作量为目的之应用上，标准商业逻辑运算驱动器从效能、功耗、工程及制造成本应可比现有的ASIC芯片或COTIC芯片好或相同，因此标准商业化逻辑驱动器可作为设计ASIC芯片或COT IC芯片的替代方案。现有的ASIC芯片或COT IC芯片的设计公司或供应商可变成软件开发商或供应商，及变成以下的产业模式：(1)变成软件公司针对自有的创新及应用进行软件研发或软件贩售，进而让客户或使用者安装软件在客户或使用者自己拥有的标准商业化逻辑驱动器中；及/或(2)仍是贩卖硬件的硬件公司而没有进行ASIC芯片或COT IC芯片的设计及生产。在产业模式(2)中，他们可针对创新或新应用可安装自我研发的软件可安装在贩卖的标准商业逻辑运算驱动器内的一或多个非易失性存储器IC芯片内，然后再卖给他们的客户或使用者。在产业模式(1)及(2)之中，客户/使用者或开发者可针对所期望写软件原始码在标准商业逻辑运算驱动器内(也就是将软件原始码安装在标准商业逻辑运算驱动器内的非易失性存储器IC芯片内)，例如在人工智能(Artificial Intelligence,AI)、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet Of Things,IOT)、工业电脑、虚拟现实(VR)、扩增现实(AR)、车用电子图形处理(GP)。此逻辑驱动器可编写执行例如是图形芯片、基频芯片、以太网络芯片、无线芯片(例如是802.11ac)或人工智能芯片等功能的芯片。此逻辑驱动器或者可编写执行人工智能、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet Of Things,IOT)、工业电脑、虚拟现实(VR)、扩增现实(AR)、车用电子图形处理(GP)、数字信号处理(DSP)、微控制器(MC)或中央处理器(CP)等功能或其中的任一种组合之功能。
本发明另一范例提供经由使用标准商业化逻辑驱动器改变现今逻辑ASIC或COTIC芯片硬件产业成为一网络产业的方法，标准商业逻辑运算驱动器从效能、功耗、工程及制造成本应可比现有的ASIC芯片或COT IC芯片好或相同，因此标准商业化逻辑驱动器可作为设计ASIC芯片或COT IC芯片的替代方案。商业化逻辑驱动器包括标准商业化FPGA芯片使用在网络上的数据中心或云端，用于创新或应用或用于加速处理工作量为目标之应用，连接至网络的商业化逻辑驱动器可用于卸载(offload)加速所有或任何功能组合的面向服务的功能，其功能例如包括人工智能(Artificial Intelligence,AI)、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet Of Things,IOT)、工业电脑、虚拟现实(VR)、扩增现实(AR)、车用电子图形处理(GP)。此逻辑驱动器可编写执行例如是图形芯片、基频芯片、以太网络芯片、无线芯片(例如是802.11ac)或人工智能芯片等功能的芯片。此逻辑驱动器或者可编写执行人工智能、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet Of Things,IOT)、工业电脑、虚拟现实(VR)、扩增现实(AR)、车用电子图形处理(GP)、数字信号处理(DSP)、微控制器(MC)或中央处理器(CP)等功能或其中的任一种组合之功能。商业化逻辑驱动器使用在网络上的数据中心或云端，提供FPGAs作为IaaS(Infrastructure as a Service,基础设施即服务)资源给云端用户，使用在数据中心或云端上的标准商业逻辑运算驱动器，其用户或使用者可以租逻辑驱动器的FPGAs，类似于在云端中租用虚拟内存(VM)。在数据中心或云端中使用标准商业逻辑运算驱动器就像是虚拟存储器(VMs)一样的虚拟逻辑(VLs)。
本发明另一范例提供一开发工具，其包括一硬件(逻辑驱动器)及一软件(工具)给使用者或软件开发者，除了给现在的硬件开发者之外，经由使用标准商业化逻辑驱动器可使他们更轻松开发他们的创新或特定的应用处理，对于用户或软件开发人员可使用软件工具所提供的功能去撰写软件，其使用流行、常见或容易学习的编程语言，例如包括C,Java,C++,C#,Scala,Swift,Matlab,Assembly Language,Pascal,Python,Visual Basic,PL/SQLor JavaScript等语言，用户或软件开发者可撰写软件编程码至标准商业化逻辑驱动器(也就是加载(上传)在标准商业化逻辑驱动器内的一或多数非挥性IC芯片中的非易失性存储器单元内的软件编程码)中，以用于他们想要的应用，例如在人工智能(ArtificialIntelligence,AI)、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet OfThings,IOT)、工业电脑、虚拟现实(VR)、扩增现实(AR)、图形处理(GP)、数字信号处理(DSP)、微控制及/或中央处理器。逻辑驱动器可编写执行例如是图形芯片、基频芯片、以太网络芯片、无线芯片(例如是802.11ac)或人工智能芯片等功能的芯片。此逻辑驱动器或者可编写执行人工智能、机器学习、深度学习、大数据数据库储存或分析、物联网(InternetOf Things,IOT)、工业电脑、虚拟现实(VR)、扩增现实(AR)、车用电子图形处理(GP)、数字信号处理(DSP)、微控制器(MC)或中央处理器(CP)等功能或其中的任一种组合之功能。
本发明另外揭露一种将现有系统设计、系统制造及(或)系统产品的产业经由标准商业化逻辑驱动器改变成一商业化系统/产品产业，例如像是现在的商业DRAM产业或快闪存储器产业。现有的系统、电脑、处理器、智慧型手机或电子仪器或装置可变成一标准商业化硬件公司上的工作硬件，硬件以存储器驱动器及逻辑运算驱动器为主要硬件。存储器驱动器可以是硬盘、闪存驱动器(随身碟)及(或)固态硬盘(solid-state drive)或是如本发明所揭露的在多芯片封装中的一内存驱动器封装。本发明中所揭露的逻辑运算驱动器可具有数量足够多的输出/输入端(I/Os)，用以支持(支援)所有或大部分应用程式的编程的I/Os部分。例如执行以下其中之一功能或以下功能之组合：人工智能(ArtificialIntelligence,AI)、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet OfThings,IOT)、工业电脑、虚拟现实(VR)、扩增现实(AR)、车用电子图形处理(GP)、数字信号处理(DSP)、微控制器(MC)或中央处理器(CP)等其它功能。逻辑运算驱动器可包括：(1)针对软件或应用程式开发商进行编程或配置的I/Os，外部元件经由一或多个外部I/Os或连接器连接或耦接至逻辑运算驱动器的I/Os进行安装应用程式软件或程式原始码，执行逻辑运算驱动器的编程或配置；(2)执行或使用者所使用的I/Os，使用者经由一或多个的外部I/Os或连接器连接或耦接至逻辑运算驱动器的I/Os执行指令，例如产生制作一微软文书档(wordfile)、一简报档或一试算表。外部元件的外部I/Os或连接器连接或耦接至相对应的逻辑运算驱动器I/Os包括一或多个(2,3,4或大于4)的USB连接端、一或多个IEEE单层封装易失性存储器驱动器4连接端、一或多个以太网络连接端、一或多个音源端或串行接口，例如是RS-232连接端或COM(通信)连接端、无线收发器I/Os及(或)蓝牙收发器I/Os，连接或耦接至相对应的逻辑运算驱动器I/Os的外部I/Os可包括用于通信、连接或耦接至存储器驱动器用途的串行高级技术附件(Serial Advanced TechnologyAttachment,SATA)连接端或外部连结(Peripheral Components Interconnect express,PCIe)连接端。这些用于通信、连接或耦接的I/Os可设置、位在、组装或连接在(或至)一基板、一软板或硬板上，例如一印刷电路板(Printed Circuit Board,PCB)、一具有连接线路结构的硅基板、一具有连接线路结构的金属基板、一具有连接线路结构的玻璃基板、一具有连接线路结构的陶瓷基板或一具有连接线路结构的软性基板。逻辑运算驱动器经由锡凸块、铜柱或铜凸块或金凸块以类似覆晶(flip-chip)芯片封装制程或使用在液晶显示器驱动器封装技术的覆晶接合(Chip-On-Film(COF))封装制程，将逻辑运算驱动器设置在基板、软板或硬板上。现有的系统、电脑、处理器、智慧型手机或电子仪器或装置可变成：(1)贩卖标准商业化硬件的公司，对于本发明而言，此类型的公司仍是硬件公司，而硬件包括主要的存储器驱动器及逻辑运算驱动器；(2)为使用者开发系统及应用软件，而安装在使用者自有的标准商业化硬件中，对于本发明而言，此类型的公司是软件公司；(3)安装第三者所开发系统及应用软件或程式在标准商业化硬件中以及贩卖软件下载硬件，对于本发明而言，此类型的公司是硬件公司。
本发明另一方面范例提供一”公开创新平台”用于使创作者轻易地及低成本的使用先进于28nm的IC技术世代在半导体芯片上执行或实现他们的创意或发明，其先进的技术世代例如是先进于20nm、16nm、10nm、7nm、5nm或3nm的技术世代，在早期1990年代时，创作者或发明人可经由设计IC芯片及在半导体代工厂使用1μm、0.8μm、0.5μm、0.35μm、0.18μm或0.13μm的技术世代，在几十万美元(NRE)的成本之下制造而实现他们的创意或发明，当时的IC代工厂是”公共创新平台”，然而，当IC技术世代迁移至比28nm更先进的技术世代时，例如是先进于20nm、16nm、10nm、7nm、5nm或3nm的技术世代，只有少数大的系统商或IC设计公司(非公共的创新者或发明人)可以负担得起半导体IC代工厂的费用，其使用这些先进世代的开发及实现的费用成本大约是高于1000万美元，半导体IC代工厂现在己不是”公共创新平台”，而是少数的创新者俱乐部或发明人的”俱乐部创新平台”，本发明所公开逻辑驱动器概念，包括商业化标准现场可编程逻辑门阵列(FPGA)集成电路芯片(标准商业化FPGA IC芯片s)，此商业化标准FPGA IC芯片提供再次的回到1990年代一样的半导体IC产业的”公共创新平台”给公共创作者，创作者可经由使用商业化标准FPGA IC逻辑驱动器及撰写软件程式执行或实现他们的创作或发明，其成本系低于500K或300K美元，其中软件程式系常见的软件语，例如是C,Java,C++,C#,Scala,Swift,Matlab,Assembly Language,Pascal,Python,Visual Basic,PL/SQL或JavaScript等程式语言，创作者可使用他们自己拥有的商业化标准FPGA IC逻辑驱动器或他们可以经由网络在数据中心或云端租用逻辑驱动器。
本发明另一方面范例针对一创作者提供一”公开创新平台”，其包括：在一数据中心或一云端中多个逻辑驱动器，其中多个逻辑驱动器包括使用先进于28nm技术世代的半导体IC制程制造的多个商业化标准FPGA IC芯片，一创作者的装置及在一数据中心或云端中，经由互联网或网络与多个逻辑驱动器通信的多个使用者的装置，其中创作者使用一常见的程式语言发展及撰写软件程式去执行他们的创作，其中软件程式系常见的软件语，例如是C,Java,C++,C#,Scala,Swift,Matlab,Assembly Language,Pascal,Python,VisualBasic,PL/SQL或JavaScript等程式语言，在逻辑驱动器编程后，创作者或多个使用者可以经由互联网或网络使用己编程的逻辑驱动器用于他或他的应用。
本发明另外揭露一种标准商业化FPGA IC芯片作为标准商业化逻辑驱动器使用。此标准商业化FPGA IC芯片系采用先进的半导体技术或新一世代制程设计及制造，使其在最小制造成本下能具有小的芯片尺寸及优势的制造良率，例如比30纳米(nm)、20nm或10nm更先进或相等，或尺寸更小或相同的半导体先进制程。此标准商业化FPGA IC芯片的尺寸系介于400毫米平方(mm2)与9mm2之间、225mm2与9mm2之间、144mm2与16mm2之间、100mm2与16mm2之间、75mm2与16mm2之间或50mm2与16mm2之间。先进的半导体技术或新一世代制程制造的晶体管可以是一鳍式场效晶体管(FIN Field-Effect-Transistor(FINFET))、硅芯片在绝缘体上(Silicon-On-Insulator(FINFET SOI))、薄膜全耗尽之硅芯片在绝缘体上((FDSOI)MOSFET)、薄膜部分耗尽之硅芯片在绝缘体上(Partially Depleted Silicon-On-Insulator(PDSOI))、金属氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-Effect Transistor(MOSFET))或常规MOSFET。此标准商业化FPGA IC芯片可能只能与逻辑运算驱动器内的其它芯片进行通信，其中标准商业化FPGA IC芯片的输入/输出电路可能只需要小型输入/输出驱动器(I/O驱动器)或输入/输出接收器(I/O接收器)，以及小型(或无)静电放电(Electrostatic Discharge(ESD))装置。此输入/输出驱动器、输入/输出接收器或输入/输出电路的驱动能力、负载、输出电容或输入电容系介于0.1皮法(pF)至10pF之间、介于0.1pF至5pF之间、介于0.1pF至3pF之间或介于0.1pF至2pF之间，或小于10pF、小于5pF、小于3pF、小于2pF或小于1pF。ESD装置的大小系介于0.05pF至10pF之间、介于0.05pF至5pF之间、介于0.05pF至2pF之间或介于0.05pF至1pF之间，或小于5pF、小于3pF、小于2pF、小于1pF或小于0.5pF。例如，一双向(或三态)的输入/输出接垫或电路可包括一ESD电路、一接收器及一驱动器，其输出电容或输入电容系介于0.1pF至10pF之间、介于0.1pF至5pF之间或介于0.1pF至2pF之间，或小于10pF、小于5pF、小于3pF、小于2pF或小于1pF。全部或大部分的控制及(或)输入/输出电路或单元位外部或不包括在标准商业化FPGAIC芯片内(例如，关闭-逻辑-驱动器输入/输出电路(off-logic-drive I/O电路)，意即是大型输入/输出电路用于与外部逻辑运算驱动器的电路或元件通信)，但可被包括在同一逻辑运算驱动器中的另一专用的控制芯片、一专用输入/输出芯片或专用控制及输入./输出芯片内，标准商业化FPGA IC芯片中最小(或无)面积系被使用设置控制或输入/输出电路，例如小于15％、10％、5％、2％、1％、0.5％或0.1％面积系被使用设置控制或输入/输出电路，或标准商业化FPGA IC芯片中最小(或无)晶体管系被使用设置控制或输入/输出电路，例如晶体管数量小于15％、10％、5％、2％、1％、0.5％或0.1％系被使用设置控制或输入/输出电路，或标准商业化FPGA IC芯片的全部或大部分的面积系使用在(i)逻辑区块设置，其包括逻辑门矩阵、运算单元或操作单元、及(或)查找表(Look-Up-Tables,LUTs)及多路复用器(多路复用器)；及(或)(ii)可编程互连接线(可编程交互连接线)。例如，标准商业化FPGAIC芯片中大于85％、大于90％、大于95％、大于98％、大于99％、大于99.5％、大于99.9％面积被使用设置逻辑区块及可编程互连接线，或是标准商业化FPGA IC芯片中全部或大部分的晶体管系被使用设置逻辑区块及(或)可编程互连接线，例如晶体管数量大于85％、大于90％、大于95％、大于98％、大于99％、大于99.5％、大于99.9％被用来设置逻辑区块及(或)可编程互连接线。
多个逻辑区块包括(i)多个逻辑门矩阵，其包括布尔逻辑驱动器，例如是NAND电路、NOR电路、AND电路及(或)OR电路；(ii)多个计算单元，例如加法器电路、乘法和/或除法电路；(iii)LUTs及多路复用器。或者，布尔逻辑驱动器、逻辑门功能、某些计算、运算或处理可经由使用FPGA IC芯片上的可编程连接线或线(可编程金属交互连接线或线)来执行。而某些布尔逻辑驱动器、逻辑门或某些计算器的操作或计算可使用在FPGA上的固定连接线或金属线(金属交互连接线)进行，例如，加法器及/或乘法器可由FPGA IC芯片上的固定连接线或线(固定交互连接线)设计及实现，用于加法器及/或乘法器的逻辑电路。另外，布尔逻辑驱动器、逻辑门功能、某些计算、运算或处理可经由LUTs及(或)多个多路复用器执行。LUTs可储存或记忆处理结果或计算逻辑门结果、运算结果、决策过程或操作结果、事件结果或活动结果。例如，LUTs可储存或记忆数据或结果在多个静态随机存储器单元(SRAM单元)内。多个SRAM单元可分布设置在FPGA芯片中，且是靠近或接近相对应逻辑区块内的多路复用器。另外，多个SRAM单元可被设置在FPGA芯片内某一区域或位置的一SRAM矩阵内，为了在FPGA芯片中分布位置的逻辑区块之选择多路复用器，多个SRAM单元矩阵聚集或包括多个LUTs的SRAM单元，多个SRAM单元可被设置在FPGA芯片中某些多个区域中的一或多个SRAM矩阵内；为了在FPGA芯片中分布位置的逻辑区块之选择多路复用器，每一SRAM矩阵可聚集或包括多个LUTs的SRAM单元。储存或锁存在每一SRAM单元内的数据可输入至多路复用器内作为选择之用。每一SRAM单元可包括6个晶体管(6T SRAM)，此6个晶体管包括2个传输(写入)晶体管及4个数据锁存晶体管，其中2个传输晶体管系被用在写入数据至4个数据锁存晶体管的储存或锁存的2节点。每一SRAM单元可包括5个晶体管(5T SRAM)，此6个晶体管包括1个传输(写入)晶体管及4个数据锁存晶体管，其中1个传输晶体管系被用在写入数据至4个数据锁存晶体管的储存或锁存的2个节点，在5T或6T的SRAM单元内的4个数据锁存晶体管中的二个其中之一锁存点系连接或耦接至多路复用器。在5T或6T SRAM单元所储存的数据系被作为LUTs使用。当输入一组数据、请求或条件时，多路复用器会依据输入的数据、请求或条件去选择储存或记忆在LUTs内相对应的数据(或结果)。可使用下列所述之4输入NAND门电路作为一操作器执行过程为一范例，此操作器包括多个LUTs及多个多路复用器：此4输入NAND门电路包括4个输入及16个(24个)可能相对应输出(结果)，一操作器经由多个LUTs及多个多路复用器执行4输入NAND操作，包括(i)4个输入端；(ii)一可储存及记忆16可能相对应输出(结果)的LUTs；(iii)一多路复用器设计用来将来自于16个可能的相对应的结果选择正确(相对应)的输出，其中系依据一特定4输入数据集(例如,1,0,0,1)而选择；(iv)一输出及1个输出。一般而言，一操作器包括n个输入、一用于储存或记忆2n相对应的数据及结果的LUT、一用于依据特定n个输入数据集，进而将来自于2n个可能的相对应的结果选择正确(相对应)输出的多路复用器。
标准商业化FPGA IC芯片中的多个可编程互连接线包括多个位在多个可编程互连接线中间的交叉点开关
交叉点开关例如可包括多个多路复用器及多个切换缓冲器，此些多路复用器可依据储存在5T SRAM单元或6T SRAM单元内的数据从n条输入金属线中选择一个n输入数据，并将所选择的输入数据输出至切换缓冲器，此切换缓冲器依据储存在5T SRAM单元或6T SRAM单元内的数据决定让从多路复用器所输出的数据通过或不通过至切换缓冲器输出端所连接的一金属线，此切换缓冲器包括一二级逆变器(缓冲器)、一控制N-MOS晶体管及一控制P-MOS晶体管，其中从多路复用器所选择的数据连接(输入)至缓冲器的一输入级逆变器的公共(连接)门极端，而m条金属线之其中之一条连接至缓冲器的一输出级逆变器的公共(连接)汲极端，此输出级逆变器系由控制P-MOS与控制N-MOS堆迭而成，其中控制P-MOS在顶端(位在Vcc与输出级逆变器的P-MOS的源极之间)，而控制N-MOS在底部(位在Vss与输出级逆变器的N-MOS的源极之间)。切换缓冲器的连接状态或不连接状态(通过或不通过)系由5TSRAM单元或6T SRAM单元所储存的数据(1或0)所控制，5T SRAM单元或6T SRAM单元内的一锁存节点连接或耦接至切换缓冲器电路的控制N-MOS晶体管门极，而5T SRAM单元或6TSRAM单元内的其它锁存节点连接或耦接至切换缓冲器电路的控制P-MOS晶体管门极。假如位数据锁存在5T或6T SRAM时为”1”时，控制N-MOS及控制P-MOS为开启，经由多任务器所选择的数据连接或耦接开关缓冲器的输出，假如位数据锁存在5T或6T SRAM时为”0”时，控制N-MOS及控制P-MOS为关闭，经由多任务器所选择的数据则不连接或耦接至开关缓冲器的输出。
标准商业化FPGA芯片的可编程互连接线包括位在互连接金属线中间(或之间)一(或多个)多路复用器，此多路复用器依据5T SRAM单元或6T SRAM单元中储存的数据从n条金属互连接线中选择连接一条金属互连接线连接至多路复用器的输出端，例如，金属互连接线数目n＝16，4位元数据的5T SRAM单元或6T SRAM单元需要选择连接多路复用器之16输入端的16条金属互连接线任一条，并将所选择的金属互连接线连接或耦接至一连接至多路复用器输出端的一金属互连接线，从16条输入端选择一数据耦接、通过或连接至开关缓冲器的输入端，依据用于开关缓冲器所储存在5T或6R SRAM内的数据，开关缓冲器的输入数据将会或则是不会连接或耦接至开关缓冲器输出端所连接的金属线。
本发明另一范例揭露标准商业化逻辑运算驱动器在一多芯片封装内，此多芯片封装包括多个标准商业化FPGA IC芯片及一或多个非易失性存储器IC芯片，其中非易失性存储器IC芯片用于使用不同应用所需编程的逻辑计算及(或)运算功能，而多个标准商业化多个FPGAIC芯片分别为裸片型式、单一芯片封装或多个芯片封装，每一标准商业化多个FPGAIC芯片可具有共同标准特征或规格；(1)逻辑区块数目、或运算器数目、或门极数目、或密度、或容量或尺寸大小，此逻辑区块数目、或运算器数量可大于或等于16K、64K、256K、512K、1M、4M、16M、64M、256M、1G或4G的逻辑区块数厘或运算器数量。逻辑门极数目可大于或等于16K、64K、256K、512K、1M、4M、16M、64M、256M、1G或4G的逻辑门极数目；(2)连接至每一逻辑区块或运算器的输入端的数目可大于或等于4、8、16、32、64、128或256；(3)电源电压：此电压可介于0.2伏特(V)至2.5V之间、0.2V至2V之间、0.2V至1.5V之间、0.1V至1V之间、0.2V至1V之间，或小于或低于或等于2.5V、2V、1.8V、1.5V或1V；(4)I/O接垫在芯片布局、位置、数量及功能。由于FPGA芯片是标准商业化IC芯片，FPGA芯片在设计或产品数量可大量减少，因此，使用在先进半导体技术制造时所需的昂贵光罩或光罩组可大幅减少。例如，针对一特定技术可减少至3至20组光罩、3至10组光罩或3至5组光罩，因此NRE及制造的支出可大幅的降低。针对少量的芯片设计或产品，可经由少量的设计及产品使制造程序可被调整或优化，使其达到非常高的芯片制造良率。这样的方式类似现在的先进标准商业化DRAM、或NAND快闪存储器设计及制造程序。此外，芯片库存管理变得简单、高效率，因此可使FPGA芯片交货时间变得更短，成本效益更高。
本发明另一范例提供在多芯片封装内的标准商业化逻辑驱动器，其包括多个标准商业化FPGA IC芯片及一或多个非挥性存储器IC芯片，用于需要通过现场编程的逻辑、计算及/或处理功能的不同应用上，其中多个标准商业化FPGA IC芯片均为单芯片或多芯片封装，每一标准商业化FPGA IC芯片可具有如上述所规定的标准共同特征或规格，类似用于使用在DRAM模组中的于标准DRAM IC芯片，每一标准商业化FPGA IC芯片更可包括一些额外的(通用的、标准的)I/O引脚或接垫，例如系(1)一芯片赋能引脚；(2)一输入赋能引脚；(3)一输出赋能引脚；(4)二输入选择引脚；及/或(5)二输出选择引脚，每一标准商业化FPGA IC芯片例如可包括一组标准的I/O接口，例如4个I/O接口，每一I/O接口可包括64个双向I/O电路(bi-directional I/O circuits)。
本发明另一范例提供在多芯片封装内的一标准商业化逻辑驱动器，其包括多个标准商业化FPGA IC芯片及一或多个非挥性存储器IC芯片，用于需要通过现场编程的逻辑、计算及/或处理功能的不同应用上，其中多个标准商业化FPGA IC芯片均为单芯片或多芯片封装，每一标准商业化FPGA IC芯片具有如上述所规定的标准共同特征或规格，每一标准商业化FPGA IC芯片可包括多个逻辑区块，其中每一逻辑区块例如可包括(1)1至16的8乘8加法器；(2)1至16的8乘8乘法器；(3)256至2K的逻辑单元，其中每一逻辑单兀包括1个寄存器和1到4个LUT(查找表)，其中每一LUT包括4至256位元数据或资讯，上述的1至16的8乘8加法器及/或1至16的8乘8乘法器可以由每个FPGA IC芯片上的固定金属线或线(金属互连线或线)设计和形成。
本发明另一范例揭露标准商业化逻辑运算驱动器在一多芯片封装，此多芯片封装包括多个标准商业化FPGA IC芯片及一或多个非易失性记忆IC芯片，其中非易失性存储器IC芯片用于使用不同应用所需编程的逻辑计算及(或)运算功能，而多个标准商业化FPGAIC芯片分别为裸片型式、单一芯片封装或多个芯片封装，标准商业化逻辑运算驱动器可具有共同标准特征或规格；(1)标准商业化逻辑运算驱动器的逻辑区块数目、或运算器数目、或门极数目、或密度、或容量或尺寸大小，此逻辑区块数目、或运算器数量可大于或等于32K、64K、256K、512K、1M、4M、16M、64M、256M、1G、4G或8G的逻辑区块数厘或运算器数量。逻辑门极数目可大于或等于128K、256K、512K、1M、4M、16M、64M、256M、1G、4G、8G、16G、32G或64G的逻辑门极数目；(2)电源电压：此电压可介于0.2V至12V之间、0.2V至10V之间、0.2V至7V之间、0.2V至5V之间、0.2V至3V之间、0.2V至2V之间、0.2V至1.5V之间、0.2V至1V之间；(3)I/O接垫在标准商业化逻辑运算驱动器的多芯片封装布局、位置、数量及功能，其中逻辑运算驱动器可包括I/O接垫、金属柱或凸块，连接至一或多数(2、3、4或大于4)的USB连接接口、一或多个IEEE单层封装易失性存储器驱动器4连接接口、一或多个以太连接接口、一或多个音源连接接口或串连接口，例如RS-32或COM连接接口、无线收发I/O连接接口、及/或蓝芽信号收发连接接口等。逻辑运算驱动器也可包括通信、连接或耦接至存储器碟的I/O接垫、金属柱或凸块，连接至SATA连接接口、或PCIs连接接口，由于逻辑运算驱动器可标准商业化生产，使得产品库存管理变得简单、高效率，因此可使逻辑运算驱动器交货时间变得更短，成本效益更高。
本发明另一范例揭露在多芯片封装内的标准商业化逻辑运算驱动器更包括一专用控制及I/O芯片，此专用I/O芯片可使用各种半导体技术设计用来实现及制造，包括旧的或成熟的技术，例如不先进于、等于、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。此专用I/O芯片可使用半导体技术1世代、2世代、3世代、4世代、5世代或大于5世代以上的技术，或使用更成熟或更先进的技术在同一逻辑运算驱动器内标准商业化FPGA IC芯片封装上。使用在专用控制及I/O芯片的晶体管可以是全空乏绝缘上覆硅(Fully depletedsilicon-on-insulator，FDSOI)的MOSFET、部分耗尽硅绝缘体MOSFETs或常规的MOSFET。使用在专用I/O芯片的晶体管可以是从使用在同一逻辑驱动器中的标准商业化FPGA IC芯片封装不同的，例如专用I/O芯片系使用常规MOSFET，但在同一逻辑运算驱动器内的标准商业化FPGA IC芯片封装可使用FINFET晶体管；或是专用I/O芯片系使用FDSOI MOSFET，但在同一逻辑运算驱动器内的标准商业化FPGA IC芯片封装可使用FINFET。专用I/O芯片所使用的电源电压可大于或等于1.5V、2V、2.5V、3V、3.5V、4V或5V，而在同一逻辑驱动器内的标准商业化FPGA IC芯片所使用的电源电压可小于或等于2.5V、2V、1.8V、1.5V或1V。在专用I/O芯片所使用的电源电压可与同一逻辑运算驱动器内的标准商业化FPGA IC芯片封装不同，例如，专用I/O芯片可使用的电源电压为4V，而在同一逻辑运算驱动器内的标准商业化FPGAIC芯片封装所使用用的电源电压为1.5V，或专用IC芯片所使用的电源电压为2.5V，而在同一逻辑运算驱动器内的标准商业化FPGA IC芯片封装所使用用的电源电压为0.75V。场效应晶体管(Field-Effect-Transistors(FETs))的门极的氧化物层(物理)厚度可大于或等于5nm、6nm、7.5nm、10nm、12.5nm或15nm，而使用在逻辑运算驱动器的标准商业化FPGA IC芯片封装内的FETs中门极氧化物(物理)厚度可小于4.5nm、4nm、3nm或2nm。使用在专用I/O芯片中的FETs门极氧化物厚度可与使用在同一辑运算驱动器中的标准商业化FPGA IC芯片封装内的FETs中门极氧化物厚度不同，例如，专用I/O芯片中的FETs门极氧化物厚度为10nm，而使用在同一辑运算驱动器中的标准商业化FPGA IC芯片封装内的FETs中门极氧化物厚度为3nm，或是专用I/O芯片中的FETs门极氧化物厚度为7.5nm，而使用在同一辑运算驱动器中的标准商业化FPGA IC芯片封装内的FETs中门极氧化物厚度为2nm。专用I/O芯片为逻辑驱动器提供多个输入端、多个输出端及ESD保护器，此专用I/O芯片提供：(i)巨大的多个驱动器、多个接收器或与外界通信用的I/O电路；(ii)小型的多个驱动器、多个接收器或与逻辑驱动器内的多个芯片通信用的I/O电路。多个驱动器、多个接收器或与外界通信用的I/O电路的驱动能力、负载、输出电容或输入电容大于在逻辑驱动器内的小型的多个驱动器、多个接收器
标准商业化逻辑驱动器中的多芯片封装的专用I/O芯片(或多个芯片)包括I/O电路或多个接垫(或多个微铜金属柱或凸块)作为连接或耦接至一或多个USB连接接口、一或多个IEEE单层封装易失性存储器驱动器4连接接口、一或多个以太网络连接接口、一或多个音源连接接口或串接接口，例如是RS-232或COM连接接口、无线信号收发I/Os及(或)蓝芽信号收发连接接口，此专用I/O芯片包括多个I/O电路或多个接垫(或多个微铜金属柱或凸块)作为连接或耦接至SATA连接接口或PCIs的连接接口，作为通信、连接或耦接至存储器碟之用。
本发明另一范例揭露在多芯片封装内的标准商业化逻辑运算驱动器，此标准商业化逻辑运算驱动器包括标准商业化FPGA IC芯片及一或非易失性IC芯片，经由现场编程用在使用各种不同应用需要的逻辑、计算及(或)处理功能，其中一或多个非易失性存储器IC芯片包括在裸片型式或多个芯片封装型式的一(或多个)NAND快闪芯片，每一NAND快闪芯片可具有标准存储器密度、容量或尺寸大于或等于64Mb、512Mb、1Gb、4Gb、16Gb、128Gb、256Gb或512Gb，其中”b”代表位元，NAND快闪芯片可使用先进NAND快闪技术或下一世代制程技术或设计及制造，例如，技术先进于或等于45nm、28nm、20nm、16nm及(或)10nm，其中先进的NAND快闪技术可包括在平面快闪存储器(2D-NAND)结构或立体快闪存储器(3D NAND)结构中使用单一单层式储存(Single Level Cells(SLC))技术或多层式储存(multiple levelcells(MLC))技术(例如，双层储存(Double Level Cells DLC)或三层储存(triple Levelcells TLC))。3D NAND结构可包括多个NAND存储单元的堆迭层(或级)，例如大于或等于4、8、16、32NAND存储单元的堆迭层。
本发明另一范例揭露在多芯片封装内的标准商业化逻辑运算驱动器，此标准商业化逻辑运算驱动器包括标准商业化FPGA IC芯片及一或非易失性IC芯片，经由现场编程用在使用各种不同应用需要的逻辑、计算及(或)处理功能，其中一或多个非易失性存储器IC芯片包括在裸片型式或多个芯片封装型式的一(或多个)NAND快闪芯片，标准商业化逻辑运算驱动器可具有一非易失性芯片或非易失性芯片，其存储器密度、容量或尺寸大于或等于8MB、64MB、128GB、512GB、1GB、4GB、16GB、64GB、256GB或512GB，其中”B”代表8位元。
本发明另一方面范例揭露在多芯片封装内的标准商业化逻辑运算驱动器更包括一专用控制芯片及一专用I/O芯片，此专用控制芯片及专用I/O芯片在提供控制及I/O的功能，此专用控制芯片及专用I/O芯片可使用各种半导体技术设计用来实现及制造，包括旧的或成熟的技术，例如不先进于、等于、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。此专用控制芯片及专用I/O芯片可使用半导体技术1世代、2世代、3世代、4世代、5世代或大于5世代以上的技术，或使用更成熟或更先进的技术在同一逻辑运算驱动器内标准商业化FPGA IC芯片封装上。使用在专用控制芯片及专用I/O芯片的晶体管可以是FINFET、FDSOI MOSFET、部分耗尽硅绝缘体MOSFETs或常规的MOSFET，使用在专用控制芯片及专用I/O芯片的晶体管可以是从使用在同一逻辑驱动器中的标准商业化FPGA IC芯片封装不同的，例如专用控制芯片及专用I/O芯片系使用常规MOSFET，但在同一逻辑运算驱动器内的标准商业化FPGA IC芯片封装可使用FINFET晶体管，或是专用控制芯片及专用I/O芯片系使用FDSOI MOSFET，而在同一逻辑运算驱动器内的标准商业化FPGA IC芯片封装可使用FINFET，针对在I/O芯片内的多个小型I/O电路，也就是小型驱动器或接收器、及大型I/O电路，也就是大型驱器或接收器皆可应用上述所揭露的专用控制芯片及专用I/O芯片的规范及内容。
逻辑运算驱动器内的多个芯片之间的通信及逻辑运算驱动器内的每一芯片与逻辑运算驱动器之外的外部电路或外界电路之间的通信如以下所示：(1)专用控制芯片及专用I/O芯片直接与逻辑运算驱动器内的其它芯片或多个芯片通信，也可与逻辑运算驱动器之外的外部电路或外界电路通信，此专用控制芯片及专用I/O芯片包括I/O电路的二种型式，一种型式具有大的驱动能力、大的负载、大的输出电容或大的输入电容作为与逻辑运算驱动器之外的外部电路或外界电路通信，而另一型式具有小的驱动能力、小的负载、小的输出电容或小的输入电容可直接与逻辑运算驱动器内的其它芯片或多个芯片通信；(2))多个FPGA IC芯片可单一直接与逻辑运算驱动器内的其它芯片或多个芯片通信，但是不与逻辑运算驱动器之外的外部电路或外界电路通信，其中多个FPGA IC芯片内的I/O电路可间接与逻辑运算驱动器之外的外部电路或外界电路经由专用控制芯片及专用I/O芯片中的I/O电路，其中专用控制芯片及专用I/O芯片中的I/O电路的驱动能力、负载、输出电容或输入电容明显大于多个FPGA IC芯片中的I/O电路，其中多个FPGA IC芯片中的I/O电路；(3)一或多个非易失性存储器IC芯片可单一直接与逻辑运算驱动器内的其它芯片或多个芯片通信，但不与逻辑运算驱动器之外的外部电路或外界电路通信，其中一或多个非易失性存储器IC芯片中的一I/O电路可间接与逻辑运算驱动器之外的外部电路或外界电路经由专用控制芯片及专用I/O芯片中的I/O电路通信，其中专用控制芯片及专用I/O芯片中的I/O电路的驱动能力、负载、输出电容或输入电容明显大于I/O电路中的非易失性存储器IC芯片，此外，一或多个非易失性存储器IC芯片可直接与逻辑运算驱动器内的其它芯片或多个芯片通信，也可与逻辑运算驱动器之外的外部电路或外界电路通信，其中一或多个非挥性存储器IC芯片包括(二者)小型及大型I/O电路分别用于二型的通信。上文中”物件X直接与物件Y通信”意即是物件X(例如是逻辑运算驱动器中的第一芯片)直接与物件Y通信或耦接不需要经由或通过逻辑运算驱动器中的任一芯片。上文中”物件X不直接与物件Y通信”意即是物件X(例如逻辑运算驱动器中的第一芯片)可经由逻辑运算驱动器中的任一芯片中多个芯片与物件Y间接地通信或耦接，而”物件X不与物件Y不通信”意即是物件X(例如是逻辑运算驱动器中的第一芯片)不直接或间接与物件Y通信或耦接。
本发明另一范例揭露一开发套件或工具，作为一使用者或开发者使用(经由)标准商业化逻辑运算驱动器实现一创新技术或应用技术，具有创新技术、新应用概念或想法的使用者或开发者可购买标准商业化逻辑运算驱动器及使用相对应开发套件或工具进行开发，或软件原始码或程式撰写而加载至标准商业化逻辑运算驱动器中的非易失性存储器芯片中，以作为实现他(或她)的创新技术或应用概念想法。
本发明另一范例揭露在多芯片封装中的逻辑运算驱动器型式可包括标准商业化FPGAIC芯片及一或非易失性IC芯片，以及更包括一运算IC芯片与(或)计算IC芯片，例如使用先进半导体技术或先进世代技术设计及制造的一或多个中央处理器(CPU)芯片、一或多个图形处理器(GPU)芯片、一或多个数字信号处理(DSP)芯片、一或多个张量处理器(TensorProcessing Unit(TPU))芯片及(或)一或多个特殊应用处理器芯片(APU)，例如比30纳米(nm)、20nm或10nm更先进或相等，或尺寸更小或相同的半导体先进制程，或是比使用在相同逻辑运算驱动器中的FPGA IC芯片更先进的半导体先进制程。或者，此处理IC芯片及计算IC芯片可以系系统单芯片(SOC)，其可包括：(1)CPU及DSP单元；(2)CPU及GPU单元；(3)DSP及GPU单元；或(4)CPU、GPU及DSP单元，处理IC芯片及计算IC芯片中的所使用的晶体管可能是FINFET、FINFET SOI、FDSOI MOSFET、PDSOI MOSFET或一常规MOSFET。另外，处理IC芯片及计算IC芯片型式可包括封装型式或合并在逻辑运算驱动器内，且处理IC芯片及计算IC芯片的组合可包括二型的芯片，组合类型如下所示：(1)处理IC芯片及计算IC芯片中的一型式为CPU芯片及另一型式为GPU芯片；(2)处理IC芯片及计算IC芯片中的一型式为CPU芯片及另一型式为DSP芯片；(3)处理IC芯片及计算IC芯片中的一型式为CPU芯片及另一型式为TPU芯片；(4)处理IC芯片及计算IC芯片中的一型式为GPU芯片及另一型式为DSP芯片；(5)处理IC芯片及计算IC芯片中的一型式为GPU芯片及另一型式为TPU芯片；(6)处理IC芯片及计算IC芯片中的一型式为DSP芯片及另一型式为TPU芯片。此外，处理IC芯片及计算IC芯片型式可包括封装型式或合并在逻辑运算驱动器内，且处理IC芯片及计算IC芯片的组合可包括三型的芯片，组合类型如下所示：(1)处理IC芯片及计算IC芯片中的一型式为CPU芯片、另一型式为GPU芯片及另一型式为DSP芯片型式；(2)处理IC芯片及计算IC芯片中的一型式为CPU芯片、另一型式为GPU芯片及另一型式为TPU芯片型式；(3)处理IC芯片及计算IC芯片中的一型式为CPU芯片、另一型式为DSP芯片及另一型式为TPU芯片型式；(4)处理IC芯片及计算IC芯片中的一型式为GPU芯片、另一型式为DSP芯片及另一型式为TPU芯片型式；(5)处理IC芯片及计算IC芯片中的一型式为CPU芯片、另一型式为GPU芯片及另一型式为TPU芯片型式。此外，处理IC芯片及计算IC芯片的组合类型可包括(1)多个GPU芯片，例如2、3、4或大于4个GPU芯片；(2)一或多个CPU芯片及(或)一或多个GPU芯片；(3)一或多个CPU芯片及(或)一或多个DSP芯片；(4)一或多个CPU芯片及(或)一或多个TPU芯片；或(5)一或多个CPU芯片、及(或)一或多个GPU芯片(或)一或多个TPU芯片，在上述所有的替代方案中，逻辑运算驱动器可包括一或处理IC芯片及计算IC芯片，及用于高速并联运算及(或)计算功能的一或多个高速、高频宽及宽位元宽快取SRAM芯片或DRAM IC芯片。例如逻辑驱动器可包括多个GPU芯片，例如2、3、4或大于4个GPU芯片，及多个宽位元宽(widebit-width)及高频宽(high bandwidth)缓存SRAM芯片或DRAM IC芯片，其中之一GPU芯片与其中之一SRAM或DRAM IC芯片之间的通信的位元宽度可等或大于64、128、256、512、1024、2048、4096、8K或16K，另一例子，逻辑驱动器可包括多个TPU芯片，例如是2、3、4或大于4个TPU芯片，及多个宽位元宽及高频宽缓存SRAM芯片或DRAM IC芯片，其中之一TPU芯片与其中之一SRAM或DRAM IC芯片之间的通信的位元宽度可等或大于64、128、256、512、1024、2048、4096、8K或16K。
逻辑运算芯片、运算芯片及(或)计算芯片(例如FPGA、CPU、GPU、DSP、APU、TPU及(或)AS IC芯片)及高速高频宽的SRAM、DRAM或NVM RAM芯片(例如是MRAM、RRAM)中的通信、连接或耦接系通过(经由)载板(中介载板)中的FISIP及(或)SISIP，并可使用小型I/O驱动器及小型接收器，其连接及通信方式与在相同芯片中的内部电路相似或类式，其中FISIP是第一交互连接线结构，并经由浮凸(embossing copper electroplating)电镀铜制程形成在中介载板的上，而SISIP是第二交互连接线结构，经由镶嵌(damascene)电镀铜制程形成在中介载板上。或者，逻辑、处理及/或计算芯片(例如是FPGA、CPU、GPU、DSP、APU、TPU及/或ASIC芯片)与其中之一高速、宽位或高带宽SRAM、DRAM或NVM RAM芯片之间可透过/通过中介载板的FISIP及/或SISIP通讯、连接或耦接，并且可使用小型I/O驱动器及/或接收器在逻辑、处理及/或计算芯片及SRAM、DRAM或NVM RAM芯片二者之中。此外，小型I/O驱动器、小型接收器或I/O电路的驱动能力、负载、输出电容或输入电容可介于0.01pF与10pF之间、0.05pF与5pF之间或0.01pF与2pF之间，或是小于10pF、5pF、3pF、2pF、1pF、0.5pF或0.1pF，例如，一双向I/O(或三向)接垫、I/O电路可使用在小型I/O驱动器、接收器或I/O电路与逻辑运算驱动器中的高速高频宽逻输运算芯片及存储器芯片之间的通信，及可包括一ESD电路、一接收器及一驱动器，且具有输入电容或输出电容可介于0.01pF与10pF之间、0.05pF与5pF之间、0.01pF与2pF之间，或小于10pF、5pF、3pF、2pF、1pF、0.5pF或0.1pF。
本发明另一范例提供标准商业化coip多个芯片封装逻辑运算驱动器，此标准商业化COIP逻辑运算驱动器可在可具有一定宽度、长度及厚度的正方形或长方形，一工业标准可设定逻辑运算驱动器的直径(尺寸)或形状，例如COIP多芯片封装逻辑运算驱动器标准的形状可以是正方形，其宽度系大于或等于4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，及具有厚度大于或等于0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。或者，COIP-多芯片封装逻辑运算驱动器标准形状可以是长方形，其宽度大于或等于3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其长度大于或等于3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、45mm或50mm，其厚度大于或等于0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm，另外，金属凸块或金属柱在逻辑运算驱动器内的中介载板上可以系为标准尺寸，例如是一MxN的阵列区域，其二相邻金属凸块或金属柱之间具有标准间距尺寸或空间尺寸，每一金属凸块或金属柱位置也在一标准位置上。
本发明另一范例提供逻辑运算驱动器包括多个单层封装逻辑运算驱动器，及在多芯片封装的每一单层封装逻辑运算驱动器如上述说明揭露，多个单层封装逻辑运算驱动器的数量例如是2、5、6、7、8或大于8，其型式例如是(1)覆晶封装在印刷电路板(PCB)，高密度细金属线PCB，BGA基板或软性电路板；或(2)堆迭式封装(Package-on-Package(POP))技术，此方式就一单层封装逻辑运算驱动器封装在其它单层封装逻辑运算驱动器的顶端，此POP封装技术例如可应用表面黏着技术(Surface Mount Technology(SMT))。
本发明另一范例提供适用于堆迭POP组装技术的一单层封装逻辑运算驱动器的方法，单层封装逻辑运算驱动器用于POP封装组装与多个COIP多芯片封装相同的制程步骤及规格，除了形成位在单层封装逻辑运算驱动器背面的背面金属交互连接线结构(以下简称BISD)及封装穿孔或聚合物穿孔(TPVs)在逻辑运算驱动器中多个芯片之间的间隙，及(或)在逻辑运算驱动器封装周围区域及在逻辑运算驱动器内多个芯片边界(具有多个晶体管的IC芯片朝下)，BISD可包括在交互连接线金属层内的金属线、连接线或金属板，及BISD形成IC芯片(具有多个晶体管IC芯片的一侧朝下)背面上，在压模化合物平坦化处理步骤后，暴露TPVs上表面，BISD提供额外交互连接线金属层或逻辑运算驱动器封装背面的连接层，包括在逻辑运算驱动器(具有多个晶体管的IC芯片之一侧朝下)的IC芯片正上方且垂直的位置，TPVs被用于连接或耦接逻辑运算驱动器的中介载板上的电路或元件(例如FISIP及(或)SISIP)至逻辑运算驱动器封装背面(例如是BISD)，具有TPVs及BISD的单层封装逻辑运算驱动器可使用于堆迭逻辑运算驱动器，此单层封装逻辑运算驱动器可是标准型式或标准尺寸，例如单层封装逻辑运算驱动器可具有一定宽度、长度及厚度的正方型或长方型，及(或)在BISD上的多个铜接垫、铜柱或焊锡铜凸块的位置具有标准布局，一工业标准可设定单层封装逻辑运算驱动器的直径(尺寸)或形状，例如单层封装逻辑运算驱动器标准的形状可以是正方形，其宽度系大于或等于4mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，及具有厚度大于或等于0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。或者，单层封装逻辑运算驱动器标准形状可以是长方形，其宽度大于或等于3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm或40mm，其长度大于或等于3mm、5mm、7mm、10mm、12mm、15mm、20mm、25mm、30mm、35mm、40mm、45mm或50mm，其厚度大于或等于0.03mm、0.05mm、0.1mm、0.3mm、0.5mm、1mm、2mm、3mm、4mm或5mm。
本发明另一范例揭露在多芯片封装中的逻辑运算驱动器型式可更包括一或多个专用可编程交互连接线(DPI)芯片，DPI包括5T SRAM单元或6T SRAM单元及交叉点开关，及被用于作为多个电路或标准商业化FPGA芯片的交互连接线之间的交互连接线编程，可编程交互连接线包括中介载板(FISIP的及(或)SISIP的)上或上方的，且在标准商业化FPGA芯片之间的交互连接金属线或连接线，其具有FISIP的或SISIP的且位在交互连接金属线或连接线中间之交叉点开关电路，例如FISIP的及(或)SISIP的n条金属线或连接线输入至一交叉点开关电路，及FISIP的及(或)SISIP的m条金属线或连接线从开关电路输出，交叉点开关电路被设计成FISIP的及(或)SISIP的n条金属线或连接线中每一金属线或连接线可被编程为连接至FISIP的及(或)SISIP的m条金属线或连接线中的任一条金属线或连接线，交叉点开关电路可经由例如储存在DPI芯片内的SRAM单元的编程原始码控制，SRAM单元可包括6个晶体管(6TSRAM)，其中包括二传输(写入)晶体管及4个数据锁存晶体管，其中2个传输(写入)晶体管系用来写入编程原始码或数据至4个数据锁存晶体管的2个储存或锁存节点。或者，SRAM单元可包括5个晶体管(5T SRAM)，其中包括一传输(写入)晶体管及4个数据锁存晶体管，其中1个传输晶体管系用来写入编程原始码或数据至4个数据锁存晶体管的2个储存或锁存节点，在5T SRAM单元或6T SRAM单元中的储存(编程)数据被用于FISIP的及(或)SISIP的金属线或连接线之”连接”或”不连接”的编程，交叉点开关与上述标准商业化FPGA IC芯片中的说明相同，各型的交叉点开关的细节在上述FPGA IC芯片的段落中揭露或说明，交叉点开关可包括：多路复用器及切换缓冲器，多路复用器从n输入选择其中之一作为其输出，然后输出至开关缓冲器内。当锁存在5T SRAM单元或6T SRAM单元的数据被编程在”1”时，在切换缓冲器内的控制N-MOS晶体管及控制P-MOS晶体管切换成”导通”状态，在输入金属线的数据被导通至交叉点开关的输出金属线，及连接至交叉点开关的二端点的FISIP的及(或)SISIP的二金属线或连接线为连接或耦接；当锁存在5T SRAM单元或6T SRAM单元的数据被编程在”0”时，在切换缓冲器内的控制N-MOS晶体管及控制P-MOS晶体管切换成”不导通”状态，在输入金属线的数据不导通至交叉点开关的输出金属线，及连接至交叉点开关的二端点的FISIP的及(或)SISIP的二金属线或连接线为不连接或耦接。DPI芯片包括5T SRAM单元或6T SRAM单元及交叉点开关，5T SRAM单元或6T SRAM单元及交叉点开关用于逻辑运算驱动器内标准商业化FPGA芯片之间FISIP的及(或)SISIP的金属线或连接线之可编程交互连接线，或者，DPI芯片包括5T SRAM单元或6T SRAM单元及交叉点开关用于逻辑运算驱动器内的标准商业化FPGA芯片与TPVs(例如TPVs底部表面)之间FISIP的及(或)SISIP的金属线或连接线之可编程交互连接线，如上述相同或相似的揭露的方法。在5T SRAM单元或6T SRAM单元内储存的(编程)数据用于编程二者之间的连接或不连接，例如：(i)FISIP的及(或)SISIP的第一金属线、连接线或网连接至在逻辑运算驱动器中一或多个IC芯片上的一或多个微铜柱或凸块，及(或)连接至中介载板的TSVs上(或下方)一或多个金属接垫、金属柱或凸块，及(ii)FISIP的及(或)SISIP的第二金属线、连接线或网连接至或耦接至一TPV(例如TPV底部表面)，如上述相同或相似的揭露的方法。根据上述揭露内容，TPVs为可编程，也就是说，上述揭露内容提供可编程的TPVs，可编程的TPVs或者可用在可编程交互连接线，包括用在逻辑运算驱动器的FPGA芯片上的5T SRAM单元或6T SRAM单元及交叉点开关，可编程TPV可被(经由软件)编程为(i)连接或耦接至逻辑运算驱动器的一或多个IC芯片中之一或多个微铜柱或凸块(为此连接至SISC的及(或)FISC的金属线或连接线，及(或)多个晶体管)，及(或)(ii)连接或耦接至逻辑运算驱动器的中介载板之TSVs上(或下方)的一或多个铜接垫、铜柱或焊锡铜凸块，当位在逻辑运算驱动器背面上的一铜接垫、焊锡铜凸块或铜柱(在BISD上或上方)连接至可编程TPV、金属接垫、凸块或柱(在BISD上或上方)变成一可编程金属凸块或柱(在BISD上或上方)，位在逻辑运算驱动器背面上的可编程的铜接垫、焊锡铜凸块或铜柱(在BISD上或上方)可经由编程及通过可编程TPV连接或耦接至(i)位在逻辑运算驱动器的一或多个IC芯片(为此连接至SISC的及(或)FISC的)正面(具有多个晶体管的一侧)之一或多个微铜柱或凸块；及(或)(ii)在逻辑运算驱动器的中介载板上(或下方)的多个金属接垫、凸块或柱。或者，DPSRAM芯片包括5T SRAM单元或6T SRAM单元及交叉点开关，其可用于在逻辑运算驱动器的中介载板的TSVs上(或下方)的多个金属接垫、柱或凸块之间的FISIP的及(或)SISIP的金属线或连接线之可编程交互连接线，以及在逻辑运算驱动器的一或多个IC芯片上一或多个微铜柱或凸块，如上述相同或相似的揭露的方法。在5T SRAM单元或6T SRAM单元内储存(或编程)的数据可用于二者之间的”连接”或”不连接”的编程，例如：(i)FISIP的及(或)SISIP的第一金属线、连接线或网连接至在逻辑运算驱动器的一或多个IC芯片上之一或多个微铜柱或凸块，及(或)连接中介载板上(或下方)多个金属接垫、柱或凸块，及(ii)FISIP的及(或)SISIP的一第二金属线、连接线或网连接或耦接至中介载板的TSVs上(或下方)多个金属接垫、柱或凸块，如上述相同或相似的揭露的方法。根据上述揭露内容，中介载板上(或下方)多个金属接垫、柱或凸块也可编程，换句话说，本发明上述揭露内容提供的中介载板的TSVs上(或下方)多个金属接垫、柱或凸块是可编程，位在中介载板上(或下方)可编程的多个金属接垫、柱或凸块或者可用在可编程交互连接线，包括用在逻辑运算驱动器的FPGA芯片上的5T SRAM单元或6TSRAM单元及交叉点开关，位在中介载板上(或下方)可编程的多个金属接垫、柱或凸块可经由编程，连接或耦接逻辑运算驱动器的一或多个IC芯片(为此连接至SISC的及(或)FISC的金属线或连接线，及(或)多个晶体管)之一或多个微铜柱或凸块。
DPI可使用各种半导体技术设计用来实现及制造，包括旧的或成熟的技术，例如不先进于、等于、以上、以下40nm、50nm、90nm、130nm、250nm、350nm或500nm。或者DPi包括使用先进于或等于、以下或等于30nm、20nm或10nm。此DPi可使用半导体技术1世代、2世代、3世代、4世代、5世代或大于5世代以上的技术，或使用更成熟或更先进的技术在同一逻辑运算驱动器内标准商业化FPGA IC芯片上。使用在DPi的晶体管可以是FINFET、FDSOI MOSFET、部分耗尽硅绝缘体MOSFETs或常规的MOSFET，使用在DPi的晶体管可以是从使用在同一逻辑驱动器中的标准商业化FPGA IC芯片封装不同的，例如DPi系使用常规MOSFET，但在同一逻辑运算驱动器内的标准商业化FPGA IC芯片封装可使用FINFET晶体管，或是DPi系使用FDSOIMOSFET，而在同一逻辑运算驱动器内的标准商业化FPGA IC芯片封装可使用FINFET。
本发明另一范例提供标准商品化逻辑运算驱动器，其中标准商品化逻辑运算驱动器具有固定设计、布局或脚位的：(i)在中介载板的TSVs上或下方的多个金属接垫、柱或凸块(铜柱或凸块、焊锡铜凸块或金凸块)，及(ii)在标准商业化逻辑运算驱动器的背面(IC芯片具有多个晶体管的那一侧(顶面)朝下)上的铜接垫、多个铜柱或焊锡铜凸块(在BISD上或上方)，标准商品化逻辑运算驱动器针对不同应用可经由软件编码或编程专门定制，中介载板的TSVs上或下方可编程的多个金属接垫、柱或凸块，及(或)如上所述之BISD(通过可编程TPVs)上的可编程铜接垫、铜柱或凸块或焊锡铜凸块用于不同应用，如上所述，软件编程的原始码可被载入、安装或编程在DPSRAM芯片或DPICSRAM芯片内，对于不同种类的应用时，用于控制标准商业化逻辑运算驱动器内同一DPSRAM芯片或DPICSRAM芯片的交叉点开关，或者，软件编程的原始码可被载入、安装或编程在标准商业化逻辑运算驱动器内的逻辑运算驱动器的FPGA IC芯片之5T SRAM单元或6T SRAM单元，对于不同种类的应用时，用于控制同一FPGA IC芯片内的交叉点开关，每一标准商业化逻辑运算驱动器具有相同的且在中介载板之TSVs上或下方的金属接垫、柱或凸块设计、布局或脚位，及BISD上或上方的铜接垫、铜柱或凸块或焊锡铜凸块可经由使用软件编码或编程、使用在中介载板的TSVs上或下方的可编程的多个金属接垫、柱或凸块，及(或)在逻辑运算驱动器中BISD(通过可编程TPVs)上或上方的可编程铜接垫、铜柱或凸块或焊锡铜凸块用于不同的应用、目的或功能。
本发明另一范例提供一在多芯片封装中的标准商业化存储器驱动器、封装或封装驱动器、装置、模组、硬盘、硬盘驱动器、固态硬盘或固态硬盘驱动器(以下简称驱动器)，包括多个标准商业化非易失性存储器IC芯片用于数据储存。即使驱动器的电源关闭时，储存在标准商业化非易失性存储器芯片驱动器中的数据仍然保留，多个非易失性存储器IC芯片包括一祼晶型式或一封装型式的多个NAND快闪芯片，或者，多个非易失性存储器IC芯片可包括裸晶型式的或封装型式的NVRAMIC芯片，NVRAM可以是铁电随机存取存储器(Ferroelectric RAM(FRAM))，磁阻式随机存取存储器(Magnetoresistive RAM(MRAM))、可变电阻式随机存取存储器(RRAM)、相变化存储器(Phase-change RAM(PRAM))，标准商业化存储器驱动器由COIP封装构成，其中系以上述段落所述之说明中，使用在形成标准商业化逻辑运算驱动器中同样或相似的多个COIP封装制程制成。本发明另一范例提供堆迭逻辑运算及易失性存储器(例如是DRAM)驱动器，其包括多个单层封装逻辑运算驱动器及多个单层封装易失性存储器驱动器，如上述揭露及说明，每一单层封装逻辑运算驱动器及每一单层封装易失性存储器驱动器可位在多芯片封装内，每一单层封装逻辑运算驱动器及每一单层封装易失性存储器驱动器可具有相同标准型式或具有标准形状及尺寸，以及可具有相同的标准的多个金属接垫、柱或凸块在上表面的脚位，及相同的标准的多个金属接垫、柱或凸块在下表面的脚位，如上述揭露及说明，堆迭的逻辑运算及易失性存储器驱动器包括例如是2、5、6、7、8或总共大于8个单层封装逻辑运算驱动器或多个易失性存储器驱动器，可使用上述形成堆迭的逻辑运算驱动器所揭露及说明的相似或相同的制程形成。
另一方面本发明揭露一逻辑驱动器及内存驱动器堆栈封装结构，其包括：(i)单层封装逻辑运算驱动器可包括一或多个处理IC芯片及计算IC芯片；(ii)单层封装存储器驱动器，其中单层封装存储器驱动器可包括一或多个高速、高频宽及宽位元宽快取SRAM芯片、DRAM或NVM芯片(例如，MRAM或RAM)可高速平行处理及(或)计算，例如，单层封装逻辑运算驱动器可包括多个GPU芯片，例如是2、3、4或大于4个GPU芯片，及单层封装存储器驱动器可包括多个高速、高频宽及宽位元宽快取SRAM芯片、DRAM IC芯片或NVM芯片，一GPU芯片与SRAM、DRAM或NVM芯片(其中之一)之间的通信此堆迭结构连接，从上至下的连接为：(i)锁存SRAM芯片、DRAM IC芯片或NVM芯片其中之一的微铜柱；(ii)在单层封装内存驱动器之中介载板的FISIP或SISIP内的堆栈金属结构(堆栈金属层及金属栓塞)；(iii)在单层封装逻辑驱动器与单层封装内存驱动器之间的焊锡凸块；(iv)在单层封装逻辑驱动器之中介载板的SISIP或FISIP内的堆栈金属结构(堆栈金属层及金属栓塞)；(v)其中之一GPU芯片的微铜柱，GPU芯片与SRAM芯片、DRAM芯片或NVM芯片之间的数据位元频宽可大于或等于64、128、256、512、1024、2048、4096、8K或16K，举另一个例子，逻辑运算驱动器可包括多个TPU芯片，例如是2、3、4或大于4个TPU芯片，及单层封装存储器驱动器可包括多个高速、高频宽及宽位元宽快取SRAM芯片、DRAM IC芯片或NVM芯片，一TPU芯片与SRAM、DRAM或NVM芯片(其中之一)之间的通信系通过上述揭露及说明的堆迭结构，其数据位元频宽可大于或等于64、128、256、512、1024、2048、4096、8K或16K。
将经由对说明性实施例、随附图式及申请专利范围之以下详细描述的评述，使本发明之此等以及其他组件、步骤、特征、效益及优势变得明朗。
当以下描述连同随附图式一起阅读时，可更充分地理解本发明之配置，该等随附图式之性质应视为说明性而非限制性的。该等图式未必按比例绘制，而是强调本发明之原理。
附图说明
图式揭示本发明之说明性实施例。其并未阐述所有实施例。可另外或替代使用其他实施例。为节省空间或更有效地说明，可省略显而易见或不必要之细节。相反，可实施一些实施例而不揭示所有细节。当相同数字出现在不同图式中时，其系指相同或类似组件或步骤。
当以下描述连同随附图式一起阅读时，可更充分地理解本发明之态样，该等随附图式之性质应视为说明性而非限制性的。该等图式未必按比例绘制，而是强调本发明之原理。
图1系为根据本申请案之实施例所绘示之通过/不通开关之电路图
图2A系为根据本申请案之实施例所绘示之第一型多路复用器之电路图
图2B系为根据本申请案之实施例所绘示之第二型多路复用器之电路图。
图2C系为根据本申请案之实施例所绘示之多路复用器之电路图。
图3系为根据本申请案之实施例所绘示之由多个多路复用器所组成之交叉点开关之电路图。
图4A系为根据本申请案之实施例所绘示之大型I/O电路之电路图。
图4B系为根据本申请案之实施例所绘示之小型I/O电路之电路图。
图5系为根据本申请案之实施例所绘示之可编程逻辑区块之方块图。
图6系为根据本申请案之实施例所绘示之或(OR)逻辑驱动器的操作运算图。
图7绘示根据图6所示之或(OR)逻辑驱动器之查找表(LUT)。
图8系为根据本申请案之实施例所绘示之由通过/不通开关所编程之可编程交互连接线之方块图。
图9系为根据本申请案之实施例所绘示之由交叉点开关编程之可编程交互连接线之线路图。
图10系为根据本申请案之实施例所绘示之商品化标准现场可编程门阵列(FPGA)集成电路(IC)芯片之上视方块图。
图11系为根据本申请案之实施例所绘示之专用于可编程交互连接之集成电路(IC)芯片之上视图。
图12系为根据本申请案之实施例所绘示之第一型商品化标准逻辑运算驱动器之上视示意图。
图13系为根据本申请案之实施例所绘示之第二型商品化标准逻辑运算驱动器之上视示意图。
图14系为根据本申请案之实施例所绘示之在逻辑运算驱动器中各种连接形式之示意图。
图15A为本发明实施例中半导体晶圆剖面图。
图15B为本发明实施例中以双镶嵌制程(double damascene process)形成第一交互连接线结构的剖面图。
图16为本发明实施例中芯片的第二交互连接线结构剖面图，其中第二交互连接线结构具有交互连接线金属层及多个聚合物层。
图17A为本发明实施例中形成一具有一第一类型金属栓塞的中介载板制程剖面图。
图17B至图17E为本发明实施例中形成多芯片在中介载板上的逻辑运算驱动器之剖面示意图。
图18A为本发明实施例中形成TPVs及多个微型凸块在中介载板上的剖面示意图。
图18B为本发明实施例中形成具有多个封装层穿孔的逻辑运算驱动器之剖面示意图。
图19为本发明实施例中形成具有背面金属交互连接线结构的COIP逻辑运算驱动器之剖面示意图。
图20为本发明实施例中在POP组装内的多个逻辑运算驱动器之各种连接的剖面图。
图21A至图21B为本发明实施例中各种标准商业化存储器驱动器之上视图。
图22A至图22B为本发明实施例中多个COIP逻辑运算及存储器驱动器的各种封装剖面图。
摘要附图为图22B。其中各部件的附图标记列表为：587-路径；551-中介载板；27-交互连接线金属层；563-接合连接点；564-底部填充胶；565-聚合物层；582-直通聚合物金属栓塞；77-交互连接线金属层；77e-接垫；100-半导体芯片；79-BISD；300-逻辑驱动器；588-SISIP；560-第一交互连接线结构；558-金属栓塞。
虽然在说明书附图中已描绘某些实施例，但本领域技术人员应了解，所描绘之实施例为说明性的，且可在本发明之范畴内构想并实施彼等所示实施例之变化以及本文所述之其他实施例。
具体实施方式
通过/不通开关之说明
图1系为根据本申请案之实施例所绘示之通过/不通开关之电路图。请参见图1，通过/不通开关258可以是多级三态缓冲器292或是开关缓冲器，在每一级中，均具有一对的P型MOS晶体管293及N型MOS晶体管294，两者的汲极系相互地耦接在一起，而两者的源极系分别地连接至电源端Vcc及接地端Vss。在本实施例中，多级三态缓冲器292系为二级三态缓冲器292，亦即为二级反相器，分别为第一级及第二级，分别具有一对的P型MOS晶体管293及N型MOS晶体管294。节点N21可以耦接至第一级之该对P型MOS晶体管293及N型MOS晶体管294的门极，第一级之该对P型MOS晶体管293及N型MOS晶体管294的汲极耦接至第二级(也就是输出级)之该对P型MOS晶体管293及N型MOS晶体管294的门极，第二级之该对P型MOS晶体管293及N型MOS晶体管294的汲极耦接至节点N22。
请参见图1，多级三态缓冲器292还包括一开关机制，以致能或禁能多级三态缓冲器292，其中该开关机制包括：(1)P型MOS晶体管295，其源极系耦接至电源端(Vcc)，而其汲极系耦接至第一级及第二级之P型MOS晶体管293的源极；(2)控制N型MOS晶体管296，其源极系耦接至接地端(Vss)，而其汲极系耦接至第一级及第二级之N型MOS晶体管294的源极；以及(3)反相器297，其输入耦接控制N型MOS晶体管296之门极及节点SC-4，其输出耦接控制P型MOS晶体管295之门极，反相器297适于将其输入反向而形成其输出。
举例而言，请参见图1，当逻辑值“1”耦接至节点SC-4时，会开启多级三态缓冲器292，则信号可以从节点N21传送至节点N22。当逻辑值“0”耦接至节点SC-4时，会关闭多级三态缓冲器292，则节点N21与节点N22之间并无信号传送。
多路复用器(multiplexer(MUXER))之说明
(1)第一型多路复用器
图2A系为根据本申请案之实施例所绘示之第一型多路复用器之电路图。请参见图2A，第一型多路复用器211具有并联设置的第一组输入及并联设置的第二组输入，且可根据其第二组输入之组合从其第一组输入中选择其一作为其输出。举例而言，第一型多路复用器211可以具有并联设置的16个输入D0-D15作为第一组输入，及并联设置的4个输入A0-A3作为第二组输入。第一型多路复用器211可根据其第二组之4个输入A0-A3之组合从其第一组之16个输入D0-D15中选择其一作为其输出Dout。
请参见图2A，第一型多路复用器211可以包括逐级耦接的多级三态缓冲器，例如为四级的三态缓冲器215、216、217及218。第一型多路复用器211可以具有八对共16个平行设置的三态缓冲器215设在第一级，其每一个的第一输入系耦接至第一组之16个输入D0-D15之其中之一，其每一个的第二输入系与第二组之输入A3有关。在第一级中八对共16个三态缓冲器215之每一个可以根据其第二输入使其开启或关闭，以控制是否要将其第一输入传送至其输出。第一型多路复用器211可以包括一反相器219，其输入系耦接至第二组之输入A3，反相器219适于将其输入反向而形成其输出。在第一级中每一对三态缓冲器215之其中一个可以根据耦接至反相器219之输入及输出其中之一之其第二输入切换成开启状态，使其第一输入传送至其输出；在第一级中每一对三态缓冲器215之其中另一个可以根据耦接至反相器219之输入及输出其中另一之其第二输入切换成关闭状态，使其第一输入不会传送至其输出。在第一级之每一对三态缓冲器215中其输出系相互耦接。举例而言，在第一级中最上面一对的三态缓冲器215中的上面一个其第一输入系耦接至第一组之输入D0，而其第二输入系耦接至反相器219之输出；在第一级中最上面一对的三态缓冲器215中的下面一个其第一输入系耦接至第一组之输入D1，而其第二输入系耦接至反相器219之输入。在第一级中最上面一对的三态缓冲器215中的上面一个可根据其第二输入切换成开启状态，使其第一输入传送至其输出；在第一级中最上面一对的三态缓冲器215中的下面一个可根据其第二输入切换成关闭状态，使其第一输入不会传送至其输出。因此，在第一级中八对的三态缓冲器215之每一对系根据分别耦接至反相器219之输入及输出的其两个第二输入以控制让其两个第一输入之其中一个传送至其输出，而其输出会耦接至第二级三态缓冲器216之其中一个之第一输入。
请参见图2A，第一型多路复用器211可以具有四对共8个平行设置的三态缓冲器216设在第二级，其每一个的第一输入系耦接至在第一级之三态缓冲器215其中一对之输出，其每一个的第二输入系与第二组之输入A2有关。在第二级中四对共8个三态缓冲器216之每一个可以根据其第二输入使其开启或关闭，以控制是否要将其第一输入传送至其输出。第一型多路复用器211可以包括一反相器220，其输入系耦接至第二组之输入A2，反相器220适于将其输入反向而形成其输出。在第二级中每一对三态缓冲器216之其中一个可以根据耦接至反相器220之输入及输出其中之一之其第二输入切换成开启状态，使其第一输入传送至其输出；在第二级中每一对三态缓冲器216之其中另一个可以根据耦接至反相器220之输入及输出其中另一之其第二输入切换成关闭状态，使其第一输入不会传送至其输出。在第二级之每一对三态缓冲器216中其输出系相互耦接。举例而言，在第二级中最上面一对的三态缓冲器216中的上面一个其第一输入系耦接至在第一级中最上面一对的三态缓冲器215之输出，而其第二输入系耦接至反相器220之输出；在第二级中最上面一对的三态缓冲器216中的下面一个其第一输入系耦接至在第一级中次上面一对的三态缓冲器215之输出，而其第二输入系耦接至反相器220之输入。在第二级中最上面一对的三态缓冲器216中的上面一个可根据其第二输入切换成开启状态，使其第一输入传送至其输出；在第二级中最上面一对的三态缓冲器216中的下面一个可根据其第二输入切换成关闭状态，使其第一输入不会传送至其输出。因此，在第二级中四对的三态缓冲器216之每一对系根据分别耦接至反相器220之输入及输出的其两个第二输入以控制让其两个第一输入之其中一个传送至其输出，而其输出会耦接至第三级三态缓冲器217之其中一个之第一输入。
请参见图2A，第一型多路复用器211可以具有两对共4个平行设置的三态缓冲器217设在第三级，其每一个的第一输入系耦接至在第二级之三态缓冲器216其中一对之输出，其每一个的第二输入系与第二组之输入A1有关。在第三级中两对共4个三态缓冲器21之每一个可以根据其第二输入使其开启或关闭，以控制是否要将其第一输入传送至其输出。第一型多路复用器211可以包括一反相器207，其输入系耦接至第二组之输入A1，反相器207适于将其输入反向而形成其输出。在第三级中每一对三态缓冲器217之其中一个可以根据耦接至反相器207之输入及输出其中之一之其第二输入切换成开启状态，使其第一输入传送至其输出；在第三级中每一对三态缓冲器217之其中另一个可以根据耦接至反相器207之输入及输出其中另一之其第二输入切换成关闭状态，使其第一输入不会传送至其输出。在第三级之每一对三态缓冲器217中其输出系相互耦接。举例而言，在第三级中上面一对的三态缓冲器217中的上面一个其第一输入系耦接至在第二级中最上面一对的三态缓冲器216之输出，而其第二输入系耦接至反相器207之输出；在第三级中上面一对的三态缓冲器217中的下面一个其第一输入系耦接至在第二级中次上面一对的三态缓冲器216之输出，而其第二输入系耦接至反相器207之输入。在第三级中上面一对的三态缓冲器217中的上面一个可根据其第二输入切换成开启状态，使其第一输入传送至其输出；在第三级中上面一对的三态缓冲器217中的下面一个可根据其第二输入切换成关闭状态，使其第一输入不会传送至其输出。因此，在第三级中两对的三态缓冲器217之每一对系根据分别耦接至反相器207之输入及输出的其两个第二输入以控制让其两个第一输入之其中一个传送至其输出，而其输出会耦接至第四级三态缓冲器218之第一输入。
请参见图2A，第一型多路复用器211可以具有一对共2个平行设置的三态缓冲器218设在第四级(即输出级)，其每一个的第一输入系耦接至在第三级之三态缓冲器217其中一对之输出，其每一个的第二输入系与第二组之输入A0有关。在第四级(即输出级)中一对共2个三态缓冲器218之每一个可以根据其第二输入使其开启或关闭，以控制是否要将其第一输入传送至其输出。第一型多路复用器211可以包括一反相器208，其输入系耦接至第二组之输入A0，反相器208适于将其输入反向而形成其输出。在第四级中该对三态缓冲器218之其中一个可以根据耦接至反相器208之输入及输出其中之一之其第二输入切换成开启状态，使其第一输入传送至其输出；在第四级(即输出级)中该对三态缓冲器218之其中另一个可以根据耦接至反相器208之输入及输出其中另一之其第二输入切换成关闭状态，使其第一输入不会传送至其输出。在第四级(即输出级)之该对三态缓冲器218中其输出系相互耦接。举例而言，在第四级(即输出级)中该对三态缓冲器218中的上面一个其第一输入系耦接至在第三级中上面一对的三态缓冲器217之输出，而其第二输入系耦接至反相器208之输出；在第四级(即输出级)中该对三态缓冲器218中的下面一个其第一输入系耦接至在第三级中下面一对的三态缓冲器217之输出，而其第二输入系耦接至反相器208之输入。在第四级(即输出级)中该对的三态缓冲器218中的上面一个可根据其第二输入切换成开启状态，使其第一输入传送至其输出；在第四级(即输出级)中该对的三态缓冲器218中的下面一个可根据其第二输入切换成关闭状态，使其第一输入不会传送至其输出。因此，在第四级(即输出级)中该对的三态缓冲器218系根据分别耦接至反相器208之输入及输出的其两个第二输入以控制让其两个第一输入之其中一个传送至其输出，作为第一型多路复用器211之输出Dout。
(2)第二型多路复用器
图2B系为根据本申请案之实施例所绘示之第二型多路复用器之电路图。请参见图2B，第二型多路复用器211系类似如图2A所描述之第一型多路复用器211，但是还增设如图1所描述之通过/不通开关292，其位在节点N21处之输入会耦接至在最后一级(例如为第四级(即输出级))中该对的两个三态缓冲器218之输出。针对绘示于图1、图2A及图2B中的相同标号所指示的元件，绘示于图2B中的该元件可以参考该元件于图1或图2A中的说明。据此，请参见图2B，通过/不通开关292可以将其位在节点N21处之输入放大而形成其位在节点N22处之输出，作为第二型多路复用器211之输出Dout。
据此，第二型多路复用器211可以根据其第二组之输入A0-A3的组合从其第一组之输入D0-D15中选择其一作为其输出Dout。
举例而言，图2C系为根据本申请案之实施例所绘示之多路复用器之电路图。请参见图2C，第二型多路复用器211包括第一组之平行设置的输入D0、D1及D2及第二组之平行设置的输入A0及A1。第二型多路复用器211可以包括逐级耦接的二级三态缓冲器217及218，第二型多路复用器211可以具有三个平行设置的三态缓冲器217设在第一级，其每一个的第一输入系耦接至第一组之3个输入D0-D2之其中之一，其每一个的第二输入系与第二组之输入A1有关。在第一级中共3个三态缓冲器217之每一个可以根据其第二输入使其开启或关闭，以控制是否要将其第一输入传送至其输出。第二型多路复用器211可以包括反相器207，其输入系耦接至第二组之输入A1，反相器207适于将其输入反向而形成其输出。在第一级中上面一对的三态缓冲器217之其中一个可以根据耦接至反相器207之输入及输出其中之一之其第二输入切换成开启状态，使其第一输入传送至其输出；在第一级中上面一对的三态缓冲器217之其中另一个可以根据耦接至反相器207之输入及输出其中另一之其第二输入切换成关闭状态，使其第一输入不会传送至其输出。在第一级之上面一对的三态缓冲器217中其输出系相互耦接。因此，在第一级中上面一对的三态缓冲器217系根据分别耦接至反相器207之输入及输出的其两个第二输入以控制让其两个第一输入之其中一个传送至其输出，而其输出会耦接至第二级三态缓冲器218之其中一个之第一输入。在第一级中下面的三态缓冲器217系根据耦接至反相器207之输出的其第二输入，以控制是否要将其第一输入传送至其输出，而其输出会耦接至第二级(即输出级)三态缓冲器218之其中其它个之第一输入。
请参见图2C，第二型多路复用器211可以具有一对共2个平行设置的三态缓冲器218设在第二级(即输出级)，其上面一个的第一输入系耦接至在第一级中上面一对之三态缓冲器217之输出，其上面一个的第二输入系与第二组之输入A0有关，其下面一个的第一输入系耦接至在第一级中下面的三态缓冲器217之输出，其下面一个的第二输入系与第二组之输入A0有关。在第二级(即输出级)中一对共2个三态缓冲器218之每一个可以根据其第二输入使其开启或关闭，以控制是否要将其第一输入传送至其输出。第二型多路复用器211可以包括反相器208，其输入系耦接至第二组之输入A0，反相器208适于将其输入反向而形成其输出。在第二级中该对三态缓冲器218之其中一个可以根据耦接至反相器208之输入及输出其中之一之其第二输入切换成开启状态，使其第一输入传送至其输出；在第二级(即输出级)中该对三态缓冲器218之其中另一个可以根据耦接至反相器208之输入及输出其中另一之其第二输入切换成关闭状态，使其第一输入不会传送至其输出。在第二级之该对三态缓冲器218中其输出系相互耦接。因此，在第二级(即输出级)中该对的三态缓冲器218系根据分别耦接至反相器208之输入及输出的其两个第二输入以控制让其两个第一输入之其中一个传送至其输出。第二型多路复用器211还可以包括如图1所描述之通过/不通开关292，其位在节点N21处之输入会耦接至在第二级(即输出级)中该对的两个三态缓冲器218之输出，通过/不通开关292可以将其位在节点N21处之输入放大而形成其位在节点N22处之输出，作为第二型多路复用器211之输出Dout，通过/不通开关292可放大在节点N21的输入而获得在节点N22的其输出，以作为第二型多路复用器211的输出Dout。
由多路复用器所组成之交叉点开关之说明
图3系为根据本申请案之实施例所绘示之由多个多路复用器所组成之交叉点开关之电路图。请参见图3，交叉点开关379可以包括四个如图2C所绘示之第二型多路复用器211，其每一个包括第一组之三个输入及第二组之两个输入，且适于根据其第二组之两个输入的组合从其第一组之三个输入中选择其一传送至其输出。举例而言，应用于交叉点开关379之第二型多路复用器211可以参考如图2C所绘示之第二型多路复用器211。四个多路复用器211其中之一个之第一组之三个输入D0-D2之每一个可以耦接至四个多路复用器211其中另两个之第一组之三个输入D0-D2其中之一及四个多路复用器211其中另一个之输出Dout。因此，四个多路复用器211之每一个的第一组之三个输入D0-D2可以分别耦接至在三个不同方向上分别延伸至四个多路复用器211之另外三个之输出的三条金属线路，且四个多路复用器211之每一个可以根据其第二组之输入A0及A1的组合从其第一组之输入D0-D2中选择其一传送至其输出Dout。四个多路复用器211之每一个还包括通过/不通开关或开关缓冲器292，可以根据其输入SC-4切换成开启或关闭的状态，让根据其第二组之输入A0及A1从其第一组之三个输入D0-D2中所选择的一个传送至或是不传送至其输出Dout。举例而言，上面的多路复用器211其第一组之三个输入可以分别耦接至在三个不同方向上分别延伸至左侧、下面及右侧的多路复用器211之输出Dout(位在节点N23、N26及N25)的三条金属线路，且上面的多路复用器211可以根据其第二组之输入A01及A11的组合从其第一组之输入D0-D2中选择其一传送至其输出Dout(位在节点N24)。上面的多路复用器211之通过/不通开关或开关缓冲器292可以根据其输入SC1-4切换成开启或关闭的状态，让根据其第二组之输入A01及A11从其第一组之三个输入D0-D2中所选择的一个传送至或是不传送至其输出Dout(位在节点N24)。
大型输入/输出(I/O)电路之说明
图4A系为根据本申请案之实施例所绘示之大型I/O电路之电路图。请参见图4A，半导体芯片可以包括多个I/O接垫272，可耦接至其大型静电放电(ESD)保护电路273、其大型驱动器274及其大型接收器275。大型静电放电(ESD)保护电路、大型驱动器274及大型接收器275可组成一大型I/O电路341。大型静电放电(ESD)保护电路273可以包括两个二极体282及283，其中二极体282之阴极耦接至电源端(Vcc)，其阳极耦接至节点281，而二极体283之阴极耦接至节点281，而其阳极耦接至接地端(Vss)，节点281系耦接至I/O接垫272。
请参见图4A，大型驱动器274之第一输入系耦接信号(L_Enable)，用以致能大型驱动器274，而其第二输入耦接数据(L_Data_out)，使得该数据(L_Data_out)可经大型驱动器274之放大或驱动以形成其输出(位在节点281)，经由I/O接垫272传送至位在该半导体芯片之外部的电路。大型驱动器274可以包括一P型MOS晶体管285及一N型MOS晶体管286，两者的汲极系相互耦接作为其输出(位在节点281)，两者的源极系分别耦接至电源端(Vcc)及接地端(Vss)。大型驱动器274可以包括一与非(NAND)门287及一或非(NOR)门288，其中与非(NAND)门287之输出系耦接至P型MOS晶体管285之门极，或非(NOR)门288之输出系耦接至N型MOS晶体管286之门极.。大型驱动器274之与非(NAND)门287之第一输入系耦接至大型驱动器274之反相器289之输出，而其第二输入系耦接至数据(L_Data_out)，与非(NAND)门287可以对其第一输入及其第二输入进行与非运算而产生其输出，其输出系耦接至P型MOS晶体管285之门极。大型驱动器274之或非(NOR)门288之第一输入系耦接至数据(L_Data_out)，而其第二输入系耦接至信号(L_Enable)，或非(NOR)门288可以对其第一输入及其第二输入进行或非运算而产生其输出，其输出系耦接至N型MOS晶体管286之门极。反相器289之输入系耦接信号(L_Enable)，并可将其输入反向而形成其输出，其输出系耦接至与非(NAND)门287之第一输入。
请参见图4A，当信号(L_Enable)系为逻辑值“1”时，与非(NAND)门287之输出系总是为逻辑值“1”，以关闭P型MOS晶体管285，而或非(NOR)门288之输出系总是为逻辑值“0”，以关闭N型MOS晶体管286。此时，信号(L_Enable)会禁能大型驱动器274，使得数据(L_Data_out)不会传送至大型驱动器274之输出(位在节点281)。
请参见图4A，当信号(L_Enable)系为逻辑值“0”时，会致能大型驱动器274。同时，当数据(L_Data_out)系为逻辑值“0”时，与非(NAND)门287及或非(NOR)门288之输出系为逻辑值“1”，以关闭P型MOS晶体管285及开启N型MOS晶体管286，让大型驱动器274之输出(位在节点281)处在逻辑值“0”的状态，并传送至I/O接垫272。若是当数据(L_Data_out)系为逻辑值“1”时，与非(NAND)门287及或非(NOR)门288之输出系为逻辑值“0”，以开启P型MOS晶体管285及关闭N型MOS晶体管286，让大型驱动器274之输出(位在节点281)处在逻辑值“1”的状态，并传送至I/O接垫272。因此，信号(L_Enable)可以致能大型驱动器274，以放大或驱动数据(L_Data_out)形成其输出(位在节点281)，并传送至I/O接垫272。
请参见图4A，大型接收器275之第一输入系耦接该I/O接垫272，可经由大型接收器275之放大或驱动以形成其输出(L_Data_in)，大型接收器275之第二输入系耦接信号(L_Inhibit)，用以抑制大型接收器275产生与其第一输入有关之其输出(L_Data_in)。大型接收器275包括一与非(NAND)门290，其第一输入系耦接至该I/O接垫272，而其第二输入系耦接信号(L_Inhibit)，与非(NAND)门290可以对其第一输入及其第二输入进行与非运算而产生其输出，其输出系耦接至大型接收器275之反相器291。反相器291之输入系耦接与非(NAND)门290之输出，并可将其输入反向而形成其输出，作为大型接收器275之输出(L_Data_in)。
请参见图4A，当信号(L_Inhibit)系为逻辑值“0”时，与非(NAND)门290之输出系总是为逻辑值“1”，而大型接收器275之输出(L_Data_in)系总是为逻辑值“1”。此时，可以抑制大型接收器275产生与其第一输入有关之其输出(L_Data_in)，其第一输入系耦接至该I/O接垫272。
请参见图4A，当信号(L_Inhibit)系为逻辑值“1”时，会启动大型接收器275。同时，当由位在半导体芯片之外部的电路传送至该I/O接垫272的数据系为逻辑值“1”时，与非(NAND)门290之输出系为逻辑值“0”，使得大型接收器275之输出(L_Data_in)系为逻辑值“1”；当由位在半导体芯片之外部的电路传送至该I/O接垫272的数据系为逻辑值“0”时，与非(NAND)门290之输出系为逻辑值“1”，使得大型接收器275之输出(L_Data_in)系为逻辑值“0”。因此，信号(L_Inhibit)可以启动大型接收器275，以放大或驱动由位在半导体芯片之外部的电路传送至该I/O接垫272的数据形成其输出(L_Data_in)。
请参见图4A，该I/O接垫272之输入电容，例如是由大型静电放电(ESD)保护电路273及大型接收器275所产生的，而其范围例如介于2pF与100pF之间、介于2pF与50pF之间、介于2pF与30pF之间、大于2pF、大于5pF、大于10pF、大于15pF或是大于20pF。大型驱动器274之输出电容或是驱动能力或负荷例如是介于2pF与100pF之间、介于2pF与50pF之间、介于2pF与30pF之间或是大于2pF、大于5pF、大于10pF、大于15pF或是大于20pF。大型静电放电(ESD)保护电路273之尺寸例如是介于0.5pF与20pF之间、介于0.5pF与15pF之间、介于0.5pF与10pF之间、介于0.5pF与5pF之间、介于0.5pF与20pF之间、大于0.5pF、大于1pF、大于2pF、大于3pF、大于5pf或是大于10pF。
小型输入/输出(I/O)电路之说明
图4B系为根据本申请案之实施例所绘示之小型I/O电路之电路图。请参见图4B，半导体芯片可以包括多个金属(I/O)接垫372，可耦接至其小型静电放电(ESD)保护电路373、其小型驱动器374及其小型接收器375。小型静电放电(ESD)保护电路、小型驱动器374及小型接收器375可组成一小型I/O电路203。小型静电放电(ESD)保护电路373可以包括两个二极体382及383，其中二极体382之阴极耦接至电源端(Vcc)，其阳极耦接至节点381，而二极体383之阴极耦接至节点381，而其阳极耦接至接地端(Vss)，节点381系耦接至金属(I/O)接垫372。
请参见图4B，小型驱动器374之第一输入系耦接信号(S_Enable)，用以致能小型驱动器374，而其第二输入耦接数据(S_Data_out)，使得该数据(S_Data_out)可经小型驱动器374之放大或驱动以形成其输出(位在节点381)，经由金属(I/O)接垫372传送至位在该半导体芯片之外部的电路。小型驱动器374可以包括一P型MOS晶体管385及一N型MOS晶体管386，两者的汲极系相互耦接作为其输出(位在节点381)，两者的源极系分别耦接至电源端(Vcc)及接地端(Vss)。小型驱动器374可以包括一与非(NAND)门387及一或非(NOR)门388，其中与非(NAND)门387之输出系耦接至P型MOS晶体管385之门极，或非(NOR)门388之输出系耦接至N型MOS晶体管386之门极.。小型驱动器374之与非(NAND)门387之第一输入系耦接至小型驱动器374之反相器389之输出，而其第二输入系耦接至数据(S_Data_out)，与非(NAND)门387可以对其第一输入及其第二输入进行与非运算而产生其输出，其输出系耦接至P型MOS晶体管385之门极。小型驱动器374之或非(NOR)门388之第一输入系耦接至数据(S_Data_out)，而其第二输入系耦接至信号(S_Enable)，或非(NOR)门388可以对其第一输入及其第二输入进行或非运算而产生其输出，其输出系耦接至N型MOS晶体管386之门极。反相器389之输入系耦接信号(S_Enable)，并可将其输入反向而形成其输出，其输出系耦接至与非(NAND)门387之第一输入。
请参见图4B，当信号(S_Enable)系为逻辑值“1”时，与非(NAND)门387之输出系总是为逻辑值“1”，以关闭P型MOS晶体管385，而或非(NOR)门388之输出系总是为逻辑值“0”，以关闭N型MOS晶体管386。此时，信号(S_Enable)会禁能小型驱动器374，使得数据(S_Data_out)不会传送至小型驱动器374之输出(位在节点381)。
请参见图4B，当信号(S_Enable)系为逻辑值“0”时，会致能小型驱动器374。同时，当数据(S_Data_out)系为逻辑值“0”时，与非(NAND)门387及或非(NOR)门388之输出系为逻辑值“1”，以关闭P型MOS晶体管385及开启N型MOS晶体管386，让小型驱动器374之输出(位在节点381)处在逻辑值“0”的状态，并传送至金属(I/O)接垫372。若是当数据(S_Data_out)系为逻辑值“1”时，与非(NAND)门387及或非(NOR)门388之输出系为逻辑值“0”，以开启P型MOS晶体管385及关闭N型MOS晶体管386，让小型驱动器374之输出(位在节点381)处在逻辑值“1”的状态，并传送至金属(I/O)接垫372。因此，信号(S_Enable)可以致能小型驱动器374，以放大或驱动数据(S_Data_out)形成其输出(位在节点381)，并传送至金属(I/O)接垫372。
请参见图4B，小型接收器375之第一输入系耦接该金属(I/O)接垫372，可经由小型接收器375之放大或驱动以形成其输出(S_Data_in)，小型接收器375之第二输入系耦接信号(S_Inhibit)，用以抑制小型接收器375产生与其第一输入有关之其输出(S_Data_in)。小型接收器375包括一与非(NAND)门390，其第一输入系耦接至该金属(I/O)接垫372，而其第二输入系耦接信号(S_Inhibit)，与非(NAND)门290可以对其第一输入及其第二输入进行与非运算而产生其输出，其输出系耦接至小型接收器375之反相器391。反相器391之输入系耦接与非(NAND)门390之输出，并可将其输入反向而形成其输出，作为小型接收器375之输出(S_Data_in)。
请参见图4B，当信号(S_Inhibit)系为逻辑值“0”时，与非(NAND)门390之输出系总是为逻辑值“1”，而小型接收器375之输出(S_Data_in)系总是为逻辑值“1”。此时，可以抑制小型接收器375产生与其第一输入有关之其输出(S_Data_in)，其第一输入系耦接至该金属(I/O)接垫372。
请参见图4B，当信号(S_Inhibit)系为逻辑值“1”时，会启动小型接收器375。同时，当由位在半导体芯片之外部的电路传送至该金属(I/O)接垫372的数据系为逻辑值“1”时，与非(NAND)门390之输出系为逻辑值“0”，使得小型接收器375之输出(S_Data_in)系为逻辑值“1”；当由位在半导体芯片之外部的电路传送至该金属(I/O)接垫372的数据系为逻辑值“0”时，与非(NAND)门390之输出系为逻辑值“1”，使得小型接收器375之输出(S_Data_in)系为逻辑值“0”。因此，信号(S_Inhibit)可以启动小型接收器375，以放大或驱动由位在半导体芯片之外部的电路传送至该金属(I/O)接垫372的数据形成其输出(S_Data_in)。
请参见图4B，该金属(I/O)接垫372之输入电容，例如是由小型静电放电(ESD)保护电路373及小型接收器375所产生的，而其范围例如介于0.1pF与10pF之间、介于0.1pF与5pF之间、介于0.1pF与3pF之间、介于0.1pF与2pF之间、小于10pF、小于5pF、小于3pF、小于1pF或是小于1pF。小型驱动器374之输出电容或是驱动能力或负荷例如是介于0.1pF与10pF之间、介于0.1pF与5pF之间、介于0.1pF与3pF之间、介于0.1pF与2pF之间、小于10pF、小于5pF、小于3pF、小于2pF或是小于1pF。小型静电放电(ESD)保护电路373之尺寸例如是介于0.05pF与10pF之间、介于0.05pF与5pF之间、介于0.05pF与2pF之间、介于0.05pF与1pF之间、小于5pF、小于3pF、小于2pF、小于1pF或是小于0.5pF。
可编程逻辑区块之说明
图5系为根据本申请案之实施例所绘示之可编程逻辑区块之方块图。请参见图5，可编程逻辑区块(LB)201可以是各种形式，包括一查找表(LUT)210及一多路复用器211，可编程逻辑区块(LB)201之多路复用器211包括第一组之输入，例如为如图2A或图2B所绘示之D0-D15，其每一个系耦接储存在查找表(LUT)210中之其中一结果值或编程码；可编程逻辑区块(LB)201之多路复用器211还包括第二组之输入，例如为如图2A或图2B所绘示之4个输入A0-A3，用于决定其第一组之输入其中之一传送至其输出，例如为如图2A或图2B所绘示之Dout，作为可编程逻辑区块(LB)201之输出。多路复用器211之第二组之输入，例如为如图2A或图2B所绘示之4个输入A0-A3系作为可编程逻辑区块(LB)201之输入。
请参见图5，可编程逻辑区块(LB)201之查找表(LUT)210可以包括多个存储器单元490，其每一个系储存其中一结果值或编程码，而每一存储器单元490系例如为静态随机存取存储器(SRAM)。可编程逻辑区块(LB)201之多路复用器211之第一组之输入，例如为如图2A或图2B所绘示之D0-D15，其每一个系耦接至用于查找表(LUT)210之其中一存储器单元490之输出，因此储存于每一存储器单元490中的结果值或编程码可以传送至可编程逻辑区块(LB)201之多路复用器211之第一组之其中一输入。
再者，当可编程逻辑区块(LB)201之多路复用器211系为第二型时，如图2B所示，可编程逻辑区块(LB)201还包括其他的存储器单元490，例如为静态随机存取存储器(SRAM)，用于储存编程码，其输出系耦接至其多路复用器211之多级三态缓冲器292之输入SC-4，用以开启或关闭可编程逻辑区块(LB)201之多路复用器211。
可编程逻辑区块(LB)201可包括查找表(LUT)210，该查找表(LUT)210可被编程以储存或保存结果值(resulting values)或编程原始码，该查找表(LUT)210可用于逻辑操作(运算)或布尔运算(Boolean operation)，例如是AND、NAND、OR、NOR等操作运算，或结合上述二种或上述多种操作运算的一种操作运算。举例而言，查找表(LUT)210可被编程以使得可编程逻辑区块(LB)201达到相同于如图6所绘示之或(OR)逻辑驱动器的操作运算，以本实施例而言，或(OR)逻辑驱动器具有例如是A0及A1之二个输入，对等于可编程逻辑区块(LB)201之二个输入；且或(OR)逻辑驱动器具有例如是Dout之输出，对等于可编程逻辑区块(LB)201之输出。图7绘示查找表(LUT)显示根据如图6所示之或(OR)逻辑驱动器之二输入的组合所对应之四个结果值。请参见图7，查找表(LUT)210可以被编程有该四个结果值，分别储存在四个存储器单元490中，可分别耦接可编程逻辑区块(LB)201之多路复用器211之第一组之四个输入，多路复用器211可以依据其第二组之输入A0及A1的一种组合而选择其第一组之四个输入的其中之一作为其输出Dout，亦即为可编程逻辑区块(LB)201的输出。
可编程交互连接线之说明
图8系为根据本申请案之实施例所绘示之由通过/不通开关所编程之可编程交互连接线之方块图。请参见图8，如图1所绘示之通过/不通开关258可编程以控制二可编程交互连接线361是否要让其相互耦接，其中一可编程交互连接线361系耦接至通过/不通开关258之节点N21，而其中另一可编程交互连接线361系耦接至通过/不通开关258之节点N22。因此，通过/不通开关258可以切换成开启状态，让该其中一可编程交互连接线361可经由通过/不通开关258耦接至该其中另一可编程交互连接线361；或者，通过/不通开关258亦可以切换成关闭状态，让该其中一可编程交互连接线361不经由通过/不通开关258耦接至该其中另一可编程交互连接线361。
请参见图8，存储器单元362可以经由固定交互连接线364(亦即为不可被编程的交互连接线)耦接至通过/不通开关258，用以控制开启或关闭通过/不通开关258，其中存储器单元362系例如为静态随机存取存储器(SRAM)。当可编程交互连接线361系通过如图1所绘示之通过/不通开关258进行编程时，通过/不通开关258之节点SC-4系耦接至存储器单元362之输出，以接收与储存在存储器单元362中之编程码有关的其输出来控制开启或关闭通过/不通开关258，让分别耦接通过/不通开关258之二节点N21及N22的二可编程交互连接线361呈相互耦接状态或呈断路状态。
在编程存储器单元362之前或是在编程存储器单元362当时，可编程交互连接线361是不会用于信号传输的，而通过编程存储器单元362可以让通过/不通开关258切换成开启状态，以耦接该二可编程交互连接线361，用于信号传输；或者，通过编成存储器单元362可让通过/不通开关258切换成关闭状态，以切断该二可编程交互连接线361之耦接。
图9系为根据本申请案之实施例所绘示之由交叉点开关编程之可编程交互连接线之线路图。请参见图9，四条可编程交互连接线361系分别耦接如图3所绘示之交叉点开关379之四节点N23-N26。因此，该四条可编程交互连接线361之其中一条可以通过第三型交叉点开关379之切换以耦接至其另外一条、其另外两条或是其另外三条；因此，每一多路复用器211之三输入系耦接该四条可编程交互连接线361之其中三条，而其输出系耦接该四条可编程交互连接线361之另一条，每一多路复用器211可以根据其第二组之二输入A0及A1让其第一组之该三输入其中之一传送至其输出。当交叉点开关379系由如图2C中的四个第二型多路复用器211所构成时，其每一第二型多路复用器211之第二组之二输入A0及A1及节点SC-4其中每一个系经由固定交互连接线364(亦即为不可被编程的交互连接线)耦接至存储器单元362之输出。因此，每一多路复用器211之三输入系耦接该四条可编程交互连接线361之其中三条，而其输出系耦接该四条可编程交互连接线361之另一条，每一多路复用器211可以根据其第二组之二输入A0及A1且还根据节点SC-4之逻辑值让其第一组之该三输入其中之一传送至其输出。
举例而言，请参见图2C及图9，以下说明系以交叉点开关379由四个第二型多路复用器211所构成为例。上面的多路复用器211之第二组之输入A01及A11及节点SC1-4系分别耦接至三个存储器单元362-1之输出，左边的多路复用器211之第二组之输入A02及A12及节点SC2-4系分别耦接至三个存储器单元362-2之输出，下面的多路复用器211之第二组之输入A03及A13及节点SC3-4系分别耦接至三个存储器单元362-3之输出，右边的多路复用器211之第二组之输入A04及A14及节点SC4-4系分别耦接至三个存储器单元362-4之输出。在编程存储器单元362-1、362-2、362-3及362-4之前或是在编程存储器单元362-1、362-2、362-3及362-4当时，四条可编程交互连接线361是不会用于信号传输的，而通过编程存储器单元362-1、362-2、362-3及362-4可以让四个多路复用器211之每一个从其三个第一组之输入中选择其一传送至其输出，使得四条可编程交互连接线361其中一条可耦接该四条可编程交互连接线361其中另一条、其中另两条或其中另三条，用于信号传输。
商品化标准现场可编程门阵列(FPGA)集成电路(IC)芯片之说明
图10系为根据本申请案之实施例所绘示之商品化标准现场可编程门阵列(FPGA)集成电路(IC)芯片之上视方块图。请参见图10，标准商业化FPGA IC芯片200系利用较先进之半导体技术世代进行设计及制造，例如是先进于或小于或等于30nm、20nm或10nm之制程，由于采用成熟的半导体技术世代，故在追求制造成本极小化的同时，可让芯片尺寸及制造良率最适化。标准商业化FPGA IC芯片200之面积系介于400mm2至9mm2之间、介于225mm2至9mm2之间、介于144mm2至16mm2之间、介于100mm2至16mm2之间、介于75mm2至16mm2之间或介于50mm2至16mm2之间。应用先进半导体技术世代之标准商业化FPGA IC芯片200所使用之晶体管或半导体元件可以是鳍式场效晶体管(FINFET)、绝缘层上长硅之鳍式场效晶体管(FINFET SOI)、全空乏型之绝缘层上长硅之金属氧化物半导体之场效晶体管(FDSOIMOSFET)、半空乏型之绝缘层上长硅之金属氧化物半导体之场效晶体管(PDSOI MOSFET)或传统的金属氧化物半导体之场效晶体管。
请参见图10，由于标准商业化FPGA IC芯片200系为商品化标准IC芯片，故标准商业化FPGA IC芯片200仅需减少至少量类型即可，因此采用先进之半导体技术世代制造之标准商业化FPGA IC芯片200所需的昂贵光罩或光罩组在数量上可以减少，用于一半导体技术世代之光罩组可以减少至3组至20组之间、3组至10组之间或是3组至5组之间，其一次性工程费用(NRE)也会大幅地减少。由于标准商业化FPGA IC芯片200之类型很少，因此制造过程可以最适化达到非常高的制造芯片产能。再者，可以简化芯片的存货管理，达到高效能及高效率之目标，故可缩短芯片交货时间，是非常具成本效益的。
请参见图10，标准商业化FPGA IC芯片200包括：(1)多个可编程逻辑区块(LB)201，如图5所描述之内容，系以阵列的方式排列于其中间区域；(2)多个通过/不通开关258或交叉点开关379，如图8至图9所描述之内容，位在可编程逻辑区块(LB)201的周围；(3)多条芯片内交互连接线502，其中每一条系在相邻之二可编程逻辑区块(LB)201之间的上方空间延伸；以及(4)多个小型I/O电路203，如图4B所描述之内容，其中每一个的输出S_Data_in系耦接一条或多条之芯片内交互连接线502，其中每一个的每一输入S_Data_out、S_Enable或S_Inhibit系耦接另外一条或多条之芯片内交互连接线502。
请参见图10，芯片内交互连接线502可分成是如图8至图9所描述之可编程交互连接线361及固定交互连接线364(亦即为不可编程之交互连接线)。标准商业化FPGA IC芯片200具有如图4B所描述之小型I/O电路203，其每一个之输出S_Data_in系耦接至一或多条之可编程交互连接线361及/或一或多条之固定交互连接线364(亦即为不可编程之交互连接线)，其每一个之输入S_Data_out、S_Enable或S_Inhibit系耦接至其他一或多条之可编程交互连接线361及/或其他一或多条之固定交互连接线364(亦即为不可编程之交互连接线)。
请参见图10，每一可编程逻辑区块(LB)201系如图5所描述之内容，其输入A0-A3之每一个系耦接至芯片内交互连接线502的一或多条之可编程交互连接线361及/或一或多条之固定交互连接线364(亦即为不可编程之交互连接线)，以对其输入进行一逻辑运算或计算运算而产生一输出Dout，耦接至芯片内交互连接线502的其他一或多条之可编程交互连接线361及/或其他一或多条之固定交互连接线364(亦即为不可编程之交互连接线)，其中该逻辑运算包括布尔运算，例如是及(AND)运算、与非(NAND)运算、或(OR)运算、或非(NOR)运算，而该计算运算例如是加法运算、减法运算、乘法运算或除法运算。
请参见图10，标准商业化FPGA IC芯片200可以包括多个金属(I/O)接垫372，如图4B所描述的内容，其每一个系垂直地设在其中一小型I/O电路203上方，并连接该其中一小型I/O电路203之节点381。在第一时脉中，其中一如图5所绘示之可编程逻辑区块(LB)201之输出Dout可以经由其中一或多条之可编程交互连接线361及/或一或多个的通过/不通开关258或交叉点开关379(其每一个系位在其中二相接的可编程交互连接线361之间)传送至其中一小型I/O电路203之小型驱动器374之输入S_Data_out，该其中一小型I/O电路203之小型驱动器374可以放大其输入S_Data_out至垂直地位在该其中一小型I/O电路203之上方的金属(I/O)接垫372以传送至标准商业化FPGA IC芯片200之外部的电路。在第二时脉中，来自标准商业化FPGA IC芯片200之外部的电路之信号可经由该金属(I/O)接垫372传送至该其中一小型I/O电路203之小型接收器375，该其中一小型I/O电路203之小型接收器375可以放大该信号至其输出S_Data_in，经由其中另一或多条之可编程交互连接线361及/或一或多个的通过/不通开关258或交叉点开关379(其每一个系位在其中二相接的可编程交互连接线361之间)可以传送至如图5所绘示之其他的可编程逻辑区块(LB)201之输入A0-A3其中一个。
如图10所示，商品化标准商业化FPGA IC芯片200可提供如图4B所示的小型I/O电路203平行设置，用于商品化标准商业化FPGA IC芯片200的每一数多个输入/输出(I/O)接口，其具有2n条的数量，其中”n”可以系从2至8之间的整数范围内，商品化标准商业化FPGAIC芯片200的多个I/O接口具有2n条的数量，其中”n”可以系从2至5之间的整数范围内，例如，商品化标准商业化FPGA IC芯片200的多个I/O接口具有4个并分别定义为第1个I/O接口、第2个I/O接口、第3个I/O接口及第4个I/O接口，商品化标准商业化FPGA IC芯片200的每一第1个I/O接口、第2个I/O接口、第3个I/O接口及第4个I/O接口具有64个小型I/O电路203，每一小型I/O电路203可参考如图4B中的小型I/O电路203。在一实施例中，小型I/O电路203以64位元频宽从商品化标准商业化FPGA IC芯片200的外部电路用于接收或传送数据。
如图10所示，商品化标准商业化FPGA IC芯片200更包括一芯片致能(chip-enable(CE))接垫209，用以致能或禁能商品化标准商业化FPGA IC芯片200，例如当逻辑值”0”耦接至芯片致能(CE)接垫209时，可致能商品化标准商业化FPGA IC芯片200以处理数据及/或与商品化标准商业化FPGA IC芯片200的外部电路进行运作；当逻辑值”1”耦接至芯片致能(CE)接垫209时，可禁能商品化标准商业化FPGA IC芯片200以禁止处理数据及/或禁止与商品化标准商业化FPGA IC芯片200的外部电路进行运作。
如图10所示，对于商品化标准商业化FPGA IC芯片200，它更可包括(1)一输入致能(IE)接垫221耦接至本身如图4B所绘示的每一小型I/O电路203之小型接收器375的第一输入，用于接收来自其外部电路的S_Inhibit信号，以激活或抑制其每一I/O接口之每一小型I/O电路203的小型接收器375之运作；及(2)多个输入选择(input selection(IS))接垫226，用以从其多个I/O接口中选择其中之一接收经由被选择之I/O接口之金属接垫372所传送进来之其外部电路之数据(即是图4B中的S_Data_in)。在该实施例中，对于商品化标准商业化FPGA IC芯片200，其输入选择接垫226的数量可以为二个(例如是IS1及IS2接垫)，用于从本身的第一、第二、第三及第四I/O接口中选择其中之一在64位元频宽下接收数据，如图4B中的S_Data_in，亦即从其第一、第二、第三及第四I/O接口中选择其中之一接收经由被选择之I/O接口之64个并联设置的金属接垫372所传送进来之其外部电路之数据。当(1)逻辑值”0”耦接至芯片致能(CE)接垫209、(2)逻辑值”1”耦接至输入致能(IE)接垫221、(3)逻辑值”0”耦接至IS1接垫226、及(4)逻辑值”0”耦接至IS2接垫226，则可致能商品化标准商业化FPGA IC芯片200以激活/启用其第一、第二、第三及第四I/O接口中的小型I/O电路203的小型接收器375，并且从第一、第二、第三及第四I/O接口选择其第一I/O接口，以在64位元频宽下接收经由被选择之第一I/O接口之64个并联设置的金属接垫372所传送进来之商品化标准商业化FPGA IC芯片200之外部电路之数据，其中没有被选择到的第二、第三及第四I/O接口并不会接收来自商品化标准商业化FPGA IC芯片200的外部电路之数据；当(1)逻辑值”0”耦接至芯片致能(CE)接垫209、(2)逻辑值”1”耦接至输入致能(IE)接垫221、(3)逻辑值”1”耦接至IS1接垫226、及(4)逻辑值”0”耦接至IS2接垫226，则可致能商品化标准商业化FPGAIC芯片200以激活/启用其第一、第二、第三及第四I/O接口中的小型I/O电路203的小型接收器375，并且从第一、第二、第三及第四I/O接口选择其第二I/O接口，以在64位元频宽下接收经由被选择之第一I/O接口之64个并联设置的金属接垫372所传送进来之商品化标准商业化FPGA IC芯片200之外部电路之数据，其中没有被选择到的第一、第三及第四I/O接口并不会接收来自商品化标准商业化FPGA IC芯片200的外部电路之数据；当(1)逻辑值”0”耦接至芯片致能(CE)接垫209、(2)逻辑值”1”耦接至输入致能(IE)接垫221、(3)逻辑值”0”耦接至IS1接垫226、及(4)逻辑值”1”耦接至IS2接垫226，则可致能商品化标准商业化FPGA IC芯片200以激活/启用其第一、第二、第三及第四I/O接口中的小型I/O电路203的小型接收器375，并且从第一、第二、第三及第四I/O接口选择其第三I/O接口，以在64位元频宽下接收经由被选择之第三I/O接口之64个并联设置的金属接垫372所传送进来之商品化标准商业化FPGAIC芯片200之外部电路之数据，其中没有被选择到的第一、第二及第四I/O接口并不会接收来自商品化标准商业化FPGA IC芯片200的外部电路之数据；当(1)逻辑值”0”耦接至芯片致能(CE)接垫209、(2)逻辑值”1”耦接至输入致能(IE)接垫221、(3)逻辑值”1”耦接至IS1接垫226、及(4)逻辑值”0”耦接至IS2接垫226，则可致能商品化标准商业化FPGA IC芯片200以激活/启用其第一、第二、第三及第四I/O接口中的小型I/O电路203的小型接收器375，并且从第一、第二、第三及第四I/O接口选择其第四I/O接口，以在64位元频宽下接收经由被选择之第四I/O接口之64个并联设置的金属接垫372所传送进来之商品化标准商业化FPGA IC芯片200之外部电路之数据，其中没有被选择到的第一、第二及第三I/O接口并不会接收来自商品化标准商业化FPGA IC芯片200的外部电路之数据；当(1)逻辑值”0”耦接至芯片致能(CE)接垫209及(2)逻辑值”0”耦接至输入致能(IE)接垫221，则可致能商品化标准商业化FPGAIC芯片200，并抑制第一、第二、第三及第四I/O接口之小型I/O电路203的小型接收器375之运作。
如图10所示，对于商品化标准商业化FPGA IC芯片200，它更可包括(1)一输出致能(OE)接垫227耦接至本身如图4B所绘示的每一小型I/O电路203之小型驱动器374的第二输入，用于接收来自其外部电路的S_Enable信号，以致能或禁能其每一I/O接口之每一小型I/O电路203的小型驱动器374之运作；及(2)多个输出选择(Ourput selection(OS))接垫228，用以从其多个I/O接口中选择其中之一驱动(drive)或传送数据(即是图4B中的S_Data_out)，以经由被选择之I/O接口之金属接垫372传输至其外部电路。在该实施例中，对于商品化标准商业化FPGAIC芯片200，其输出选择接垫228的数量可以为二个(例如是OS1及OS2接垫)，用于从本身的第一、第二、第三及第四I/O接口中选择其中之一在64位元频宽下驱动或传送数据，如图4B中的S_Data_out，亦即从其第一、第二、第三及第四I/O接口中选择其中之一在64位元频宽下经由被选择之I/O接口之64个并联设置的金属接垫372传输数据至其外界电路。当(1)逻辑值”0”耦接至芯片致能(CE)接垫209、(2)逻辑值”0”耦接至输出致能(OE)接垫227；(3)逻辑值”0”耦接至OS1接垫228、及(4)逻辑值”0”耦接至OS2接垫228，则可致能商品化标准商业化FPGAIC芯片200以致能其第一、第二、第三及第四I/O接口中的小型I/O电路203的小型驱动器374，并且从第一、第二、第三及第四I/O接口选择其第一I/O接口，以在64位元频宽下经由第一I/O接口之64个并联设置的金属接垫372传输数据至商品化标准商业化FPGA IC芯片200的外部电路，其中没有被选择到的第二、第三及第四I/O接口并不会驱动或传送数据至商品化标准商业化FPGA IC芯片200的外部电路；当(1)逻辑值”0”耦接至芯片致能(CE)接垫209、(2)逻辑值”0”耦接至输出致能(OE)接垫227、(3)逻辑值”1”耦接至OS1接垫228、及(4)逻辑值”0”耦接至OS2接垫228，则可致能商品化标准商业化FPGA IC芯片200以致能其第一、第二、第三及第四I/O接口中的小型I/O电路203的小型驱动器374，并且从第一、第二、第三及第四I/O接口选择其第二I/O接口，以在64位元频宽下经由第二I/O接口之64个并联设置的金属接垫372传输数据至商品化标准商业化FPGA IC芯片200的外部电路，其中没有被选择到的第一、第三及第四I/O接口并不会驱动或传送数据至商品化标准商业化FPGA IC芯片200的外部电路；当(1)逻辑值”0”耦接至芯片致能(CE)接垫209、(2)逻辑值”0”耦接至输出致能(OE)接垫227、(3)逻辑值”0”耦接至OS1接垫228、及(4)逻辑值”1”耦接至OS2接垫228，则可致能商品化标准商业化FPGA IC芯片200以致能其第一、第二、第三及第四I/O接口中的小型I/O电路203的小型驱动器374，并且从第一、第二、第三及第四I/O接口选择其第三I/O接口，以在64位元频宽下经由第三I/O接口之64个并联设置的金属接垫372传输数据至商品化标准商业化FPGA IC芯片200的外部电路，其中没有被选择到的第一、第二及第四I/O接口并不会驱动或传送数据至商品化标准商业化FPGA IC芯片200的外部电路；当(1)逻辑值”0”耦接至芯片致能(CE)接垫209、(2)逻辑值”0”耦接至输出致能(OE)接垫227；(3)逻辑值”1”耦接至OS1接垫228、及(4)逻辑值”0”耦接至OS2接垫228，则可致能商品化标准商业化FPGA IC芯片200以致能其第一、第二、第三及第四I/O接口中的小型I/O电路203的小型驱动器374，并且从第一、第二、第三及第四I/O接口选择其第四I/O接口，以在64位元频宽下经由第四I/O接口之64个并联设置的金属接垫372传输数据至商品化标准商业化FPGA IC芯片200的外部电路，其中没有被选择到的第一、第二及第三I/O接口并不会驱动或传送数据至商品化标准商业化FPGA IC芯片200的外部电路；当(1)逻辑值”0”耦接至芯片致能(CE)接垫209、(2)逻辑值”0”耦接至输出致能(IE)接垫227，则可致能商品化标准商业化FPGA IC芯片200，禁能第一、第二、第三及第四I/O接口之小型I/O电路203的小型驱动器374之运作。
请参见图10，标准商业化FPGA IC芯片200还包括(1)多个电源接垫205，可以经由一或多条之固定交互连接线364(亦即为不可编程之交互连接线)施加电源供应电压Vcc至如图5所描述之用于可编程逻辑区块(LB)201之查找表(LUT)210之存储器单元490及/或如图8至图9所描述之用于通过/不通开关258或交叉点开关379之存储器单元362，其中电源供应电压Vcc可以是介于0.2伏特至2.5伏特之间、介于0.2伏特至2伏特之间、介于0.2伏特至1.5伏特之间、介于0.1伏特至1伏特之间、介于0.2伏特至1伏特之间或是小于或等于2.5伏特、2伏特、1.8伏特、1.5伏特或1伏特；以及(2)多个接地接垫206用于提供接地参考电压，可以经由一或多条之固定交互连接线364(亦即为不可编程之交互连接线)传送接地参考电压Vss至如图5所描述之用于可编程逻辑区块(LB)201之查找表(LUT)210之存储器单元490及/或如图8至图9所描述之用于通过/不通开关258或交叉点开关379之存储器单元362。
如图10所示，标准商业化FPGA IC芯片200更可包括一时脉接垫229用于接收来自标准商业化FPGA IC芯片200的外部电路之一时脉信号。
如图10所示，对于标准商业化FPGA IC芯片200，其可编程逻辑区块(LB)201可重新配置而用于人工智能(AI)应用，例如，在一第一时脉下，其可编程逻辑区块(LB)201其中之一个的查找表(LUT)210可被编程为如图6及图7所绘示的或(OR)逻辑操作，然而，在一或多个事件发生之后，在一第二时脉下，其可编程逻辑区块(LB)201其中之该个的查找表(LUT)210可被编程为及(AND)逻辑操作，以获得更好的AI性能或表现。
专用于可编程交互连接(dedicated programmable-interconnection,DPI)之集成电路(IC)芯片之说明
图11系为根据本申请案之实施例所绘示之专用于可编程交互连接(dedicatedprogrammable-interconnection,DPI)之集成电路(IC)芯片之上视图。请参照图11，专用于可编程交互连接(DPI)之集成电路(IC)芯片410系利用较先进之半导体技术世代进行设计及制造，例如是先进于或小于或等于30nm、20nm或10nm之制程，由于采用成熟的半导体技术世代，故在追求制造成本极小化的同时，可让芯片尺寸及制造良率最适化。专用于可编程交互连接(DPI)之集成电路(IC)芯片410之面积系介于400mm2至9mm2之间、介于225mm2至9mm2之间、介于144mm2至16mm2之间、介于100mm2至16mm2之间、介于75mm2至16mm2之间或介于50mm2至16mm2之间。应用先进半导体技术世代之专用于可编程交互连接(DPI)之集成电路(IC)芯片410所使用之晶体管或半导体元件可以是鳍式场效晶体管(FINFET)、绝缘层上长硅之鳍式场效晶体管(FINFET SOI)、全空乏型之绝缘层上长硅之金属氧化物半导体之场效晶体管(FDSOI MOSFET)、半空乏型之绝缘层上长硅之金属氧化物半导体之场效晶体管(PDSOI MOSFET)或传统的金属氧化物半导体之场效晶体管。
请参见图11，由于专用于可编程交互连接(DPI)之集成电路(IC)芯片410系为商品化标准IC芯片，故专用于可编程交互连接(DPI)之集成电路(IC)芯片410仅需减少至少量类型即可，因此采用先进之半导体技术世代制造之专用于可编程交互连接(DPI)之集成电路(IC)芯片410所需的昂贵光罩或光罩组在数量上可以减少，用于一半导体技术世代之光罩组可以减少至3组至20组之间、3组至10组之间或是3组至5组之间，其一次性工程费用(NRE)也会大幅地减少。由于专用于可编程交互连接(DPI)之集成电路(IC)芯片410之类型很少，因此制造过程可以最适化达到非常高的制造芯片产能。再者，可以简化芯片的存货管理，达到高效能及高效率之目标，故可缩短芯片交货时间，是非常具成本效益的。
请参见图11，各种类型之专用于可编程交互连接(DPI)之集成电路(IC)芯片410包括：(1)多个存储器矩阵区块423，系以阵列的方式排列于其中间区域；(2)多组的通过/不通开关258或交叉点开关379，如图8至图9所描述之内容，其中每一组系在存储器矩阵区块423其中一个的周围环绕成一环或多环的样式；以及(3)多个小型I/O电路203，如图4B所描述之内容，其中每一个的输出S_Data_in系经由可编程交互连接线361其中一条耦接其中一个如图9所绘示之交叉点开关379之节点N23-N26其中一个，其中每一个的输出S_Data_out系经由可编程交互连接线361其中另一条耦接其中另一个如图9所绘示之交叉点开关379之节点N23-N26其中一个。在每一个的存储器矩阵区块423中，设有多个的存储器单元362，其每一个可以是例如为静态随机存取存储器(SRAM)，其每一个的输出系耦接位在该每一个的存储器矩阵区块423附近之交叉点开关379之多路复用器211之第二组之输入A0及A1及多路复用器211之输入SC-4其中一个，如图9所描述之内容。
或者，小型I/O电路203的输出S_Data_in系经由可编程交互连接线361其中一条耦接其中一个如图8所绘示之通过/不通开关258之节点N21或N22，其中每一个的输出S_Data_out系经由可编程交互连接线361其中另一条耦接其中另一个如图8所绘示之通过/不通开关258之节点N21或N22。在每一个的存储器矩阵区块423中，设有多个的存储器单元362，其每一个可以是例如为静态随机存取存储器(SRAM)，其每一个的输出系耦接位在该每一个的存储器矩阵区块423附近之通过/不通开关258之节点SC-4，如图1及图8所描述之内容。
请参见图11，DPI IC芯片410包括多条芯片内交互连接线(未绘示)，其中每一条可以在相邻两个存储器矩阵区块423之间的上方空间延伸，且可以是如图8或图9所描述之可编程交互连接线361及固定交互连接线364(亦即为不可编程之交互连接线)。DPI IC芯片410之如图4B所描述之小型I/O电路203其每一个之输出S_Data_in可耦接至一或多条之可编程交互连接线361或固定交互连接线364(亦即为不可编程之交互连接线)，其每一个之输入S_Data_out、S_Enable或S_Inhibit系分别耦接至其他一或多条之可编程交互连接线361及/或其他一或多条之固定交互连接线364(亦即为不可编程之交互连接线)。
请参见图11，DPI IC芯片410可以包括多个金属(I/O)接垫372，如图4B所描述的内容，其每一个系垂直地设在其中一小型I/O电路203上方，并连接该其中一小型I/O电路203之节点381。在第一时脉中，来自如图9所绘示之交叉点开关379之节点N23-N26其中之一的信号，可以经由其中一或多条之可编程交互连接线361传送至其中一小型I/O电路203之小型驱动器374之输入S_Data_out，该其中一小型I/O电路203之小型驱动器374可以放大其输入S_Data_out至垂直地位在该其中一小型I/O电路203之上方的金属(I/O)接垫372以传送至DPIIC芯片410之外部的电路。在第二时脉中，来自DPI IC芯片410之外部的电路之信号可经由该金属(I/O)接垫372传送至该其中一小型I/O电路203之小型接收器375，该其中一小型I/O电路203之小型接收器375可以放大该信号至其输出S_Data_in，经由其中另一或多条之可编程交互连接线361可以传送至其他的如图9所绘示之交叉点开关379之节点N23-N26其中之一。
请参见图11，DPI IC芯片410还包括(1)多个电源接垫205，可以经由一或多条之固定交互连接线(亦即为不可编程之交互连接线)(未绘示)施加电源供应电压Vcc至如图9所描述之用于交叉点开关379之存储器单元362，其中电源供应电压Vcc可以是介于0.2伏特至2.5伏特之间、介于0.2伏特至2伏特之间、介于0.2伏特至1.5伏特之间、介于0.1伏特至1伏特之间、介于0.2伏特至1伏特之间或是小于或等于2.5伏特、2伏特、1.8伏特、1.5伏特或1伏特；以及(2)多个接地接垫206，可以经由一或多条之固定交互连接线(亦即为不可编程之交互连接线)(未绘示)传送接地参考电压Vss至如图9所描述之用于交叉点开关379之存储器单元362。
逻辑运算驱动器之说明
各种的商品化标准逻辑运算驱动器(亦可称为逻辑运算封装结构、逻辑运算封装驱动器、逻辑运算装置、逻辑运算模组、逻辑运算碟片或逻辑运算碟片驱动器等)系介绍如下：
I.第一型之逻辑运算驱动器
图12系为根据本申请案之实施例所绘示之第一型商品化标准逻辑运算驱动器之上视示意图。请参见图12，商品化标准逻辑驱动器300可以封装有多个如图10所描述之标准商业化FPGA IC芯片200、一或多个的非易失性存储器(NVM)集成电路(IC)芯片250及一专用控制芯片260，排列成阵列的形式，其中专用控制芯片260系由标准商业化FPGA IC芯片200及非易失性存储器(NVM)集成电路(IC)芯片250所包围环绕，且可以位在非易失性存储器(NVM)集成电路(IC)芯片250之间及/或标准商业化FPGA IC芯片200之间。位在逻辑驱动器300之右侧中间的非易失性存储器(NVM)集成电路(IC)芯片250可以设于位在逻辑驱动器300之右侧上面及右侧下面的二标准商业化FPGA IC芯片200之间。标准商业化FPGA IC芯片200其中数个可以在逻辑驱动器300之上侧排列成一条线。
请参见图12，逻辑驱动器300可以包括多条芯片间交互连接线371，其中每一条可以在标准商业化FPGA IC芯片200、非易失性存储器(NVM)IC芯片250及专用控制芯片260其中相邻的两个之间的上方空间中延伸。逻辑驱动器300可以包括多个DPI IC芯片410，对准于垂直延伸之一束芯片间交互连接线371及水平延伸之一束芯片间交互连接线371之交叉点处，每一DPI IC芯片410之周围角落处系设有标准商业化FPGA IC芯片200、非易失性存储器(NVM)IC芯片250及专用控制芯片260其中四个。举例而言，位在专用控制芯片260之左上角处的第一个DPI IC芯片410与位在该第一个DPI IC芯片410左上角处的第一个标准商业化FPGA IC芯片200之间的最短距离即为第一个标准商业化FPGA IC芯片200之右下角与第一个DPI IC芯片410之左上角之间的距离；第一个DPI IC芯片410与位在该第一个DPI IC芯片410右上角处的第二个标准商业化FPGA IC芯片200之间的最短距离即为第二个标准商业化FPGA IC芯片200之左下角与第一个DPI IC芯片410之右上角之间的距离；第一个DPI IC芯片410与位在该第一个DPI IC芯片410左下角处的非易失性存储器(NVM)IC芯片250之间的最短距离即为非易失性存储器(NVM)IC芯片250之右上角与第一个DPI IC芯片410之左下角之间的距离；第一个DPI IC芯片410与位在该第一个DPI IC芯片410右下角处的专用控制芯片260之间的最短距离即为专用控制芯片260之左上角与第一个DPI IC芯片410之右下角之间的距离。
请参见图12，每一芯片间交互连接线371可以是如图8至图9所描述之可编程交互连接线361或固定交互连接线364(亦即为不可编程之交互连接线)。信号之传输可以(1)经由标准商业化FPGA IC芯片200之小型I/O电路203，在芯片间交互连接线371之可编程交互连接线361与标准商业化FPGA IC芯片200之芯片内交互连接线502之可编程交互连接线361之间进行；或者(2)经由DPI IC芯片410之小型I/O电路203，在芯片间交互连接线371之可编程交互连接线361与DPI IC芯片410之芯片内交互连接线之可编程交互连接线361之间进行。信号之传输可以(1)经由标准商业化FPGA IC芯片200之小型I/O电路203，在芯片间交互连接线371之固定交互连接线364(亦即为不可编程之交互连接线)与标准商业化FPGA IC芯片200之芯片内交互连接线502之固定交互连接线364(亦即为不可编程之交互连接线)之间进行；或者(2)经由DPI IC芯片410之小型I/O电路203，在芯片间交互连接线371之固定交互连接线364(亦即为不可编程之交互连接线)与DPI IC芯片410之芯片内交互连接线之固定交互连接线364(亦即为不可编程之交互连接线)之间进行。
请参见图12，每一个的标准商业化FPGA IC芯片200可以通过一或多条芯片间交互连接线371之可编程交互连接线361或固定交互连接线364(亦即为不可编程之交互连接线)耦接至全部的DPI IC芯片410，每一个的标准商业化FPGA IC芯片200可以通过一或多条芯片间交互连接线371之可编程交互连接线361或固定交互连接线364(亦即为不可编程之交互连接线)耦接至专用控制芯片260，每一个的标准商业化FPGA IC芯片200可以通过一或多条芯片间交互连接线371之可编程交互连接线361或固定交互连接线364(亦即为不可编程之交互连接线)耦接至全部的非易失性存储器(NVM)IC芯片250，每一个的标准商业化FPGAIC芯片200可以通过一或多条芯片间交互连接线371之可编程交互连接线361或固定交互连接线364(亦即为不可编程之交互连接线)耦接至其它的标准商业化FPGA IC芯片200，每一个的DPI IC芯片410可以通过一或多条芯片间交互连接线371之可编程交互连接线361或固定交互连接线364(亦即为不可编程之交互连接线)耦接至全部的非易失性存储器(NVM)IC芯片250，每一个的非易失性存储器(NVM)IC芯片250可以通过一或多条芯片间交互连接线371之可编程交互连接线361或固定交互连接线364(亦即为不可编程之交互连接线)耦接至专用控制芯片260，每一个的非易失性存储器(NVM)IC芯片250可以通过一或多条芯片间交互连接线371之可编程交互连接线361或固定交互连接线364(亦即为不可编程之交互连接线)耦接至其它的NVMIC芯片25。
因此，请参见图12，第一个的标准商业化FPGA IC芯片200之第一个的可编程逻辑区块(LB)201可以是如图5所描述之内容，其输出Dout可以经由其中一个的DPI IC芯片410之交叉点开关379传送至第二个的标准商业化FPGA IC芯片200之第二个的可编程逻辑区块(LB)201(如图5所示)之输入A0-A3其中一个。据此，第一个的可编程逻辑区块(LB)201之输出Dout传送至第二个的可编程逻辑区块(LB)201之输入A0-A3其中一个之过程系依序地经过(1)第一个的标准商业化FPGA IC芯片200之芯片内交互连接线502之可编程交互连接线361、(2)第一组之芯片间交互连接线371之可编程交互连接线361、(3)该其中一个的DPI IC芯片410之第一组之芯片内交互连接线之可编程交互连接线361、(4)该其中一个的DPI IC芯片410之交叉点开关379、(5)该其中一个的DPI IC芯片410之第二组之芯片内交互连接线之可编程交互连接线361、(6)第二组之芯片间交互连接线371之可编程交互连接线361、以及(2)第二个的标准商业化FPGA IC芯片200之芯片内交互连接线502之可编程交互连接线361。
或者，请参见图12，其中一个的标准商业化FPGA IC芯片200之第一个的可编程逻辑区块(LB)201可以是如图5所描述之内容，其输出Dout可以经由其中一个的DPI IC芯片410之交叉点开关379传送至该其中一个的标准商业化FPGA IC芯片200之第二个的可编程逻辑区块(LB)201(如图5所示)之输入A0-A3其中一个。据此，第一个的可编程逻辑区块(LB)201之输出Dout传送至第二个的可编程逻辑区块(LB)201之输入A0-A3其中一个之过程系依序地经过(1)该其中一个的标准商业化FPGA IC芯片200之第一组之芯片内交互连接线502之可编程交互连接线361、(2)第一组之芯片间交互连接线371之可编程交互连接线361、(3)该其中一个的DPI IC芯片410之第一组之芯片内交互连接线之可编程交互连接线361、(4)该其中一个的DPIIC芯片410之交叉点开关379、(5)该其中一个的DPI IC芯片410之第二组之芯片内交互连接线之可编程交互连接线361、(6)第二组之芯片间交互连接线371之可编程交互连接线361、以及(7)该其中一个的标准商业化FPGA IC芯片200之第二组之芯片内交互连接线502之可编程交互连接线361。
请参见图12，逻辑驱动器300可以包括多个专用I/O芯片或I/O及控制芯片265，位在逻辑驱动器300之周围区域，其系环绕逻辑驱动器300之中间区域，其中逻辑驱动器300之中间区域系容置有标准商业化FPGA IC芯片200、NVMIC芯片250、专用控制芯片260及DPI IC芯片410。每一个的标准商业化FPGA IC芯片200可以经由一或多条芯片间交互连接线371之可编程交互连接线361或固定交互连接线364(亦即为不可编程之交互连接线)耦接至全部的专用I/O芯片或I/O及控制芯片265，每一个的DPI IC芯片410可以经由一或多条芯片间交互连接线371之可编程交互连接线361或固定交互连接线364(亦即为不可编程之交互连接线)耦接至全部的专用I/O芯片或I/O及控制芯片265，每一个的非易失性存储器(NVM)IC芯片250可以经由一或多条芯片间交互连接线371之可编程交互连接线361或固定交互连接线364(亦即为不可编程之交互连接线)耦接至全部的专用I/O芯片或I/O及控制芯片265，专用控制芯片260可以经由一或多条芯片间交互连接线371之可编程交互连接线361或固定交互连接线364(亦即为不可编程之交互连接线)耦接至全部的专用I/O芯片或I/O及控制芯片265，每一专用I/O芯片或I/O及控制芯片265可以经由一或多条芯片间交互连接线371之可编程交互连接线361或固定交互连接线364(亦即为不可编程之交互连接线)耦接至其它的专用I/O芯片或I/O及控制芯片265。
请参见图12，每一个的标准商业化FPGA IC芯片200可以参考如图10所揭露之内容，而每一个的DPI IC芯片410可以参考如图11所揭露之内容。
请参见图12，每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260可以利用较旧或较成熟之半导体技术世代进行设计及制造，例如是旧于或大于或等于40nm、50nm、90nm、130nm、250nm、350nm或500nm之制程。在相同的逻辑驱动器300中，每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260所采用的半导体技术世代可以是比每一个的标准商业化FPGA IC芯片200及每一个的DPI IC芯片410所采用的半导体技术世代晚于或旧于1个世代、2个世代、3个世代、4个世代、5个世代或超过5个世代。
请参见图12，每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260所使用的晶体管或半导体元件可以是全空乏型之绝缘层上长硅之金属氧化物半导体之场效晶体管(FDSOIMOSFET)、半空乏型之绝缘层上长硅之金属氧化物半导体之场效晶体管(PDSOIMOSFET)或传统的金属氧化物半导体之场效晶体管。在相同的逻辑驱动器300中，用于每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260之晶体管或半导体元件可以是不同于用于每一个的标准商业化FPGA IC芯片200及每一个的DPI IC芯片410之晶体管或半导体元件。举例而言，在相同的逻辑驱动器300中，用于每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260之晶体管或半导体元件可以是传统的金属氧化物半导体之场效晶体管，而用于每一个的标准商业化FPGA IC芯片200及每一个的DPI IC芯片410之晶体管或半导体元件可以是鳍式场效晶体管(FINFET)；或者，在相同的逻辑驱动器300中，用于每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260之晶体管或半导体元件可以是全空乏型之绝缘层上长硅之金属氧化物半导体之场效晶体管(FDSOI MOSFET)，而用于每一个的标准商业化FPGA IC芯片200及每一个的DPI IC芯片410之晶体管或半导体元件可以是鳍式场效晶体管(FINFET)。
请参见图12，每一个的非易失性存储器(NVM)IC芯片250可以是裸晶形式的或多芯片封装形式的与非(NAND)快闪存储器芯片。当逻辑驱动器300之电源关闭时，储存于逻辑驱动器300中的非易失性存储器(NVM)IC芯片250中的数据还是可以保存。或者，非易失性存储器(NVM)IC芯片250可以是裸晶形式的或芯片封装形式的非易失性随机存取存储器(NVRAM)集成电路(IC)芯片，例如是铁电随机存取存储器(FRAM)、磁阻式随机存取存储器(MRAM)或相变化存储器(PRAM)。每一个的非易失性存储器(NVM)IC芯片250之存储器密度或容量可以是大于64M位元、512M位元、1G位元、4G位元、16G位元、64G位元、128G位元、256G位元或512G位元。每一个的非易失性存储器(NVM)IC芯片250系利用先进的与非(NAND)快闪存储器技术世代所制造，例如是先进于或小于或等于45nm、28nm、20nm、16nm或10nm，该先进的与非(NAND)快闪存储器技术可以是单层存储单元(SLC)的技术或多层存储单元(MLC)的技术，应用在2D与非(NAND)存储器架构或3D与非(NAND)存储器架构上，其中多层存储单元(MLC)的技术例如是双层存储单元(DLC)的技术或三层存储单元(TLC)的技术，而3D与非(NAND)存储器架构可以是由与非(NAND)存储单元所构成的4层、8层、16层或32层之堆迭结构。因此，逻辑驱动器300之非易失存储器密度或容量可以是大于或等于8M位元组、64M位元组、128M位元组、512M位元组、1G位元组、4G位元组、16G位元组、64G位元组、256G位元组或512G位元组，其中每一位元组包括8位元。
请参见图12，在相同的逻辑驱动器300中，用于每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260之电源供应电压Vcc可以是大于或等于1.5V、2V、2.5V、3V、3.5V、4V或5V，而用于每一个的标准商业化FPGA IC芯片200及每一个的DPI IC芯片410之电源供应电压Vcc可以是介于0.2V至2.5V之间、介于0.2V至2V之间、介于0.2V至1.5V之间、介于0.1V至1V之间、介于0.2V至1V之间或是小于或等于2.5V、2V、1.8V、1.5V或1V。在相同的逻辑驱动器300中，用于每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260之电源供应电压Vcc可以是不同于用于每一个的标准商业化FPGA IC芯片200及每一个的DPI IC芯片410之电源供应电压Vcc。举例而言，在相同的逻辑驱动器300中，用于每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260之电源供应电压Vcc可以是4V，而用于每一个的标准商业化FPGA IC芯片200及每一个的DPI IC芯片410之电源供应电压Vcc可以是1.5V；或者，在相同的逻辑驱动器300中，用于每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260之电源供应电压Vcc可以是2.5V，而用于每一个的标准商业化FPGA IC芯片200及每一个的DPI IC芯片410之电源供应电压Vcc可以是0.75V。
请参见图12，在相同的逻辑驱动器300中，用于每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260之半导体元件之场效晶体管(FET)之门极氧化物之物理厚度系大于或等于5nm、6nm、7.5nm、10nm、12.5nm或15nm，而用于每一个的标准商业化FPGA IC芯片200及每一个的DPI IC芯片410之场效晶体管(FET)之门极氧化物之物理厚度系小于或等于4.5nm、4nm、3nm或2nm。在相同的逻辑驱动器300中，用于每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260之半导体元件之场效晶体管(FET)之门极氧化物之物理厚度系不同于用于每一个的标准商业化FPGA IC芯片200及每一个的DPI IC芯片410之场效晶体管(FET)之门极氧化物之物理厚度。举例而言，在相同的逻辑驱动器300中，用于每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260之半导体元件之场效晶体管(FET)之门极氧化物之物理厚度可以是10nm，而用于每一个的标准商业化FPGA IC芯片200及每一个的DPIIC芯片410之场效晶体管(FET)之门极氧化物之物理厚度可以是3nm；或者，在相同的逻辑驱动器300中，用于每一个专用I/O芯片或I/O及控制芯片265及专用控制芯片260之半导体元件之场效晶体管(FET)之门极氧化物之物理厚度可以是7.5nm，而用于每一个的标准商业化FPGA IC芯片200及每一个的DPI IC芯片410之场效晶体管(FET)之门极氧化物之物理厚度可以是2nm。
请参见图12，在逻辑驱动器300中，专用I/O芯片或I/O及控制芯片265可以是多芯片封装的形式，具有多个大型I/O电路341及I/O接垫272，如图4A所揭露之内容，供逻辑驱动器300用于一或多个(2个、3个、4个或多于4个)的通用串行总线(USB)连接接口、一或多个IEEE 1394连接接口、一或多个以太网络连接接口、一或多个HDMI连接接口、一或多个VGA连接接口、一或多个音源连接端或串行连接接口(例如RS-232或通信(COM)连接接口)、无线收发I/O连接接口及/或蓝芽收发器I/O连接接口等。每一个的专用I/O芯片或I/O及控制芯片265可以包括多个大型I/O电路341及I/O接垫272，如图4A所揭露之内容，供逻辑驱动器300用于串行高级技术附件(SATA)连接接口或外部连结(PCIe)连接接口，以连结一存储器驱动器。
请参见图12，标准商业化FPGA IC芯片200可以具有如下所述之标准规格或特性：(1)每一个的标准商业化FPGA IC芯片200之可编程逻辑区块(LB)201之数目可以是大于或等于16K、64K、256K、512K、1M、4M、16M、64M、256M、1G或4G；(2)每一个的标准商业化FPGA IC芯片200之可编程逻辑区块(LB)201其中每一个之输入的数目可以是大于或等于4、8、16、32、64、128或256；(3)施加至每一个的标准商业化FPGA IC芯片200之电源接垫205之电源供应电压(Vcc)可以是介于0.2V至2.5V之间、介于0.2V至2V之间、介于0.2V至1.5V之间、介于0.1V至1V之间、介于0.2V至1V之间或是小于或等于2.5V、2V、1.8V、1.5V或1V；(4)所有标准商业化FPGA IC芯片200之金属(I/O)接垫372具有相同的布局及数目，且在所有标准商业化FPGA IC芯片200之相同相对位置上的金属(I/O)接垫372具有相同的功能。
II.第二型之逻辑运算驱动器
图13系为根据本申请案之实施例所绘示之第二型商品化标准逻辑运算驱动器之上视示意图。针对绘示于图12至图13中的相同标号所指示的元件，绘示于图13中的该元件可以参考该元件于图12中的说明。请参见图13，第二型商品化标准逻辑驱动器300封装有如上所述的PC IC芯片269，例如是多个的GPU芯片269a及一个的CPU芯片269b。再者，商品化标准逻辑驱动器300还封装有多个的高速高频宽的存储器(HBM)IC芯片251，其每一个系相邻于其中一个的GPU芯片269a，用于与该其中一个的GPU芯片269a进行高速与高频宽的数据传输。在商品化标准逻辑驱动器300中，每一个的高速高频宽的存储器(HBM)IC芯片251可以是高速高频宽的动态随机存取存储器(DRAM)芯片、高速高频宽的静态随机存取存储器(SRAM)芯片、磁阻式随机存取存储器(MRAM)芯片或电阻式随机存取存储器(RRAM)芯片。商品化标准逻辑驱动器300还封装有多个标准商业化FPGA IC芯片200及一或多个的非易失性存储器(NVM)IC芯片250，非易失性存储器(NVM)IC芯片250系以非易失性的方式储存用于编程FPGAIC芯片200之可编程逻辑区块(LB)201及交叉点开关379之结果值或编程码及储存用于编程DPI IC芯片410之交叉点开关379之编程码，如图5至图9所揭露之内容。CPU芯片269b、专用控制芯片260、标准商业化FPGA IC芯片200、GPU芯片269a、非易失性存储器(NVM)IC芯片250及高速高频宽的存储器(HBM)IC芯片251系在逻辑驱动器300中排列成矩阵的形式，其中CPU芯片269b及专用控制芯片260系设在其中间区域，被容置有标准商业化FPGA IC芯片200、GPU芯片269a、非易失性存储器(NVM)IC芯片250及高速高频宽的存储器(HBM)IC芯片251之周边区域环绕。
请参见图13，第二型商品化标准逻辑驱动器300包括芯片间交互连接线371，可以在标准商业化FPGA IC芯片200、非易失性存储器(NVM)IC芯片250、专用控制芯片260、GPU芯片269a、CPU芯片269b及高速高频宽的存储器(HBM)IC芯片251其中相邻的两个之间的上方延伸。商品化标准逻辑驱动器300可以包括多个DPI IC芯片410，对准于垂直延伸之一束芯片间交互连接线371及水平延伸之一束芯片间交互连接线371之交叉点处。每一DPI IC芯片410系设在标准商业化FPGA IC芯片200、非易失性存储器(NVM)IC芯片250、专用控制芯片260、GPU芯片269a、CPU芯片269b及高速高频宽的存储器(HBM)IC芯片251其中四个的周围及该其中四个的角落处。每一芯片间交互连接线371可以是如图8至图9所描述之可编程交互连接线361或固定交互连接线364，并可参见前述之“可编程交互连接线之说明”及“固定交互连接线之说明”。信号之传输可以(1)经由标准商业化FPGA IC芯片200之小型I/O电路203，在芯片间交互连接线371之可编程交互连接线361与标准商业化FPGA IC芯片200之芯片内交互连接线502之可编程交互连接线361之间进行；或者(2)经由DPI IC芯片410之小型I/O电路203，在芯片间交互连接线371之可编程交互连接线361与DPI IC芯片410之芯片内交互连接线之可编程交互连接线361之间进行。信号之传输可以(1)经由标准商业化FPGAIC芯片200之小型I/O电路203，在芯片间交互连接线371之固定交互连接线364与标准商业化FPGA IC芯片200之芯片内交互连接线502之固定交互连接线364之间进行；或者(2)经由DPI IC芯片410之小型I/O电路203，在芯片间交互连接线371之固定交互连接线364与DPIIC芯片410之芯片内交互连接线之固定交互连接线364之间进行。
请参见图13，每一个的商品化标准商业化FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至全部的DPI IC芯片410，每一个的商品化标准商业化FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的商品化标准商业化FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至二个非易失性存储器(NVM)IC芯片250，每一个的商品化标准商业化FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至全部的图像处理器(GPU)芯片269a，每一个的商品化标准商业化FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至中央处理器(CPU)芯片269b，每一个的商品化标准商业化FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至全部的高速高频宽的存储器(HBM)IC芯片251，每一标准商业化FPGA IC芯片200可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至其它的标准商业化FPGA IC芯片200，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至全部的非易失性存储器(NVM)IC芯片250，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至全部的图像处理器(GPU)芯片269a，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至中央处理器(CPU)芯片269b，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至全部的高速高频宽的存储器(HBM)IC芯片251，每一个的DPI IC芯片410可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至其它的DPI IC芯片410，中央处理器(CPU)芯片269b可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至全部的图像处理器(GPU)芯片269a，中央处理器(CPU)芯片269b可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至二个非易失性存储器(NVM)IC芯片250，中央处理器(CPU)芯片269b可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至全部的高速高频宽的存储器(HBM)IC芯片251，其中一个的图像处理器(GPU)芯片269a可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至其中一个的高速高频宽的存储器(HBM)IC芯片251，且在该其中一个的图像处理器(GPU)芯片269a与该其中一个的高速高频宽的存储器(HBM)IC芯片251之间所进行传输的数据位元宽度可以是大于或等于64、128、256、512、1024、2048、4096、8K或16K，每一个的图像处理器(GPU)芯片269a可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至二个非易失性存储器(NVM)IC芯片250，每一个的图像处理器(GPU)芯片269a可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至其它的图像处理器(GPU)芯片269a，每一个的非易失性存储器(NVM)IC芯片250可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的高速高频宽的存储器(HBM)IC芯片251可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的图像处理器(GPU)芯片269a可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，中央处理器(CPU)芯片269b可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至专用控制芯片260，每一个的非易失性存储器(NVM)IC芯片250可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至全部的高速高频宽的存储器(HBM)IC芯片251，每一个的非易失性存储器(NVM)IC芯片250可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至其它的非易失性存储器(NVM)IC芯片250，每一个的高速高频宽的存储器(HBM)IC芯片251可以通过一或多条芯片间(INTER-CHIP)交互连接线371之可编程交互连接线361或固定交互连接线364耦接至其它的高速高频宽的存储器(HBM)IC芯片251。
请参见图13，逻辑驱动器300可以包括多个专用I/O芯片或I/O及控制芯片265，位在逻辑驱动器300之周围区域，其系环绕逻辑驱动器300之中间区域，其中逻辑驱动器300之中间区域系容置有标准商业化FPGA IC芯片200、NVMIC芯片250、专用控制芯片260、图像处理器(GPU)269a、中央处理器(CPU)269b、高速高频宽的存储器(HBM)IC芯片251及DPI IC芯片410。每一个的标准商业化FPGA IC芯片200可以经由一或多条芯片间交互连接线371之可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片或I/O及控制芯片265，每一个的DPI IC芯片410可以经由一或多条芯片间交互连接线371之可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片或I/O及控制芯片265，每一个的NVMIC芯片250可以经由一或多条芯片间交互连接线371之可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片或I/O及控制芯片265，专用控制芯片260可以经由一或多条芯片间交互连接线371之可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片或I/O及控制芯片265，每一个的图像处理器(GPU)269a可以经由一或多条芯片间交互连接线371之可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片或I/O及控制芯片265，中央处理器(CPU)269b可以经由一或多条芯片间交互连接线371之可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片或I/O及控制芯片265，每一个的高速高频宽的存储器(HBM)IC芯片251可以经由一或多条芯片间交互连接线371之可编程交互连接线361或固定交互连接线364耦接至全部的专用I/O芯片或I/O及控制芯片265。
因此，在第二型逻辑驱动器300中，图像处理器(GPU)269a可以与高速高频宽的存储器(HBM)IC芯片251配合运作，进行高速、高频宽的平行处理及/或平行运算。请参见图13，每一个的标准商业化FPGA IC芯片200可以参考如图10所揭露之内容，而每一个的DPI IC芯片410可以参考如图11所揭露之内容。此外，标准商业化FPGA IC芯片200、DPI IC芯片410、专用I/O芯片或I/O及控制芯片265、非易失性存储器(NVM)IC芯片250、专用控制芯片260还可以参考如图12所揭露之内容。
请参见图13，先进的半导体技术世代可以用于制造图像处理器(GPU)269a及中央处理器(CPU)269b，例如是利用先进于或小于或等于40nm、20nm或10nm之半导体技术世代来制造PC IC芯片269。图像处理器(GPU)269a及中央处理器(CPU)269b所采用的半导体技术世代可以是相同于每一个的标准商业化FPGA IC芯片200及每一个的DPI IC芯片410所采用的半导体技术世代，或是比每一个的标准商业化FPGA IC芯片200及每一个的DPI IC芯片410所采用的半导体技术世代晚于或旧于1个世代。图像处理器(GPU)269a及中央处理器(CPU)269b所使用的晶体管或半导体元件可以是鳍式场效晶体管(FINFET)、绝缘层上长硅之鳍式场效晶体管(FINFET SOI)、全空乏型之绝缘层上长硅之金属氧化物半导体之场效晶体管(FDSOI MOSFET)、半空乏型之绝缘层上长硅之金属氧化物半导体之场效晶体管(PDSOIMOSFET)或传统的金属氧化物半导体之场效晶体管。
逻辑运算驱动器之交互连接
图14系为根据本申请案之实施例所绘示之在逻辑运算驱动器中各种连接形式之示意图。请参见图14，方块(非易失性存储器(NVM)IC芯片)250系代表在如图12至图13所绘示之逻辑驱动器300中非易失性存储器(NVM)IC芯片250之组合，二方块(标准商业化FPGAIC芯片)200系代表在如图12至图13所绘示之逻辑驱动器300中二不同群组之标准商业化FPGA IC芯片200，方块(DPI IC芯片)410系代表在如图12至图13所绘示之逻辑驱动器300中DPI IC芯片410之组合，方块265系代表在如图12至图13所绘示之逻辑驱动器300中专用I/O芯片或I/O及控制芯片265之组合，方块360系代表在如图12至图13所绘示之逻辑驱动器300中专用控制芯片260。
请参见图12至图14，非易失性存储器(NVM)IC芯片250可以从位在逻辑驱动器300之外的外部电路271载入结果值或第一编程码，使得经由芯片间交互连接线371之固定交互连接线364及标准商业化FPGA IC芯片200之芯片内交互连接线502之固定交互连接线364可以将该结果值或第一编程码由非易失性存储器(NVM)IC芯片250传送至标准商业化FPGA IC芯片200之存储器单元490，用以编程标准商业化FPGA IC芯片200之可编程逻辑区块(LB)201，如图5所揭露之内容。非易失性存储器(NVM)IC芯片250可以从位在逻辑驱动器300之外的外部电路271载入第二编程码，使得经由芯片间交互连接线371之固定交互连接线364及标准商业化FPGA IC芯片200之芯片内交互连接线502之固定交互连接线364可以将该第二编程码由非易失性存储器(NVM)IC芯片250传送至标准商业化FPGA IC芯片200之存储器单元362，用以编程标准商业化FPGA IC芯片200之通过/不通开关258及/或交叉点开关379，如图8至图9所揭露之内容。非易失性存储器(NVM)IC芯片250可以从位在逻辑驱动器300之外的外部电路271载入第三编程码，使得经由芯片间交互连接线371之固定交互连接线364及DPI IC芯片410之芯片内交互连接线之固定交互连接线364可以将该第三编程码由非易失性存储器(NVM)IC芯片250传送至DPI IC芯片410之存储器单元362，用以编程DPI IC芯片410之通过/不通开关258及/或交叉点开关379，如图8至图9所揭露之内容。在一实施例中，位在逻辑驱动器300之外的外部电路271并不允许由在逻辑驱动器300中任何的非易失性存储器(NVM)IC芯片250载入上述的结果值、第一编程码、第二编程码及第三编程码；或者在其他实施例中，则可允许位在逻辑驱动器300之外的外部电路271由在逻辑驱动器300中的非易失性存储器(NVM)IC芯片250载入上述的结果值、第一编程码、第二编程码及第三编程码。
I.逻辑运算驱动器之第一型交互连接架构
请参见图12至图14，每一个的专用I/O芯片或I/O及控制芯片265之小型I/O电路203可以经由一或多条芯片间交互连接线371之可编程交互连接线361耦接至全部的标准商业化FPGA IC芯片200之小型I/O电路203，每一个的专用I/O芯片或I/O及控制芯片265之小型I/O电路203可以经由一或多条芯片间交互连接线371之可编程交互连接线361耦接至全部的DPI IC芯片410之小型I/O电路203，每一个的专用I/O芯片或I/O及控制芯片265之小型I/O电路203可以经由一或多条芯片间交互连接线371之可编程交互连接线361耦接至其他全部的专用I/O芯片或I/O及控制芯片265之小型I/O电路203，每一个的专用I/O芯片或I/O及控制芯片265之小型I/O电路203可以经由一或多条芯片间交互连接线371之固定交互连接线364耦接至全部的标准商业化FPGA IC芯片200之小型I/O电路203，每一个的专用I/O芯片或I/O及控制芯片265之小型I/O电路203可以经由一或多条芯片间交互连接线371之固定交互连接线364耦接至全部的DPI IC芯片410之小型I/O电路203，每一个的专用I/O芯片或I/O及控制芯片265之小型I/O电路203可以经由一或多条芯片间交互连接线371之固定交互连接线364耦接至其他全部的专用I/O芯片或I/O及控制芯片265之小型I/O电路203。
请参见图12至图14，每一个的DPI IC芯片410之小型I/O电路203可以经由一或多条芯片间交互连接线371之可编程交互连接线361耦接至全部的标准商业化FPGA IC芯片200之小型I/O电路203，每一个的DPI IC芯片410之小型I/O电路203可以经由一或多条芯片间交互连接线371之可编程交互连接线361耦接至其他全部的DPI IC芯片410之小型I/O电路203，每一个的DPI IC芯片410之小型I/O电路203可以经由一或多条芯片间交互连接线371之固定交互连接线364耦接至全部的标准商业化FPGA IC芯片200之小型I/O电路203，每一个的DPI IC芯片410之小型I/O电路203可以经由一或多条芯片间交互连接线371之固定交互连接线364耦接至其他全部的DPI IC芯片410之小型I/O电路203。
请参见图12至图14，每一个的标准商业化FPGA IC芯片200之小型I/O电路203可以经由一或多条芯片间交互连接线371之可编程交互连接线361耦接至其他全部的标准商业化FPGA IC芯片200之小型I/O电路203，每一个的标准商业化FPGA IC芯片200之小型I/O电路203可以经由一或多条芯片间交互连接线371之固定交互连接线364耦接至其他全部的标准商业化FPGA IC芯片200之小型I/O电路203。
请参见图12至图14，控制方块360所代表之专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268之小型I/O电路203可以经由一或多条芯片间交互连接线371之可编程交互连接线361耦接至全部的标准商业化FPGA IC芯片200之小型I/O电路203，控制方块360所代表之专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268之小型I/O电路203可以经由一或多条芯片间交互连接线371之固定交互连接线364耦接至全部的标准商业化FPGA IC芯片200之小型I/O电路203，控制方块360所代表之专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268之小型I/O电路203可以经由一或多条芯片间交互连接线371之可编程交互连接线361耦接至全部的DPI IC芯片410之小型I/O电路203，控制方块360所代表之专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268之小型I/O电路203可以经由一或多条芯片间交互连接线371之固定交互连接线364耦接至全部的DPI IC芯片410之小型I/O电路203，控制方块360所代表之专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268之大型I/O电路341可以经由一或多条芯片间交互连接线371之固定交互连接线364耦接至全部的非易失性存储器(NVM)IC芯片250之大型I/O电路341，控制方块360所代表之专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268之大型I/O电路341可以经由一或多条芯片间交互连接线371之固定交互连接线364耦接至全部的专用I/O芯片或I/O及控制芯片265之大型I/O电路341，控制方块360所代表之专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268之大型I/O电路341可以耦接至位在逻辑驱动器300之外的外部电路271。
请参见图12至图14，每一个的专用I/O芯片或I/O及控制芯片265之大型I/O电路341可以经由一或多条芯片间交互连接线371之固定交互连接线364耦接至全部的非易失性存储器(NVM)IC芯片250之大型I/O电路341，每一个的专用I/O芯片或I/O及控制芯片265之大型I/O电路341可以经由一或多条芯片间交互连接线371之固定交互连接线364耦接至其他全部的专用I/O芯片或I/O及控制芯片265之大型I/O电路341，每一个的专用I/O芯片或I/O及控制芯片265之大型I/O电路341可以耦接至位在逻辑驱动器300之外的外部电路271。
请参见图12至图14，每一个的非易失性存储器(NVM)IC芯片250之大型I/O电路341可以经由一或多条芯片间交互连接线371之固定交互连接线364耦接至其他全部的非易失性存储器(NVM)IC芯片250之大型I/O电路341，每一个的非易失性存储器(NVM)IC芯片250之大型I/O电路341可以耦接至位在逻辑驱动器300之外的外部电路271。在本实施例之逻辑驱动器300中，每一个的非易失性存储器(NVM)IC芯片250并不具有输入电容、输出电容、驱动能力或驱动负荷小于2pF之I/O电路，而具有如图4A所描述之大型I/O电路341，进行上述的耦接。每一个的非易失性存储器(NVM)IC芯片250可以经由一或多个的专用I/O芯片或I/O及控制芯片265传送数据至全部的标准商业化FPGA IC芯片200，每一个的非易失性存储器(NVM)IC芯片250可以经由一或多个的专用I/O芯片或I/O及控制芯片265传送数据至全部的DPI IC芯片410，每一个的非易失性存储器(NVM)IC芯片250并不可以在不经由专用I/O芯片或I/O及控制芯片265之情况下传送数据至标准商业化FPGA IC芯片200，每一个的非易失性存储器(NVM)IC芯片250并不可以在不经由专用I/O芯片或I/O及控制芯片265之情况下传送数据至DPI IC芯片410。
(1)用于编程存储单元之交互连接线路
请参见图12至图14，在一实施例中，控制方块360所代表之专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268可以产生一控制指令传送至其大型I/O电路341，以驱动该控制指令经由一或多条芯片间交互连接线371之固定交互连接线364传送至其中一个的非易失性存储器(NVM)IC芯片250之第一个的大型I/O电路341。针对该其中一个的非易失性存储器(NVM)IC芯片250，其第一个的大型I/O电路341可以驱动该控制指令至其内部电路，以命令其内部电路传送第三编程码至其第二个的大型I/O电路341，其第二个的大型I/O电路341可以驱动第三编程码经由一或多条芯片间交互连接线371之固定交互连接线364传送至其中一个的专用I/O芯片或I/O及控制芯片265之大型I/O电路341。针对该其中一个的专用I/O芯片或I/O及控制芯片265，其大型I/O电路341可以驱动第三编程码至其小型I/O电路203，其小型I/O电路203可以驱动第三编程码经由一或多条芯片间交互连接线371之固定交互连接线364传送至其中一个的DPI IC芯片410之小型I/O电路203。针对该其中一个的DPI IC芯片410，其小型I/O电路203可以驱动第三编程码经由一或多条其芯片内交互连接线之固定交互连接线364传送至其存储器矩阵区块423中其中一个的其存储器单元362，如图11所描述之内容，使得第三编程码可以储存于该其中一个的其存储器单元362中，用以编程其通过/不通开关258及/或交叉点开关379，如图8至图9所描述之内容。
或者，请参见图12至图14，在另一实施例中，控制方块360所代表之专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268可以产生一控制指令传送至其大型I/O电路341，以驱动该控制指令经由一或多条芯片间交互连接线371之固定交互连接线364传送至其中一个的非易失性存储器(NVM)IC芯片250之第一个的大型I/O电路341。针对该其中一个的非易失性存储器(NVM)IC芯片250，其第一个的大型I/O电路341可以驱动该控制指令至其内部电路，以命令其内部电路传送第二编程码至其第二个的大型I/O电路341，其第二个的大型I/O电路341可以驱动第二编程码经由一或多条芯片间交互连接线371之固定交互连接线364传送至其中一个的专用I/O芯片或I/O及控制芯片265之大型I/O电路341。针对该其中一个的专用I/O芯片或I/O及控制芯片265，其大型I/O电路341可以驱动第二编程码至其小型I/O电路203，其小型I/O电路203可以驱动第二编程码经由一或多条芯片间交互连接线371之固定交互连接线364传送至其中一个的标准商业化FPGA IC芯片200之小型I/O电路203。针对该其中一个的标准商业化FPGA IC芯片200，其小型I/O电路203可以驱动第二编程码经由一或多条其芯片内交互连接线502之固定交互连接线364传送至其中一个的其存储器单元362，使得第二编程码可以储存于该其中一个的其存储器单元362中，用以编程其通过/不通开关258及/或交叉点开关379，如图8至图9所描述之内容。
或者，请参见图12至图14，在另一实施例中，控制方块360所代表之专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268可以产生一控制指令传送至其大型I/O电路341，以驱动该控制指令经由一或多条芯片间交互连接线371之固定交互连接线364传送至其中一个的非易失性存储器(NVM)IC芯片250之第一个的大型I/O电路341。针对该其中一个的非易失性存储器(NVM)IC芯片250，其第一个的大型I/O电路341可以驱动该控制指令至其内部电路，以命令其内部电路传送结果值或第一编程码至其第二个的大型I/O电路341，其第二个的大型I/O电路341可以驱动结果值或第一编程码经由一或多条芯片间交互连接线371之固定交互连接线364传送至其中一个的专用I/O芯片或I/O及控制芯片265之大型I/O电路341。针对该其中一个的专用I/O芯片或I/O及控制芯片265，其大型I/O电路341可以驱动结果值或第一编程码至其小型I/O电路203，其小型I/O电路203可以驱动结果值或第一编程码经由一或多条芯片间交互连接线371之固定交互连接线364传送至其中一个的标准商业化FPGA IC芯片200之小型I/O电路203。针对该其中一个的标准商业化FPGA IC芯片200，其小型I/O电路203可以驱动结果值或第一编程码经由一或多条其芯片内交互连接线502之固定交互连接线364传送至其中一个的其存储器单元490，使得结果值或第一编程码可以储存于该其中一个的其存储器单元490中，用以第一编程其可编程逻辑区块(LB)201，如图5所描述之内容。
(2)用于运作之交互连接线路
请参见图12至图14，在一实施例中，其中一个的专用I/O芯片或I/O及控制芯片265之大型I/O电路341可以驱动来自逻辑驱动器300之外的外部电路271之信号至其小型I/O电路203，该其中一个的专用I/O芯片或I/O及控制芯片265之小型I/O电路203可以驱动该信号经由一或多条芯片间交互连接线371之可编程交互连接线361传送至其中一个的DPI IC芯片410之第一个的小型I/O电路203。针对该其中一个的DPI IC芯片410，其第一个的小型I/O电路203可以驱动该信号经由其芯片内交互连接线之第一个的可编程交互连接线361传送至其交叉点开关379，其交叉点开关379可以将该信号由其芯片内交互连接线之第一个的可编程交互连接线361切换至其芯片内交互连接线之第二个的可编程交互连接线361进行传送，以传送至其第二个的小型I/O电路203，其第二个的小型I/O电路203可以驱动该信号经由一或多条芯片间交互连接线371之可编程交互连接线361传送至其中一个的标准商业化FPGA IC芯片200之小型I/O电路203。针对该其中一个的标准商业化FPGA IC芯片200，其小型I/O电路203可以驱动该信号经由其芯片内交互连接线502之第一组之可编程交互连接线361传送至其交叉点开关379，其交叉点开关379可以将该信号由其芯片内交互连接线502之第一组之可编程交互连接线361切换至其芯片内交互连接线502之第二组之可编程交互连接线361进行传送，以传送至其可编程逻辑区块(LB)201之输入A0-A3的其中一个，如图5所描述之内容。
请参见图12至图14，在另一实施例中，第一个的标准商业化FPGA IC芯片200之可编程逻辑区块(LB)201可以产生输出Dout，如图5所描述之内容，经由其芯片内交互连接线502之第一组之可编程交互连接线361及绕道交互连接线279可以传送至其交叉点开关379，其交叉点开关379可以将该输出Dout经由其芯片内交互连接线502之第一组之可编程交互连接线361及绕道交互连接线279切换至其芯片内交互连接线502之第二组之可编程交互连接线361及绕道交互连接线279进行传送，以传送至其小型I/O电路203，其小型I/O电路203可以驱动该输出Dout经由一或多条之芯片间交互连接线371之可编程交互连接线361传送至其中一个的DPI IC芯片410之第一个的小型I/O电路203。针对该其中一个的DPI IC芯片410，其第一个的小型I/O电路203可以驱动该输出Dout经由其芯片内交互连接线之第一组之可编程交互连接线361传送至其交叉点开关379，其交叉点开关379可以将该输出Dout由其芯片内交互连接线之第一组之可编程交互连接线361切换至其芯片内交互连接线之第二组之可编程交互连接线361进行传送，以传送至其第二个的小型I/O电路203，其第二个的小型I/O电路203可以驱动该输出Dout经由一或多条之芯片间交互连接线371之可编程交互连接线361传送至第二个的标准商业化FPGA IC芯片200之小型I/O电路203。针对第二个的标准商业化FPGA IC芯片200，其小型I/O电路203可以驱动该输出Dout经由其芯片内交互连接线502之第一组之可编程交互连接线361传送至其交叉点开关379，其交叉点开关379可以将该输出Dout由其芯片内交互连接线502之第一组之可编程交互连接线361切换至其芯片内交互连接线502之第二组之可编程交互连接线361进行传送，以传送至其可编程逻辑区块(LB)201之输入A0-A3的其中一个，如图5所描述之内容。
请参见图12至图14，在另一实施例中，标准商业化FPGA IC芯片200之可编程逻辑区块(LB)201可以产生输出Dout，如图5所描述之内容，经由其芯片内交互连接线502之第一组之可编程交互连接线361及绕道交互连接线279可以传送至其交叉点开关379，其交叉点开关379可以将该输出Dout经由其芯片内交互连接线502之第一组之可编程交互连接线361及绕道交互连接线279切换至其芯片内交互连接线502之第二组之可编程交互连接线361及绕道交互连接线279进行传送，以传送至其小型I/O电路203，其小型I/O电路203可以驱动该输出Dout经由一或多条之芯片间交互连接线371之可编程交互连接线361传送至其中一个的DPIIC芯片410之第一个的小型I/O电路203。针对该其中一个的DPI IC芯片410，其第一个的小型I/O电路203可以驱动该输出Dout经由其芯片内交互连接线之第一组之可编程交互连接线361传送至其交叉点开关379，其交叉点开关379可以将该输出Dout由其芯片内交互连接线之第一组之可编程交互连接线361切换至其芯片内交互连接线之第二组之可编程交互连接线361进行传送，以传送至其第二个的小型I/O电路203，其第二个的小型I/O电路203可以驱动该输出Dout经由一或多条之芯片间交互连接线371之可编程交互连接线361传送至其中一个的专用I/O芯片或I/O及控制芯片265之小型I/O电路203。针对该其中一个的专用I/O芯片或I/O及控制芯片265，其小型I/O电路203可以驱动该输出Dout传送至其大型I/O电路341，以传送至位在逻辑驱动器300之外的外部电路271。
(3)用于控制之交互连接线路
请参见图12至图14，在一实施例中，针对控制方块360所代表之专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268，其大型I/O电路341可以由位在逻辑驱动器300之外的外部电路271接收控制指令，或是可以传送控制指令至位在逻辑驱动器300之外的外部电路271。
请参见图12至图14，在另一实施例中，其中一个的专用I/O芯片或I/O及控制芯片265之第一个的大型I/O电路341可以驱动来自位在逻辑驱动器300之外的外部电路271之控制指令传送至其第二个的大型I/O电路341，其第二个的大型I/O电路341可以驱动控制指令经由一或多条之芯片间交互连接线371之固定交互连接线364传送至控制方块360所代表之专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268之大型I/O电路341。
请参见图12至图14，在另一实施例中，控制方块360所代表之专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268之大型I/O电路341可以驱动控制指令经由一或多条之芯片间交互连接线371之固定交互连接线364传送至其中一个的专用I/O芯片或I/O及控制芯片265之第一个的大型I/O电路341，该其中一个的专用I/O芯片或I/O及控制芯片265之第一个的大型I/O电路341可以驱动控制指令传送至其第二个的大型I/O电路341，以传送至位在逻辑驱动器300之外的外部电路271。
因此，请参见图12至图14，控制指令可以由位在逻辑驱动器300之外的外部电路271传送至控制方块360所代表之专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268，或是由控制方块360所代表之专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268传送至位在逻辑驱动器300之外的外部电路271。
芯片(FISC)的第一交互连接线结构及其制造方法
以下半导体芯片100皆可代表上述说明内容中每一标准商业化FPGA IC芯片200、专用于可编程交互连接(DPI)之集成电路(IC)芯片410(文中简称DPI IC芯片410)、专用I/O芯片265、专用控制芯片260、专用控制及I/O芯片266、客户自有工具(COT)芯片(文中简称IAC芯片402)、专用控制及IAC芯片267(文中简称DCIAC芯片267)、专用IO及IAC芯片(文中简称DCDI/OIAC芯片268)、动态随机存取存储器芯片321(DRAM IC芯片321)、非易失性存储器(NVM)IC芯片250、高速高频宽的存储器(HBM)IC芯片251及运算及(或)处理及/或计算(PC)集成电路(IC)芯片(文中简称为PCIC芯片)，半导体芯片100可经由下列步骤形成：
图15A及图15B为本发明实施例中半导体晶圆剖面图，如图15A所示，一半导体基板或半导体半导体基板(晶圆)2可以是一硅基板或硅晶圆、砷化镓(GaAs)基板、砷化镓晶圆、硅锗(SiGe)基板、硅锗晶圆、绝缘层上覆硅基板(SOI)，其基板晶圆尺寸例如是直径8英寸、12英寸或18英寸。
如图15A所示，多个半导体元件4形成在半导体基板2的半导体元件区域上，半导体元件4可包括一存储器单元、一逻辑运算电路、一被动元件(例如是一电阻、一电容、一电感或一过滤器或一主动元件，其中主动元件例如是p-通道金属氧化物半导体(MOS)元件、n-通道MOS元件、CMOS(互补金属氧化物半导体)元件、BJT(双极结晶体管)元件、BiCMOS(双极CMOS)元件、FIN场效晶体管(FINFET)元件、FINFET在硅在绝缘体上(FINFET on Silicon-On-Insulator(FINFET SOI)、全空乏绝缘上覆硅MOSFET(Fully Depleted Silicon-On-Insulator(FDSOI)MOSFET)、部分空乏绝缘上覆硅MOSFET(Partially Depleted Silicon-On-Insulator(PDSOI)MOSFET)或常规的MOSFET，而半导体元件4可作为标准商业化FPGA IC芯片200、DPI IC芯片410、专用I/O芯片265、专用控制芯片260、专用控制及I/O芯片266、客户自有工具(COT)芯片(文中简称IAC芯片402)、DCIAC芯片267、DCDI/OIAC芯片268、非易失性存储器(NVM)IC芯片250、DRAM IC芯片321、运算及(或)处理及/或计算(PC)集成电路(IC)芯片(文中简称为PCIC芯片)中的多个晶体管。
半导体元件4可组成可编程逻辑区块(LB)201的多路复用器211、可编程逻辑区块201中用于由固定连接线所构成加法器的每一单元(A)2011、可编程逻辑区块201中用于由固定连接线所构成乘法器的每一单元(M)2012、可编程逻辑区块201中用于缓存及暂存器的每一单元(C/R)2013、用于可编程逻辑区块201中查找表210的存储器单元490、用于通过/不通开关258、交叉点开关379及小型I/O电路203的存储器单元362，如上述图10所示；对于每一DPI IC芯片410，半导体元件4可组成用于通过/不通开关258之存储器单元362、通过/不通过开关258、交叉点开关379及小型I/O电路203的，如上述图11所示，对于每一专用I/O芯片265、专用控制及I/O芯片266或DCDI/OIAC芯片268，半导体元件4可组成大型I/O电路341及小型I/O电路203；半导体元件4可组成控制单元337，其可设置在每一标准商业化FPGA IC芯片200、每一DPI IC芯片410、专用控制芯片260、专用控制及I/O芯片266、DCIAC芯片267或DCDI/OIAC芯片268中；半导体元件4可组成缓冲/驱动单元340，其可设置在每一标准商业化FPGA IC芯片200、每一DPI IC芯片410、每一专用I/O芯片265、专用控制及I/O芯片266或DCDI/OIAC芯片268中。
如图15A，形成在半导体基板2上的第一交互连接线结构(FISC)20连接至半导体元件4，在芯片(FISC)上或内的第一交互连接线结构(FISC)20经由晶圆制程形成在半导体基板2上，第一交互连接线结构(FISC)20可包括4至15层或6至12层的图案化交互连接线金属层6(在此图只显示3层)，其中图案化交互连接线金属层6具有金属接垫、线及交互连接线8及多个金属栓塞10，第一交互连接线结构(FISC)20的金属接垫、线及交互连接线8及金属栓塞10可用于每一标准商业化FPGA IC芯片200中多个芯片内交互连接线502的多个可编程交互连接线361及固定交互连接线364，如第8A图所示，第一交互连接线结构(FISC)20的第一交互连接线结构(FISC)20可包括多个绝缘介电层12及交互连接线金属层6在每二相邻层多个绝缘介电层12之间，第一交互连接线结构(FISC)20的每一交互连接线金属层6可包括金属接垫、线及交互连接线8在其顶部，而金属栓塞10在其底部，第一交互连接线结构(FISC)20的多个绝缘介电层12其中之一可在交互连接线金属层6中二相邻之金属接垫、线及交互连接线8之间，其中在第一交互连接线结构(FISC)20顶部具有金属栓塞10在多个绝缘介电层12内，每一第一交互连接线结构(FISC)20的交互连接线金属层6中，金属接垫、线及交互连接线8具有一厚度t1小于3μm(例如系介于3nm至500nm之间、介于10nm至1000nm之间或介于10nm至3000nm之间，或厚度大于或等于5nm、10nm、30nm、50nm、100nm、200nm、300nm、500nm或1000nm)，或具有一宽度例如系介于3nm至500nm之间、介于10nm至1000nm之间，或窄于5nm、10nm、20nm、30nm、70nm、100nm、300nm、500nm或100nm，例如，第一交互连接线结构(FISC)20中的金属栓塞10及金属接垫、线及交互连接线8主要系由铜金属制成，经由如下所述之一镶嵌制程，例如是单一镶嵌制程或双镶嵌制程，对于第一交互连接线结构(FISC)20的交互连接线金属层6中的每一金属接垫、线及交互连接线8可包括一铜层，此铜层具有一厚度小于3μm(例如介于0.2μm至2μm之间)，在第一交互连接线结构(FISC)20的每一绝缘介电层12可具有一厚度例如系介于3nm至500nm之间、介于10nm至1000nm之间，或厚度大于5nm、10nm、30nm、50nm、100nm、200nm、300nm、500nm或1000nm。
图15B为图15A中交互连接线金属层6的结构剖面图，交互连接线金属层6系由铜镶嵌制程所形成，其结构由系多个层绝缘介电层12、多个金属栓塞10或金属接垫、线及交互连接线8(图中只显示1个)构成，其中多个金属栓塞10或金属接垫、线及交互连接线8的上表面暴露于外，而最顶层的绝缘介电层12可例如是一低介电系数介电层，例如是碳氧化硅(SiOC)层，其中绝缘介电层12例如可系SiCN层或SiN层，此多个绝缘介电迭层12(二层)从底部至顶部包括：(a)一底部低介电系数介电层12e在第一绝缘介电层12(较低的那层)上，例如是SiOC层(用作为一金属间介电层以形成金属栓塞10)；(b)一分隔用之中间蚀刻停止层12f在底部低介电系数介电层12e上，例如是SiCN层或SiN层；(c)一顶层低介电SiOC层12g(用作为在同一交互连接线金属层6的金属接垫、线及交互连接线8之间的绝缘介电材质)在分隔用之中间蚀刻停止层12f上；(d)一分隔用之顶部蚀刻停止层12h形成在顶层低介电SiOC层12g上，分隔用之顶部蚀刻停止层12h例如是SiCN层或SiN层，全部的SiCN层、SiN层或SiOC层可经由化学气相沉积方式沉积。底部低介电系数介电层12e及分隔用之中间蚀刻停止层12f可组成第二绝缘介电层12(中间的那层)；顶层低介电SiOC层12g及分隔用之顶部蚀刻停止层12h可组成第三绝缘介电层12(顶部的那层)，而多个金属栓塞10及金属接垫、线及交互连接线8则形成在多个层绝缘介电层12中的沟槽或孔洞中，金属栓塞10或金属接垫、线及交互连接线8的结构包括由溅镀或CVD方式形成之一黏着层(Ti层或TiN层)18(其厚度例如系介于1nm至50nm之间)形成在绝缘介电层12中的沟槽或孔洞的侧壁上，接着，电镀用种子层22可例如经由溅镀或CVD一电镀用种子层22(其厚度例如是介于3nm至200nm之间)在黏着层18上，接着电镀形成的一铜金属层24(其厚度例如是介于20nm至6000nm之间、介于10nm至3000之间、介于10nm至1000之间)可被电镀形成在电镀用种子层22上。因此，金属接垫、线及交互连接线8及金属栓塞10可利用单一镶嵌铜制程双镶嵌铜制程完成，二种制程皆可重复多次以形成第一交互连接线结构(FISC)20中多个层交互连接线金属层6，第一交互连接线结构(FISC)20可包括4至15层或6至12层的交互连接线金属层6，FISC中的交互连接线金属层6最顶层可具有金属接垫16。
III.芯片之保护层(Passivation layer)
如图15A中所示，保护层14形成在芯片的第一交互连接线结构(FISC)20上及在绝缘介电层12上，保护层14可以保护半导体元件4及交互连接线金属层6不受到外界离子污染及外界环境中水气污染而损坏，例如是钠游离粒子，换句话说，保护层14可防止游离粒子(如钠离子)、过渡金属(如金、银及铜)及防止杂质穿透至半导体元件4及穿透至交互连接线金属层6，例如防止穿透至晶体管、多晶硅电阻元件及多晶硅电容元件。
如图15A所示，保护层14通常可由一或多个游离粒子捕捉层构成，例如经由CVD制程沉积形成由SiN层、SiON层及(或)SiCN层所组合之保护层14，保护层14具有一厚度t3，例如是大于0.3μm、或介于0.3μm至1.5μm之间，最佳情况为，保护层14具有厚度大于0.3μm的氮化硅(SiN)层，而单一层或多个层所组成之游离粒子捕捉层(例如是由SiN层、SiON层及(或)SiCN层所组合)之总厚度可厚于或等于100nm、150nm、200nm、300nm、450nm或500nm。
如图15A所示，在保护层14中形成一开口14a暴露第一交互连接线结构(FISC)20中的交互连接线金属层6最顶层表面，金属接垫16可用在信号传输或连接至电源或接地端，金属接垫16具有一厚度t4介于0.4μm至3μm之间或介于0.2μm至2μm之间，例如，金属接垫16可由溅镀铝层或溅镀铝-铜合金层(其厚度系介于0.2μm至2μm之间)所组成，或者，金属接垫16可包括电镀铜层24，其系经由如第14H图中所示之单一镶嵌制程或如第14Q图中所示之双镶嵌制程所形成。
如图15A所示，从上视图观之，开口14a具有一横向尺寸系介于0.5μm至20μm之间或介于20μm至200μm之间，从上视图观之，开口14a的形状可以系一圆形，其圆形开口14a的直径系介于0.5μm至200μm之间或是介于20μm至200μm之间，或者，从上视图观之，开口14a的形状为方形，此方形开口14a的宽度系介于0.5μm至200μm之间或介于20μm至200μm之间，或者，从上视图观之，开口14a的形状为多边形，此多边形的宽度系介于0.5μm至200μm之间或介于20μm至200μm之间，或者，从上视图观之，开口14a的形状为长方形，此长方形开口14a具有一短边宽度系介于0.5μm至200μm之间或介于20μm至200μm之间，另外，一些在金属接垫16下方的一些半导体元件4被开口14a暴露，或者，没有任何主动元件在开口14a暴露的金属接垫16下方。
芯片上之交互连接线金属层及微型凸块
图16为本发明实施例中芯片上之交互连接层及微型凸块之剖面示意图，芯片上之第二交互连接线结构(SISC)及微型凸块可形成在金属接垫16上，其用于连接至芯片外部的电路，其中金属接垫16系位在保护层14之开口14a内所暴露的金属表面。第二交互连接线结构(SISC)包括多个层的交互连接线金属层27的聚合物层42，其中交互连接线金属层27之结构系由厚度系介于0.001μm至0.7μm之间、介于0.01μm至0.5μm之间或介于0.03μm至0.35μm之间的一黏着层26、厚度系介于0.001μm至1μm之间、介于0.03μm至3μm之间或介于0.05μm至0.5μm之间的电镀用种子层28及厚度系介于0.3μm至20μm之间、0.5μm至5μm之间、1μm至10μm之间或2μm至10μm之间的金属层40所构成，其中黏着层26的材质可包括钛、钛-钨合金、氮化钛、铬、钛-钨合金层、氮化钽或上述材质的复合物，电镀用种子层28的材质种类随着电镀用种子层28上电镀的金属层材质而变化，例如，当一铜层被电镀在电镀用种子层28上时，铜金属则为电镀用种子层28优先选择的材质，例如电镀用种子层28形成在黏着层26上或上方，例如可经由溅镀或化学气相沉积一铜种子层在黏着层26上，而金属层40之材质包括铜、金、银或镍金属，其中在形成交互连接线金属层27之前可选择性的(意即是可省略)在保护层14上形成一聚合物层42，此聚合物层42之厚度系介于3μm至30μm之间或介于5μm至15μm之间，且聚合物层42的材质可包括聚酰亚胺、苯基环丁烯(BenzoCycloButene(BCB))、聚对二甲苯、以环氧树脂为基底之材质或化合物、光感性环氧树脂SU-8、弹性体或硅胶(silicone)，此聚合物层42具有多个开口暴露出金属接垫16，交互连接线金属层27之黏着层26形成在聚合物层42及金属接垫16上，电镀用种子层28形成在黏着层42上，而金属层40则形成在电镀用种子层28上，若将最底层之聚合物层42省略，则交互连接线金属层27形成在保护层14及金属接垫16上。交互连接线金属层27及聚合物层42可重复的形成在芯片上，以构成第二交互连接线结构(SISC)29，SISC29的每一交互连接线金属层27，其金属接垫、金属线或连接线27b的厚度例如系介于0.3μm至20μm之间、介于0.5μm至10μm之间、介于1μm至5μm之间、介于1μm至10μm之间或介于2μm至10μm之间，或其厚度大于或等于0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，或其宽度例如系介于0.3μm至20μm之间、介于0.5μm至10μm之间、介于1μm至5μm之间、介于1μm至10μm之间、介于2μm至10μm之间，或其宽度系大于或等于0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，聚合物层42之厚度例如系介于0.3μm至20μm之间、介于0.5μm至10μm之间、介于1μm至5μm之间或介于1μm至10μm之间，或其厚度大于或等于0.3μm、0.5μm、0.7μm、1μm、1.5μm、2μm或3μm，SISC29的交互连接线金属层27之金属接垫、金属线或连接线27b可被用于可编程交互连接线202。
在第二交互连接线结构(SISC)29之最顶层的聚合物层42具有多个开口暴露出最顶层交互连接线金属层27之金属层40以作为金属接垫27b，在金属接垫27b及在最顶层的聚合物层42上可形成微型凸块34，此微型凸块34可以有二种型式，第一种型式与第二种型式的微型凸块34在结构上的差异在于第二种型式微型凸块34没有焊锡层/焊锡凸块33，在图16中是以第一型微型凸块34绘示，以下详细说明二种型式之微型凸块34的结构，第一型式微型凸块34的结构包括厚度系介于0.001μm至0.7μm之间、介于0.01μm至0.5μm之间或介于0.03μm至0.35μm之间的一黏着层44、厚度系介于0.001μm至1μm之间、介于0.03μm至3μm之间或介于0.05μm至0.5μm之间的电镀用种子层46以溅镀的方式形成在黏着层44上及厚度系介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间或介于5μm至15μm之间的一金属层50以电镀方式形成在电镀用种子层46上，其中黏着层44的材质可包括钛、钛-钨合金、氮化钛、铬、钛-钨合金层、氮化钽或上述材质的复合物，而电镀用种子层46有益于在表面上电镀形成一金属层，因此，电镀用种子层46的材质种类随着电镀用种子层46上电镀的金属层材质而变化，例如，当一铜层被电镀在电镀用种子层46上时，铜金属则为电镀用种子层46优先选择的材质，例如电镀用种子层46形成在黏着层44上或上方，例如可经由溅镀或化学气相沉积一铜种子层在黏着层44上，而金属层50之材质包括铜、金、银或镍金属，接着一焊锡层/焊锡凸块33位在该金属层50上，此焊锡层/焊锡凸块33之材质例如是锡、锡铅合金、锡铜合金、锡银合金、锡银铜合金(SAC)或锡银铜锌合金，此焊锡层/焊锡凸块33的厚度系介于1μm至50μm之间、1μm至30μm之间、5μm至30μm之间、5μm至20μm之间、5μm至15μm之间、5μm至10μm之间、介于1μm至10μm之间或介于1μm至3μm之间。例如，对于第一范例而言，焊锡层/焊锡凸块33可电镀在金属层32的铜层上，或是对于第二范例而言，焊锡层/焊锡凸块33电镀在金属层32的镍金属层上，焊锡层/焊锡凸块33可以系含有锡、铜、银、铋、铟、锌和/或锑的无铅焊料。第一型微型金属柱或凸块34具有一高度，此高度系从保护层14的上表面凸出量测，此高度系介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或其高度是大于或等于30μm、20μm、15μm、10μm或3μm，且其水平剖面具有一最大尺寸(例如圆形的直径、正方形或长方形的对角线)系介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或其最大尺寸是小于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相邻之第一型微型金属柱或凸块34具有一空间(间距)尺寸系介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或其间距是小于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm。而第二型式之微型凸块34没有形成焊锡层/焊锡凸块33，第二型式微型金属柱或凸块34具有一高度，此高度系从聚合物层42的上表面凸出量测，此高度系介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或其高度是大于或等于30μm、20μm、15μm、10μm或3μm，且其水平剖面具有一最大尺寸(例如圆形的直径、正方形或长方形的对角线)系介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或其最大尺寸是小于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相邻之第二型式微型金属柱或凸块34具有一空间(间距)尺寸系介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至15μm之间或介于3μm至10μm之间，或其间距是小于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm。
或者，第一型式及第二型式之微型凸块34也可直接形成在保护层14及保护层14之开口14a所暴露出的金属接垫16及开口14a周围的保护层14上，也就是将第二交互连接线结构(SISC)29省略，或者是第一型式及第二型式之微型凸块34可形成在第一层聚合物层51之开口所暴露出的金属接垫16上及聚合物层51之开口周围的聚合物层上。
上述交互连接线金属层27可包括一电源金属交互连接线或接地金属交互连接线连接至多个金属接垫16，并提供微型金属柱或凸块34形成于其上，或者，上述交互连接线金属层27可包括一金属交互连接线连接至金属接垫16，且不形成微金属柱或凸块于其上，第一交互连接线结构(FISC)20的交互连接线金属层27可用于每一标准商业化FPGA IC芯片200的多个芯片内交互连接线502之可编程交互连接线361及固定交互连接线364，如图10所示。
FOIT用于多芯片在中介载板上(COIP)的覆晶封装之结构
上述图16中的多个半导体芯片100可接合装设(Mounted)在一中介载板上，此中介载板具有高密度的交互连接线，此中介载板的高密度的交互连接线可用于半导体芯片100的扇出(fan-out)绕线及在半导体芯片100之间的绕线。
图17A为本发明实施例中一中介载板551具有金属栓塞558、第一交互连接线结构(FISIP)560、第二交互连接线(SISIP)588及第一型式或第二型式的多个微型金属柱或凸块34之结构剖面示意图，其中晶圆型式的基板552(例如是8英寸、12英寸或18英寸)或是提供一面板形式(例如正方形或长方形，其宽度或长度大于或等于20公分(cm),30cm、50cm、75cm、100cm、150cm、200cm或300cm)的基板552，此基板552可以系一硅基板、一金属基板、一陶瓷基板、一玻璃基板、一钢基板、一塑胶材质基板、一聚合物基板、一环氧基底聚合物基板或是环氧基底之化合物板，例如在形成中介载板时一硅基板可被用作于基板552。
形成金属栓塞558在基板552内之前，要先在中介载板551内形成多个开孔552a，此开孔552a可以为一深孔，其深度系介于30μm至150μm之间或介于50μm至100μm之间，其宽度或尺寸系介于5μm至50μm之间或介于5μm至15μm之间，或者是，每一开孔552a可以为一浅孔，每一开孔552a的深度系介于5μm至50μm之间或介于5μm至30μm之间，其宽度或尺寸系介于20μm至120μm之间或介于20μm至80μm之间。在图17A中系以深孔为范例说明。在开孔552a内具有一绝缘层555在每一孔洞552a内的底部及侧壁上，绝缘层555例如可包括热生成氧化硅(SiO2)及/或一CVD氮化硅(Si3N4)。一黏着/种子层556以溅镀或化学气相沉积(ChemicalVapor Depositing,CVD)的方式形成一黏着层在绝缘层555上，该黏着层例如为一钛层或氮化钛(TiN)层，其厚度例如系介于1nm至50nm之间，接着藉由溅镀或化学气相沉积(ChemicalVapor Depositing，CVD)的方式形成一电镀用种子层在该黏着层上，该电镀用种子层例如为一铜层，其厚度例如系介于3nm至200nm之间，此黏着层及电镀用种子层构成黏着/种子层556。以电镀方式形成铜层557在黏着/种子层556上并将孔洞552a填满，其中铜层557、黏着/种子层556及绝缘层555与中介载板551之上表面共平面，若开孔552a为深孔时，金属栓塞558在基板552中具有一深度系介于30μm至150μm之间或介于50μm至100μm之间，且其宽度或最大横向尺寸系介于5μm至50μm之间或介于5μm至15μm之间。若开孔552a为浅孔时，金属栓塞558在基板552中的深度系介于5μm至50μm之间或介于5μm至30μm之间，且其宽度或最大横向尺寸系介于20μm至150μm之间或介于30μm至80μm之间。以下说明系以深孔为范例说明。
中介载板的第一交互连接线结构(FISIP)560可以经由晶圆制程形成在基板552上，第一交互连接线结构(FISIP)560可包括2层至10层或3层至6层的图案化交互连接线金属层6(图中只显示2层)，其具有如图15A及图15B所绘示的个金属接垫、线及交互连接线8及金属栓塞10，第一交互连接线结构(FISIP)560可包括多个绝缘介电层12及交互连接线金属层6，其中每一交互连接线金属层6位在二相邻绝缘介电层12之间，如图15A及图15B所示，第一交互连接线结构(FISIP)560的每一交互连接线金属层6在其顶部可包括金属接垫、线及交互连接线8，并在其底部可包括金属栓塞10，第一交互连接线结构(FISIP)560的其中之一绝缘介电层12可位在交互连接线金属层6的二相邻金属接垫、线及交互连接线8之间，其最顶层之一个具有金属栓塞10在其中之一绝缘介电层12，对于第一交互连接线结构(FISIP)560的每一交互连接线金属层6，其可具有一厚度t11介于3nm至500nm之间、介于10nm至1000nm之间或介10nm至3000nm之间，或薄于或等于10nm、30nm、50nm、100nm、200nm、300nm、500nm或1000nm，及具有一最小宽度等于或大于10nm、50nm、100nm、150nm、200nm或300nm，及二个相邻的金属接垫、线及交互连接线8具有一最小空间(space)，其等于或于10nm、50nm、100nm、150nm、200nm或300nm，及二个相邻的金属接垫、线及交互连接线8具有一最小间距(pitch)，其等于或于20nm、100nm、200nm、300nm、400nm或600nm，例如，金属接垫、线及交互连接线8及金属栓塞10主要由铜金属经由如第14B图至第14H图中的镶嵌(damascene)制程制成，或是如第14I图至第14Q图中的双镶嵌(damascene)制程制成。对于第一交互连接线结构(FISIP)560的每一交互连接线金属层6，其金属接垫、线及交互连接线8可包括一铜层，此铜层之厚度小于3μm(例如介于0.2μm至2μm之间)，第一交互连接线结构(FISIP)560的每一绝缘介电层12可具有一厚度，例如介于3nm至500nm之间、介于10nm至1000nm之间或介于10nm至3000nm之间，或是薄于或等于10nm、30nm、50nm、100nm、200nm、300nm、500nm或1000nm。
如图17A所示，一保护层14可形成在第一交互连接线结构(FISIP)560上，保护层14可保护第一交互连接线结构(FISIP)560的交互连接线金属层6免受水分外来离子污染或水分湿气或外部环境污染(例如钠离子移动)的损害。换句话说，可以防止移动离子(例如钠离子)、过渡金属(例如金，银和铜)及杂质穿过保护层14渗透到第一交互连接线结构(FISIP)560的交互连接线金属层6。一第二交互连接线(SISIP)可形成中介载板的保护层14上，SISIP588的规格说明及结构可参考如图16中SISC29的规格说明及其形成方法，SISIP588可包括如图16中的一或多个交互连接线金属层27及一或多个绝缘介电层或聚合物层42，例如，SISIP588可包括如图16中的聚合物层42直接形成在保护层14上且位在最底层交互连接线金属层27的下方，聚合物层42在二相邻交互连接线金属层27之间，聚合物层42在其一或多个交互连接线金属层27中最顶层的交互连接线金属层27上，SISIP588中的每一交互连接线金属层27可包括如图16中黏着层26、在黏着层26上的电镀用种子层28及在电镀用种子层28上的金属层40，其中一黏着/种子层589在此可代表黏着层26及电镀用种子层28的组合，SISIP588的交互连接线金属层27可用作为如图12及图13中的芯片间交互连接线371的可编程交互连接线361及固定交互连接线364，SISIP588可包括1至5层或1层至3层的交互连接线金属层27·
图16所示的第一型式或第二型式的多个微型金属柱或凸块34可形成在SISIP588中位于最顶层的交互连接线金属层27上或是形成在第一交互连接线结构(FISIP)560最顶层交互连接线金属层6上(也就是将SISIP588省略)，形成在中介载板551上的第一型式或第二型式的微型金属柱或凸块34的规格说明及其结构可参考如图16中形成在半导体芯片100上的第一型式或第二型式的微型金属柱或凸块34规格说明及其结构。
多芯片在中介载板上(Multi-Chip-On-Interposer,COIP)的覆晶封装结构
图17B为本发明之实施例的形成逻辑运算驱动器结构的接合制程，接着如图16的半导体芯片100可具有第一型式或第二型式微型金属柱或凸块34接合至如图17A中中介载板551的第一型式或第二型式微型金属柱或凸块34上。例如，半导体芯片100的第一型微型金属柱或凸块34可具有焊锡层/焊锡凸块33接合至第二型中介载板551的微型金属柱或凸块34之电镀铜层上，以形成如图17B中多个接合连接点563(bonded contacts)，或者是，例如，半导体芯片100的第二型式微型金属柱或凸块34可具有电镀金属层32，例如是铜层，接合至第一型中介载板551的微型金属柱或凸块34之焊锡层/焊锡凸块33上，以形成如图17B中多个接合连接点563(bonded contacts)。或者是，例如，半导体芯片100的第一型微型金属柱或凸块34可具有焊锡层/焊锡凸块33接合至第一型中介载板551的微型金属柱或凸块34之焊锡层/焊锡凸块33上，以形成如图17B中多个接合连接点563(bonded contacts)。一底部填充胶(underfill)564可经由点胶机以滴注(dispensing)方式将底部填充胶564填入半导体芯片100与中介载板551之间的间隙中，然后在等于或高于100℃、120℃或150℃的温度下将底部填充胶564固化。
在图17B中的半导体芯片100可以是SRAM单元、DPI IC芯片410、非易失性存储器(NVM)IC芯片250、高速高频宽的存储器(HBM)IC芯片251、专用I/O芯片265、PC IC芯片(例如是CPU芯片、GPU芯片、TPU芯片或APU芯片)、DRAM IC芯片321、专用控制芯片260、专用控制及I/O芯片266、IAC芯片402、DCIAC芯片267及DCDI/OIAC芯片268其中之一，例如，图17B中的半导体芯片100可以系为标准商业化FPGA IC芯片200及GPU芯片269分别从左至右排列设置，例如，图17B中的半导体芯片100可系为标准商业化FPGA IC芯片200及CPU芯片269分别从左至右排列设置，例如，图17B中的半导体芯片100可系为标准商业化FPGA IC芯片200及专用控制芯片260分别从左至右排列设置，例如，图17B中的半导体芯片100可以系二个标准商业化FPGA IC芯片200分别从左至右排列设置，例如，图17B中的的半导体芯片100可以系为标准商业化FPGA IC芯片200及非易失性存储器(NVM)IC芯片250分别从左至右排列设置，例如，图17B中的半导体芯片100可以系为标准商业化FPGA IC芯片200及DRAM IC芯片321分别从左至右排列设置，例如，图17B中的半导体芯片100可以系为标准商业化FPGA IC芯片200及高速高频宽的存储器(HBM)IC芯片251分别从左至右排列设置。
接着，在图17B的步骤之后请参考图17C，利用例如旋涂、网板印刷、点胶或灌模方式可形成一聚合物层565(例如是树脂或化合物)在半导体芯片100之间的间隙中，并覆盖半导体芯片100的背面100a，其中灌模的方法包括加压成型(使用顶部和底部模具)或铸造成型(使用滴注器)，此聚合物层565的材质例如包括聚酰亚胺、苯基环丁烯(BenzoCycloButene(BCB))、聚对二甲苯、以环氧树脂为基底之材质或化合物、光感性环氧树脂SU-8、弹性体或硅胶(silicone)，更详细的说明，此聚合物层565例如可以是由日本Asahi Kasei公司所提供的感光性聚酰亚胺/PBO PIMELTM、或是由日本Nagase ChemteX公司提供的以环氧树脂为基底之灌模化合物、树脂或密封胶，此聚合物层565之后可经由加热至一特定温度被固化或交联(cross-linked)，此特定温度例如是高于或等于50℃、70℃、90℃、100℃、125℃、150℃、175℃、200℃、225℃、250℃、275℃或300℃。
接着请参考图17D，利用一化学机械研磨、抛光或机械研磨移除聚合物层565的顶层部分及半导体芯片100的顶层部分，直到全部半导体芯片100的背面100a全部暴露或直到半导体芯片100的其中之一背面100a暴露于外，中介载板551的背面551a经由一化学机械研磨、抛光或机械研磨直到每一金属栓塞558暴露于外，也就是在其背面的绝缘层555会被移除而形成一绝缘衬围绕在其黏着/种子层556及铜层557的周围，且其铜层557的背面或其黏着/种子层556的电镀用种子层或黏着层的背面暴露于外。
中介载板背面的金属凸块/金属接垫之结构
如图17E所示，在中介载板551的背面551a上形成一图案化聚合物层585，此聚合物层585可包括例如是聚酰亚胺、苯基环丁烯(BenzoCycloButene(BCB))、聚对二甲苯、以环氧树脂为基底之材质或化合物、光感性环氧树脂SU-8、弹性体或硅胶(silicone)，聚合物层585的材质包括有机材质，例如是聚合物或还有碳的物质或化合物，聚合物层585的材质可以是光感性材质，可利用曝光显影的方式形成多个开口585a，以暴露金属栓塞558的末端，聚合物层585的开口585a的尺寸或横向最大尺寸可小于在开口585a下方之金属栓塞558的背面的尺寸或横向最大尺寸，聚合物层585之厚度例如系介于3μm至30μm之间或介于5μm至15μm之间，聚合物层585可能会添加一些电介质颗粒或玻璃纤维。金属凸块/金属接垫571是形成在聚合物层585之开口585a所暴露的金属栓塞558及开口585a周围的聚合物层585上，此金属凸块/金属接垫571结构包括一黏着/种子层566形成在聚合物层585及在金属栓塞558的背面上，关于黏着/种子层566系由黏着层566a及种子层566b所构成，其黏着层566a之厚度例如系介于0.001μm至0.7μm之间、介于0.01μm至0.5μm之间或介于0.03μm至0.35μm之间，黏着层566a的材质包括钛、钛-钨合金、氮化钛、铬、钛-钨合金层、氮化钽或上述材质的复合物，电镀用种子层566b的厚度系介于0.001μm至1μm之间、介于0.03μm至2μm之间或介于0.05μm至0.5μm之间的一电镀用种子层可溅镀形成在整个黏着层566a的上表面上，电镀用种子层566b有益于在表面上电镀形成一金属层，因此，电镀用种子层566b的材质种类随着电镀用种子层566b上所要电镀的金属层568材质而变化，例如一铜金属材质的金属层568电镀在该电镀用种子层566b上时，电镀用种子层566b的优选材质为铜金属，例如一金层材质的金属层568电镀在该电镀用种子层566b上时，电镀用种子层566b的优选材质为金，铜种子层之厚度例如介于3nm至400nm之间或介于10nm至200nm之间，而金属层568的厚度系介于1μm至50μm之间、介于1μm至40μm之间、介于1μm至30μm之间、介于1μm至20μm之间、介于1μm至10μm之间、介于1μm至5μm之间或介于1μm至3μm之间，本实施例之金属层568之材质可选自铜、金或镍金属材质。多个焊锡球或凸块569可经由网板印刷方法或锡球接合的方法或是以电镀方式形成在金属接垫571上，焊锡球或凸块569的材质可使用一无铅焊锡形成，其可包括锡、铜、银、铋、铟、锌、锑或其他金属，例如此无铅焊锡可包括锡-银-铜焊锡、锡-银焊锡或锡-银-铜-锌焊锡，焊锡球或凸块569及金属接垫571构成第四型金属柱或凸块570，其中之一第四型金属柱或凸块570可用于连接或耦接至逻辑驱动器300的其中之一半导体芯片100(例如图12及图13中的专用I/O芯片265)至在逻辑驱动器300外的外界电路或元件，其系连接之顺序为经由其中之一接合连接点563、交互连接线金属层27及/或SISIP588的交互连接线金属层6及/或中介载板551的交互连接线结构561的第一交互连接线结构(FISIP)560及中介载板551的其中之一金属栓塞558，每一第四型金属柱或凸块570从中介载板551的背面凸出一高度或是从聚合物层585的背面585b凸出一高度系介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或大于或等于75μm、50μm、30μm、20μm、15μm或10μm，及剖面的最大直径(例如系圆形的直径或是方形或长方形的对角线长度)例如系介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或大于或等于100μm、60μm、50μm、40μm、30μm、20μm、15μm或10μm，其中之一焊锡球或凸块569中距离相邻最近的焊锡球或凸块569的距离例如介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或小于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm。
或者，第四型金属柱或凸块570之结构可替换成第一型金属柱或凸块570，第一型金属柱或凸块570可由黏着/种子层566及在黏着/种子层566上的电镀金属层568构成，电镀金属层568的材质例如是铜、金或镍金属，其中金属层568之厚度系介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间。而第一型金属柱或凸块570的高度(从中介载板551的背面或从聚合物层585的背面585b凸出的高度)系介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或高度大于或等于50μm、30μm、20μm、15μm或5μm，且其水平剖面具有一最大尺寸(例如圆形的直径、正方形或长方形的对角线)系介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或尺寸是大于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm。二相邻第一型式金属柱或凸块570之间最小的距离例如系介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或尺寸是大于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm。
或者，第四型金属柱或凸块570之结构可替换成第二型金属柱或凸块570，第二型式的金属柱或凸块570之金属层568可以是一铜阻障层(例如镍层)，铜阻障层的厚度例系介于1μm至50μm之间、介于1μm至40μm之间、介于1μm至30μm之间、介于1μm至20μm之间、介于1μm至10μm之间、介于1μm至5μm之间、介于1μm至3μm之间，接着电镀一焊锡层在铜阻障层上，此焊锡层厚度例如是介于1μm至150μm之间、介于1μm至120μm之间、介于5μm至120μm之间、介于5μm至100μm之间、介于5μm至75μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间、介于5μm至10μm之间、介于1μm至5μm之间、介于1μm至3μm之间，此焊锡层的材质可以是无铅焊锡，其包括锡、铜、银、铋、铟、锌、锑或其他金属，例如此无铅焊锡可包括锡-银-铜(SAC)焊锡、锡-银焊锡或锡-银-铜-锌焊锡，第二型金属柱或凸块570可由黏着/种子层566、在黏着/种子层566上的铜阻障层及在铜阻障层的一锡球或凸块所构成。第二型式金属柱或凸块570从中介载板551的背面或从聚合物层585的背面585b凸起一高度系介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或大于、高等或等于75μm、50μm、30μm、20μm、15μm或10μm，及其水平剖面具有一最大尺寸(例如圆形的直径、正方形或长方形的对角线)系介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或尺寸是大于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm，二相邻之金属柱或凸块570具有一最小空间(间距)尺寸系介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，或尺寸是大于或等于60μm、50μm、40μm、30μm、20μm、15μm或10μm。
或者，第四型金属柱或凸块570之结构可替换成第三型金属柱或凸块570，第三型式金属柱或凸块570之电镀用种子层566b可溅镀或CVD沉积金种子层(厚度例如介于1nm至300nm之间或1nm至100nm之间)在黏着层566a上形成，而金属层568是厚度例如介于3μm至40μm之间或介于3μm至10μm之间的金层在，其中电镀用种子层566b系由金所形成，第三型金属柱或凸块570可由黏着/种子层566及在黏着/种子层566的电镀金属层568(金层)构成。而第三型式金属柱或凸块570从中介载板551的背面或聚合物层585的背面585b凸起一高度系介于3μm至40μm之间、介于3μm至30μm之间、介于3μm至20μm之间、介于3μm至15μm之间或介于3μm至10μm之间，或小于或等于40μm、30μm、20μm、15μm或10μm，及其水平剖面具有一最大尺寸(例如圆形的直径、正方形或长方形的对角线)介于3μm至40μm之间、介于3μm至30μm之间、介于3μm至20μm之间、介于3μm至15μm之间或介于3μm至10μm之间，或其最大尺寸是小于或等于40μm、30μm、20μm、15μm或10μm，二相邻之金属柱或凸块570具有一最小空间(间距)尺寸系介于3μm至40μm之间、介于3μm至30μm之间、介于3μm至20μm之间、介于3μm至15μm之间或介于3μm至10μm之间，或其间距是小于或等于40μm、30μm、20μm、15μm或10μm。
第一型、第二型或第三型金属凸块其中之一用作为连接或耦接至其中之一半导体芯片100，例如图12及图13中的逻辑驱动器300的专用I/O芯片265至在逻辑驱动器300外的外界电路或元件，依序经由其中之一接合连接点563、交互连接线金属层27及/或SISIP588的交互连接线金属层6及/或中介载板551的交互连接线结构561之第一交互连接线结构(FISIP)560及中介载板551的其中之一金属栓塞558。
具有直通聚合物金属栓塞(TPVs)的中介载板封装结构
图18A为本发明实施例之中具有直通封装金属栓塞或直通聚合物金属栓塞(TPVs)的中介载板551之剖面示意图，在中介载板551上形成金属栓塞558、第一交互连接线结构(FISIP)560、保护层14、SISIP588及微型金属柱或凸块34之后，如图17A所示之结构，但不同的是微型金属柱或凸块34在此直通聚合物金属栓塞(TPVs)的中介载板封装结构中，其型式及厚度与图17A中的结构不同，其中微型金属柱或凸块34之型式为一接垫型式或是一连接线型式，其微型金属柱或凸块34之金属层32的材质为铜、金、镍其中之一，此金属层32的厚度介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间或介于5μm至15μm之间，在此图示中金属层32之材质是以铜材质为说明。可以在一或多个微型金属柱或凸块34上再形成用于金属栓塞(TPVs)之金属层582在金属层32上，此金属层582在封装时是用作为金属栓塞(TPVs)之用，以下金属层582将以金属栓塞582称之，金属栓塞582的厚度例如介于5μm至300μm之间、介于5μm至200μm之间、介于5μm至150μm之间、介于5μm至120μm之间、介于10μm至100μm之间、介于10μm至60μm之间、介于10μm至40μm之间或介于10μm至30μm之间，其材质为铜。
图18B为本发明实施例之中具有直通聚合物金属栓塞(TPVs)的中介载板封装结构剖面示意图，将如图17B中具有具有其第一型微型金属柱或凸块34的半导体芯片100以覆晶接合的方式接合至如图18A中中介载板551的第一型式或第二型式微型金属柱或凸块34上，以产生如图18B中的多个接合连接点563，并将底部填充胶564(例如是环氧树脂或化合物)利用点胶机(dispenser)以滴注(dispensing)方式填入半导体芯片100与中介载板551之间的间隙中并加热予以固化，再将聚合物层565(例如是树脂或化合物)经由旋转涂布、网版印刷、点胶或灌模方式填入至相邻之二半导体芯片100之间的间隙中及相邻之二金属栓塞(TPVS)582之间的间隙中，并且覆盖半导体芯片100的侧壁100a及金属栓塞(TPVs)582的末稍端，聚合物层565的规格说明及其制程可参考如图17C中聚合物层565的规格说明及其制程，利用一化学机械研磨、抛光或机械研磨聚合物层565的顶层部分及半导体芯片100的顶层部分及中介载板551的背面551a，使全部半导体芯片100的背面100a及金属栓塞(TPVs)582的末稍端全部暴露及中介载板551的背面551a的每一金属栓塞558暴露于外，焊锡凸块578可经由网版印刷或锡球接合的方式形成在暴露的金属栓塞(TPVs)582末端及形成在中介载板551的背面551a所暴露的每一金属栓塞558末端。或是在暴露的金属栓塞(TPVs)582末端形成如图16中第一型式微型凸块34，其第一型式微型凸块34之规格说明请参考图16所示，或者是在中介载板551的背面551a所暴露的每一金属栓塞558末端形成如图16中第一型式微型凸块34，其第一型式微型凸块34之规格说明请参考图16所示。
如图19所示，本发明实施例之中另一型式的具有直通聚合物金属栓塞(TPVs)的中介载板封装结构剖面示意图，图19与图18B之结构相似，其差异点在于图19之封装结构，在利用一化学机械研磨、抛光或机械研磨聚合物层565的顶层部分，使全部半导体芯片100的背面100a及金属栓塞(TPVs)582的末稍端全部暴露之后，形成背面金属交互连接线结构(BISD)79在半导体芯片100的背面100a及在金属栓塞582的未端上，此背面金属交互连接线结构(BISD)79包括多个层的交互连接线金属层77及聚合物层87，此交互连接线金属层77及聚合物层87分别类似图16中的第二交互连接线结构(SISC)29的交互连接线金属层27及聚合物层42，交互连接线金属层77之结构系由厚度系介于0.001μm至0.7μm之间、介于0.01μm至0.5μm之间或介于0.03μm至0.35μm之间的一黏着层、厚度系介于0.001μm至1μm之间、介于0.03μm至3μm之间或介于0.05μm至0.5μm之间的电镀用种子层及厚度系介于0.3μm至20μm之间、0.5μm至5μm之间、1μm至10μm之间或2μm至10μm之间的金属层所构成，其中交互连接线金属层77之黏着层的材质可包括钛、钛-钨合金、氮化钛、铬、钛-钨合金层、氮化钽或上述材质的复合物，交互连接线金属层77之电镀用种子层的材质种类随着电镀用种子层上电镀的金属层材质而变化，例如，当一铜层被电镀在电镀用种子层上时，铜金属则为电镀用种子层优先选择的材质，，而交互连接线金属层77之电镀的金属层之材质包括铜、金、银或镍金属，另外，在形成交互连接线金属层77之前可选择性的(意即是可省略)在半导体芯片100的背面100a、聚合物层565及金属栓塞(TPVs)582的末稍端上形成一聚合物层87，此聚合物层87之厚度系介于3μm至30μm之间或介于5μm至15μm之间，且聚合物层87的材质可包括聚酰亚胺、苯基环丁烯(BenzoCycloButene(BCB))、聚对二甲苯、以环氧树脂为基底之材质或化合物、光感性环氧树脂SU-8、弹性体或硅胶(silicone)，此聚合物层87具有多个开口暴露出金属栓塞(TPVs)582的末稍端，交互连接线金属层77之黏着层形成在聚合物层87及金属栓塞(TPVs)582的末稍端上，交互连接线金属层77之电镀用种子层形成在其黏着层上，而交互连接线金属层77之金属层则形成在电镀用种子层上，若将最底层之聚合物层87省略，则交互连接线金属层77形成在聚合物层565、半导体芯片100的背面100a及金属栓塞(TPVs)582的末稍上，交互连接线金属层77及聚合物层87可重复多次而形成在半导体芯片100的背面100a、聚合物层565及金属栓塞(TPVs)582的末稍端上，以构成背面金属交互连接线结构(BISD)79，最顶层聚合物层87具有多个开口可暴露出最顶层的交互连接线金属层77之表面，以作为金属接垫77e。
在背面金属交互连接线结构79最顶层的聚合物层87具有多个开口暴露出最顶层交互连接线金属层77，形成金属凸块583在最顶层的聚合物层87及被聚合物层87之开口所暴露的交互连接线金属层77之金属接垫77e上，其中金属凸块583之结构类似于图16中的第一型微型凸块34，此金属凸块583的结构包括厚度系介于0.001μm至0.7μm之间、介于0.01μm至0.5μm之间或介于0.03μm至0.35μm之间的一黏着层566a、厚度系介于0.001μm至1μm之间、介于0.03μm至3μm之间或介于0.05μm至0.5μm之间的电镀用种子层566b以溅镀的方式形成在黏着层566a上及厚度系介于3μm至60μm之间、介于5μm至50μm之间、介于5μm至40μm之间、介于5μm至30μm之间、介于5μm至20μm之间或介于5μm至15μm之间的一金属层568以电镀方式形成在电镀用种子层566b上，其中黏着层566a的材质可包括钛、钛-钨合金、氮化钛、铬、钛-钨合金层、氮化钽或上述材质的复合物，而电镀用种子层566b有益于在表面上电镀形成一金属层，因此，电镀用种子层566b的材质种类随着电镀用种子层566b上电镀的金属层材质而变化，例如，当一铜层被电镀在电镀用种子层566b上时，铜金属则为电镀用种子层566b优先选择的材质，而金属层568之材质包括铜、金、银或镍金属，接着一焊锡层/焊锡凸块569位在该金属层568上，此焊锡层/焊锡凸块569之材质例如是锡、锡铅合金、锡铜合金、锡银合金、锡银铜合金(SAC)或锡银铜锌合金，此焊锡层/焊锡凸块569的厚度系介于1μm至50μm之间、1μm至30μm之间、5μm至30μm之间、5μm至20μm之间、5μm至15μm之间、5μm至10μm之间、介于1μm至10μm之间或介于1μm至3μm之间。例如，对于第一范例而言，焊锡层/焊锡凸块569可电镀在金属层568的铜层上，焊锡层/焊锡凸块569可以系含有锡、铜、银、铋、铟、锌和/或锑的无铅焊料，而在中介载板551的背面551a上形成一图案化聚合物层585，此聚合物层585具有多个开口585a暴露金属栓塞558的末端，此聚合物层585之规范说明可参考上述图17E中聚合物层585之说明，并且可在聚合物层585上及开口585a所暴露金属栓塞558的末端上形成第四型金属柱或凸块570，此第四型金属柱或凸块570之规范说明可参考上述图17E中之第四型金属柱或凸块570的说明。
因此，图19中的逻辑驱动器300的封装结构的连接方式如以下说明所示：
第1种情况为中介载板551的第一交互连接线结构(FISIP)560及/或第二交互连接线结构(SISIP)588的交互连接线金属层6及/或27可连接至一或多个金属柱或凸块570至半导体芯片10，以及使一半导体芯片100至另一半导体芯片100。
第2种情况为中介载板551的第一交互连接线结构(FISIP)560及/或第二交互连接线结构(SISIP)588的交互连接线金属层6及/或27、背面金属交互连接线结构(BISD)79的交互连接线金属层77及直通封装体金属栓塞(TPVS)582可组成一第一交互连接线网，使金属柱或凸块570相互连接、使半导体芯片100相互连接及使金属接垫77e相互连接，该些多个金属柱或凸块570、该些半导体芯片100及该些金属接垫77e可经由第一交互连接线网411连接在一起，第一交互连接线网可以是用于传送信号的信号总线(bus)、或是用于电源或接地供应的电源或接地平面或总线。
第3种情况为中介载板551的第一交互连接线结构(FISIP)560及/或第二交互连接线结构(SISIP)588的交互连接线金属层6及/或27可组成一第二交互连接线网，使金属柱或凸块570相互连接及使位于其中一半导体芯片100与中介载板551之间的接合连接点563相互连接，该些金属柱或凸块570及接合连接点563可经由第二交互连接线网连接在一起，第二交互连接线网可以是用于传送信号之信号总线(bus)、或是用于电源或接地供应的电源或接地平面或总线。
第4种情况为中介载板551的第一交互连接线结构(FISIP)560及/或第二交互连接线结构(SISIP)588的交互连接线金属层6及/或27可组成一第三交互连接线网，连接其中之一金属柱或凸块570至其中之一接合连接点563，第三交互连接线网可以是用于传送信号之信号总线(bus)、或是用于电源或接地供应的电源或接地平面或总线。
第5种情况为中介载板551的第一交互连接线结构(FISIP)560及/或第二交互连接线结构(SISIP)588的交互连接线金属层6及/或27可组成一第四交互连接线网，并不会连接至单层封装之逻辑驱动器300的任一金属柱或凸块570，但会使半导体芯片100相互连接，第四交互连接线网可以是用于信号传输的芯片间交互连接线371的可编程交互连接线361。
第6种情况为中介载板551的第一交互连接线结构(FISIP)560及/或第二交互连接线结构(SISIP)588的交互连接线金属层6及/或27可组成一第五交互连接线网，不连接至单层封装之逻辑驱动器300的任一金属柱或凸块570，但会使位于其中一半导体芯片200与中介载板551之间的接合连接点563相互连接，第五交互连接线网可以是用于传送信号之信号总线(bus)、或是用于电源或接地供应的电源或接地总线。
第一种逻辑驱动器堆迭封装结构
图20为本发明实施例逻辑驱动器堆迭封装结构之剖面示意图，如图19中的逻辑驱动器300封装结构可在堆迭封装在一起，例如先将单层封装之逻辑驱动器300(图中只显示1个)本身的金属柱或凸块570装设接合至基板110位在顶端的多个金属接垫109，其中基板110例如是PCB基板、BGA基板、软性电路基板(或薄膜)或陶瓷电路基板，底部填充材料114可填入基板11与逻辑驱动器300底部之间的间隙中，其中此填入底部填充材料114的步骤可以被跳过或省略。接着，利用表面贴装技术(surface-mount technology,SMT)将另一单层封装之逻辑驱动器300装设接合至下面的逻辑驱动器300上，其中焊锡、焊膏或助焊剂112可以系先印刷在下面单层封装逻辑驱动器300的BISD79之金属接垫77e上，接着利用一回焊或加热制程使上面的那一单层封装之逻辑驱动器300的金属柱或凸块570固定接合在下面的单层封装之逻辑驱动器300的BISD 79之金属接垫77e上，同样将底部填充材料114可填入上面单层封装之逻辑驱动器300与下面单层封装之逻辑驱动器300之间的间隙中，其中填入底部填充材料114的步骤可被被跳过或省略，如此可重复利用表面贴装技术将多个逻辑驱动器300堆迭在基板11上，例如是大于或等于2个、3个、4个、5个、6个、7个或8个逻辑驱动器300。
另外，如图20所示，每一单层封装逻辑驱动器300可提供一内部驱动交互连接线465，其系由以下组成：(i)本身BISD 79的交互连接线金属层77的一第一水平分布部分；(ii)其中之一其金属栓塞(TPVs)582耦接至第一水平分布部分的一或多个金属接垫77e垂直位在一或多个半导体芯片100上方；及(iii)其第一交互连接线结构(FISIP)560的交互连接线金属层6及/或交互连接线金属层27的一第二水平分布部分连接或耦接其金属栓塞(TPVs)582至一或多个半导体芯片100，其内部驱动交互连接线465的第二水平分布部分可不耦接任何金属柱或凸块570，而连接一低的单层封装逻辑驱动器300或基板单元113。
另外，图20中的逻辑驱动器堆迭封装结构中的一逻辑驱动器300可替换成一商业化标准存储器驱动器，图21A为本发明实施例商业化标准存储器驱动器的上视图，如图21A所示，存储器驱动器310第一型式可以是一非易失性存储器驱动器322，此非易失性存储器驱动器322具有多个高速、高频宽非易失性存储器(NVM)IC芯片250以半导体芯片100排列成一矩阵，其中存储器驱动器310的结构及制程可参考逻辑驱动器300的结构及制程，但是不同点在于图21A中半导体芯片100的排列，每一高速、高频宽的非易失性存储器(NVM)IC芯片250可以是裸晶型式NAND快闪存储器芯片或多个芯片封装型式快闪存储器芯片，即使存储器驱动器310断电时数据储存在商业化标准存储器驱动器310内的非易失性存储器(NVM)IC芯片250可保留，或者，高速、高频宽非易失性存储器(NVM)IC芯片250可以是裸晶型式非易失性随机存取存储器(NVRAM)IC芯片或是封装型式的非易失性随机存取存储器(NVRAM)IC芯片，NVRAM可以是铁电随机存取存储器(Ferroelectric RAM(FRAM))，磁阻式随机存取存储器(Magnetoresistive RAM(MRAM))、相变化存储器(Phase-change RAM(PRAM))，每一NAND快闪芯片250可具有标准存储器密度、内量或尺寸大于或等于64Mb、512Mb、1Gb、4Gb、16Gb、64Gb、128Gb、256Gb或512Gb，其中”b”为位元，每一NAND快闪芯片250可使用先进NAND快闪技术或下一世代制程技术或设计及制造，例如，技术先进于或等于45nm、28nm、20nm、16nm及(或)10nm，其中先进的NAND快闪技术可包括在平面快闪存储器(2D-NAND)结构或立体快闪存储器(3D NAND)结构中使用单一单层式储存(Single Level Cells(SLC))技术或多层式储存(multiple level cells(MLC))技术(例如，双层储存(Double Level CellsDLC)或三层储存(triple Level cells TLC))，此3D NAND结构可包括多个NAND存储单元的堆迭层(或级)，例如大于或等于4、8、16、32或72个NAND存储单元的堆迭层。因此，商业化标准存储器驱动器310可具有标准非易失性存储器，其存储器密度、容量或尺寸大于或等于8MB、64MB、128GB、512GB、1GB、4GB、16GB、64GB、256GB或512GB，其中”B”代表8位元。
图21B为本发明实施例商业化标准存储器驱动器的上视图，如图21B所示，存储器驱动器310可以是易失性存储器驱动器323，易失性存储器驱动器323具有多个易失性存储器(VM)IC芯片324，例如是高速、高频宽多个DRAM IC芯片如逻辑驱动器300内的一可编程逻辑区块(LB)201封装或是例如是高速、高频宽及宽位元宽快取SRAM芯片，用于半导体芯片100排列成一矩阵，其中存储器驱动器310的结构及制程可以参考COIP逻辑驱动器300的结构及制程，但其不同之处在于如图21B半导体芯片100的排列方式。在一案列中存储器驱动器310中全部的易失性存储器(VM)IC芯片324可以是多个DRAM IC芯片321，或者，存储器驱动器310的所有易失性存储器(VM)IC芯片324都可以是SRAM芯片。或者，存储器驱动器310的所有易失性存储器(VM)IC芯片324都可以是DRAM IC芯片及SRAM的芯片组合。
第二种逻辑驱动器堆迭封装结构
上述第一种逻辑驱动器堆迭封装结构，由上面那层的逻辑驱动器300之金属柱或凸块570装设接合至下面的逻辑驱动器300的BISD79之金属接垫77e上，而第二种逻辑驱动器堆迭封装结构适用于逻辑及存储器驱动器的封装结构，如图22A所示，存储器驱动器310的金属柱或凸块570可利用表面贴装技术接合至逻辑驱动器300的金属柱或凸块570以形成多个接合连接点586，其中逻辑驱动器300之半导体芯片100的背面及聚合物层565可贴黏设置一散热鳍片316，此外，图22A中的逻辑及存储器驱动器的封装结构中提供一并联的垂直堆迭之路径587，此径587可排列在逻辑驱动器300的一半导体芯片100与存储器驱动器310的一半导体芯片100之间，其中逻辑驱动器300之半导体芯片100例如是图形处理单元(graphic-procession-unit,GPU)芯片，而存储器驱动器310之半导体芯片100可以是宽位元宽及高频宽缓存SRAM芯片、DRAM IC芯片或用于MRAM或RRAM的NVMIC芯片，而存储器驱动器310之半导体芯片100具有一数据位元频宽等于或大于64、128、256、512、1024、4096、8K或16K，或者，对于并联信号传输的例子，并联的垂直堆迭之路径587可排列在逻辑驱动器300的一半导体芯片100与存储器驱动器310的一半导体芯片100之间，其中逻辑驱动器300之半导体芯片100例如是TPU芯片，而存储器驱动器310的半导体芯片100则为宽位元宽及高频宽缓存SRAM芯片、DRAM IC芯片或用于MRAM或RRAM的NVM芯片，且忆体驱动器310的半导体芯片100具有一数据位元频宽等于或大于64、128、256、512、1024、4096、8K或16K。
图22B为本发明实施例一具有一或多个存储器IC芯片的逻辑运算驱动器封装剖面示意图，如图22B所示，一或多个存储器IC芯片317，例如是高速、高频存取SRAM芯片、DRAMIC芯片或用于MRAM或RRAM的NVMIC芯片，其存储器IC芯片317可具有多个电性接点，例如是含锡凸块或接垫，或铜凸块或接垫在一主动表面上，存储器IC芯片317之电性接点接合至逻辑驱动器300的金属柱或凸块570上，用以形成多个接合连接点586在逻辑驱动器300与每一存储器IC芯片317之间，其中存储器IC芯片317与逻辑驱动器300的半导体芯片100之间是高速及高频宽通信，在存储器IC芯片317与逻辑驱动器300的半导体芯片100之间具有多个垂直堆迭之路径587，其数目于或大于64、128、256、512、1024、2048、4096、8K或16K的数量，垂直堆迭之路径587可用于并联信号传输或用于电源或接地传输，在一范例中，逻辑驱动器300的半导体芯片100可包括如图4B中的小型I/O电路203，其小型I/O电路203具有驱动能力、负载、输出电容或输入电容介于0.01pF至10pF之间、介于0.05pF至5pF之间、介于0.01pF至2pF之间、介于0.01pF至1pF之间或小于10pF、5pF、3pF、2pF、1pF、0.5pF、或0.1pF，每一小型I/O电路203可经由其金属接垫372其中之一耦接至垂直堆迭之路径587其中之一，及其中之一存储器IC芯片317可包括如图4B中的小型I/O电路203，其小型I/O电路203具有驱动能力、负载、输出电容或输入电容介于0.01pF至10pF之间、介于0.05pF至5pF之间、介于0.01pF至2pF之间、介于0.01pF至1pF之间，每一小型I/O电路203可经由其金属接垫372其中之一耦接至垂直堆迭之路径587其中之一，例如每一小型I/O电路203可组成小型ESD保护电路373、小型接收器375及小型驱动器374。
如图22B，该逻辑驱动器300具有金属或金属/焊锡凸块583形成在BISD 79的金属接垫77e上，用于连接COIP逻辑驱动器300至一外部电路，对于逻辑驱动器300的金属/焊锡凸块583可依序(1)经由BISD 79的标准商业化FPGA IC芯片200、一或多个其金属栓塞(TPVs)582、其中介载板551的SISIP588及/或第一交互连接线结构(FISIP)560的交互连接线金属层6及/或交互连接线金属层27、一或多个其接合连接点563耦接至其半导体芯片100其中之一；或(2)依序经由其BISD 79的交互连接线金属层77、一或多个其金属栓塞(TPVs)582、其中介载板551的SISIP588及/或第一交互连接线结构(FISIP)560的交互连接线金属层6及/或交互连接线金属层27及一或多个接合连接点586耦接至其中之一存储器IC芯片317。
结论及优点
因此，现有的逻辑ASIC或COT IC芯片产业可经由使用商业化标准COIP逻辑驱动器300被改变成一商业化逻辑运算IC芯片产业，像是现有商业化DRAM或商业化快闪存储器IC芯片产业，对于同一创新应用，因为商业化标准COIP逻辑驱动器300性能、功耗及工程及制造成本可比优于或等于ASICIC芯片或COTIC芯片，商业化标准COIP逻辑驱动器300可用于作为设计ASICIC芯片或COTIC芯片的代替品，现有逻辑ASICIC芯片或COTIC芯片设计、制造及(或)生产(包括包括无厂IC芯片设计及生产公司、IC晶圆厂或接单制造(可无产品)、公司及(或)、垂直整合IC芯片设计、制造及生产的公司)可变成像是现有商业化DRAM或快闪存储器IC芯片设计、制造及(或)制造的公司；或像是DRAM模组设计、制造及(或)生产的公司；或像是存储器模组、快闪USB棒或驱动器、快闪固态驱动器或硬盘驱动器设计、制造及(或)生产的公司。现有逻辑IC芯片或COTIC芯片设计及(或)制造公司(包括包括无厂IC芯片设计及生产公司、IC晶圆厂或接单制造(可无产品)、公司及(或)、垂直整合IC芯片设计、制造及生产的公司)可变成以下产业模式的公司：(1)设计、制造及(或)贩卖多个标准商业化FPGA IC芯片200的公司；及(或)(2)设计、制造及(或)贩卖商业化标准COIP逻辑驱动器300的公司，个人、使用者、客户、软件开发者应用程序开发人员可购买此商业化标准逻辑驱动器及撰写软件之原始码，进行针对他/她所期待的应用进行程序编写，例如，在人工智能(ArtificialIntelligence,AI)、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet OfThings,IOT)、工业电脑、虚拟现实(VR)、扩增现实(AR)、自动驾驶或无人驾驶车、车用电子图形处理(GP)。此逻辑驱动器可编写执行例如是图形芯片、基频芯片、以太网络芯片、无线芯片(例如是802.11ac)或人工智能芯片等功能的芯片。此逻辑驱动器或者可编写执行人工智能、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet Of Things,IOT)、工业电脑、虚拟现实(VR)、扩增现实(AR)、自动驾驶或无人驾驶车、车用电子图形处理(GP)、数字信号处理(DSP)、微控制器(MC)或中央处理器(CP)等功能或其中的任一种组合之功能。
本发明揭露一商业化标准逻辑运算驱动器，此商业化标准逻辑运算驱动器为一多芯片封装用经由现场编程(field programming)方式达到计算及(或)处理功能，此芯片封装包括数FPGA IC芯片及一或多个可应用在不同逻辑运算的非易失性存储器IC芯片，此二者不同点在于前者是一具有逻辑运算功能的计算/处理器，而后者为一具有存储器功能的数据储存器，此商业化标准逻辑运算驱动器所使用的非易失性存储器IC芯片是类似使用一商业化标准固态储存硬盘(或驱动器)、一数据储存硬盘、一数据储存软碟、一通用串行总线(Universal Serial Bus(USB))快闪存储器碟(或驱动器)、一USB驱动器、一USB记忆棒、一快闪记忆碟或一USB存储器。
本发明揭露一种商业化标准逻辑运算驱动器，可配设在热插拔装置内，供主机在运作时，可以在不断电的情况下，将该热插拔装置插入于该主机上并与该主机耦接，使得该主机可配合该热插拔装置内的该逻辑运算驱动器运作。
本发明另一范例更揭露一降低NRE成本方法，此方法系经由商业化标准逻辑运算驱动器实现在半导体IC芯片上的创新及应用或加速工作量处理。具有创新想法或创新应用的人、使用者或开发者需购买此商业化标准逻辑运算驱动器及可写入(或载入)此商业化标准逻辑运算驱动器的一开发或撰写软件原始码或程式，用以实现他/她的创新想法或创新应用或加速工作量处理。此实现的方法与经由开发一ASIC芯片或COT IC芯片实现的方法相比较，本发明所提供实现的方法可降低NRE成本大于2.5倍或10倍以上。对于先进半导体技术或下一制程世代技术时(例如发展至小于30纳米(nm)或20纳米(nm))，对于ASIC芯片或COT芯片的NRE成本大幅地增加，例如增加超过美金5百万元、美金1千万元，甚至超过2千万元、5千万元或1亿元。如ASIC芯片或COT IC芯片的16纳米技术或制程世代所需的光罩的成本就超过美金2百万元、美金5百万元或美金1千万元，若使用逻辑运算驱动器实现相同或相似的创新或应用可将此NRE成本费用降低小于美金1仟万元，甚至可小于美金7百万元、美金5百万元、美金3百万元、美金2百万元或美金1百万元。本发明可激励创新及降低实现IC芯片设计在创新上的障碍以及使用先进IC制程或下一制程世代上的障碍，例如使用比30纳米、20纳米或10纳米更先进的IC制程技术。
另一范例，本发明提供经由使用标准商业化逻辑驱动器来改变现在逻辑ASIC或COT IC芯片产业成为一商业化逻辑IC芯片产业的方法，像是现今商业化DRAM或商业化快闪存储器IC芯片产业，在同一创新及应用上或是用于加速工作量为目标的应用上，标准商业逻辑运算驱动器从效能、功耗、工程及制造成本应可比现有的ASIC芯片或COT IC芯片好或相同，标准化商业化逻辑驱动器可作为设十ASIC或COT IC芯片的替代方案，现有逻辑ASICIC芯片或COTIC芯片设计、制造及(或)生产(包括包括无厂IC芯片设计及生产公司、IC晶圆厂或接单制造(可无产品)、公司及(或)、垂直整合IC芯片设计、制造及生产的公司)可变成像是现有商业化DRAM或快闪存储器IC芯片设计、制造及(或)制造的公司；或像是DRAM模组设计、制造及(或)生产的公司；或像是存储器模组、快闪USB棒或驱动器、快闪固态驱动器或硬盘驱动器设计、制造及(或)生产的公司。现有逻辑IC芯片或COTIC芯片设计及(或)制造公司(包括包括无厂IC芯片设计及生产公司、IC晶圆厂或接单制造(可无产品)、公司及(或)、垂直整合IC芯片设计、制造及生产的公司)可变成以下产业模式的公司：(1)设计、制造及(或)贩卖多个标准商业化FPGA IC芯片200的公司；及(或)(2)设计、制造及(或)贩卖商业化标准COIP逻辑驱动器300的公司，个人、使用者、客户、软件开发者应用程序开发人员可购买此商业化标准逻辑驱动器及撰写软件之原始码，进行针对他/她所期待的应用进行程序编写，例如，在人工智能(Artificial Intelligence,AI)、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet Of Things,IOT)、工业电脑、虚拟现实(VR)、扩增现实(AR)、自动驾驶或无人驾驶车、车用电子图形处理(GP)。此逻辑驱动器可编写执行例如是图形芯片、基频芯片、以太网络芯片、无线芯片(例如是802.11ac)或人工智能芯片等功能的芯片。此逻辑驱动器或者可编写执行人工智能、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet Of Things,IOT)、工业电脑、虚拟现实(VR)、扩增现实(AR)、自动驾驶或无人驾驶车、车用电子图形处理(GP)、数字信号处理(DSP)、微控制器(MC)或中央处理器(CP)等功能或其中的任一种组合之功能。
另一范例，本发明提供经由使用标准商业化逻辑驱动器来改变逻辑ASIC或COT IC芯片硬件产业成为一软件产业的方法，在同一创新及应用上或是用于加速工作量为目标的应用上，标准商业逻辑运算驱动器从效能、功耗、工程及制造成本应可比现有的ASIC芯片或COT IC芯片好或相同，现有的ASIC芯片或COT IC芯片的设计公司或供应商可变成软件开发商或供应商，及变成以下的产业模式：(1)变成软件公司针对自有的创新及应用进行软件研发或软件贩售，进而让客户安装软件在客户自己拥有的商业化标准逻辑驱动器中；及/或(2)仍是贩卖硬件的硬件公司而没有进行ASIC芯片或COT IC芯片的设计及生产。他们可针对创新或新应用客户或使用者可安装自我研发的软件可安装在贩卖的标准商业逻辑运算驱动器内的一或多个非易失性存储器IC芯片内，然后再卖给他们的客户或使用者。客户/用户或开发商/公司他们也可针对所期望写软件原始码在标准商业逻辑运算驱动器内(也就是将软件原始码安装在标准商业逻辑运算驱动器内的非易失性存储器IC芯片内)，例如在人工智能(Artificial Intelligence,AI)、机器学习、物联网(Internet Of Things,IOT)、工业电脑、虚拟现实(VR)、扩增现实(AR)、自动驾驶或无人驾驶车、电子图形处理(GP)、数字信号处理(DSP)、微控制器(MC)或中央处理器(CP)等功能。用于系统、电脑、处理器、智慧型手机或电子仪器或装置的设计、制造及(或)产品的公司可变成：(1)贩卖商业化标准硬件的公司，对于本发明而言，此类型的公司仍是硬件公司，而硬件包括存储器驱动器及逻辑运算驱动器；(2)为使用者开发系统及应用软件，而安装在使用者自有的商业化标准硬件中，对于本发明而言，此类型的公司是软件公司；(3)安装第三者所开发系统及应用软件或程式在商业化标准硬件中以及贩卖软件下载硬件，对于本发明而言，此类型的公司是硬件公司。
本发明另一范例提供一方法以由以使用标准商业化逻辑驱动器改变现有逻辑ASIC或COT IC芯片硬件产业成为一网络产业，在同一创新及应用上或是用于加速工作量为目标的应用上，标准商业逻辑运算驱动器从效能、功耗、工程及制造成本应可比现有的ASIC芯片或COT IC芯片好或相同，标准商业逻辑运算驱动器可被使用作为设计SAIC或COT IC芯片的替代方案，标准商业逻辑运算驱动器可包括标准商业化FPGA芯片，其可使用在网络中的数据中心或云端，以用于创新或应用或用于加速工作量为目标的应用。附加至网络上的标准商业逻辑运算驱动器可以用于卸载和加速所有或任何功能组合的面向服务的功能，其功能包括在人工智能(Artificial Intelligence,AI)、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet Of Things,IOT)、工业电脑、虚拟现实(VR)、扩增现实(AR)、自动驾驶或无人驾驶车、车用电子图形处理(GP)。此逻辑驱动器可编写执行例如是图形芯片、基频芯片、以太网络芯片、无线芯片(例如是802.11ac)或人工智能芯片等功能的芯片。此逻辑驱动器或者可编写执行人工智能、机器学习、深度学习、大数据数据库储存或分析、物联网(Internet Of Things,IOT)、工业电脑、虚拟现实(VR)、扩增现实(AR)、自动驾驶或无人驾驶车、车用电子图形处理(GP)、数字信号处理(DSP)、微控制器(MC)或中央处理器(CP)等功能或其中的任一种组合之功能。标准商业逻辑运算驱动器被使用在网络上的数据中心或云端，提供FPGAs作为IaaS资源给云端用户，使用在数据中心或云端上的标准商业逻辑运算驱动器，其用户或使用者可以租FPGAs，类似于在云端中租用虚拟内存(VM)。在数据中心或云端中使用标准商业逻辑运算驱动器就像是虚拟存储器(VMs)一样的虚拟逻辑(VLs)。
除非另有述及，否则经叙述于本专利说明书中之所有度量值、数值、等级、位置、程度、大小及其他规格，包括在下文权利要求中，系为近似或额定值，而未必精确；其系意欲具有合理范围，其系与其有关联之功能及与此项技艺中所习用与其相关者一致。
已被陈述或说明者之中全无意欲或应被解释为会造成任何组件、步骤、特征、目的、利益、优点或公开之相当事物之专用，而不管其是否被叙述于权利要求中。
保护之范围系仅被权利要求所限制。当明白本专利说明书及下文之执行历程加以解释后，该范围系意欲且应该被解释为如与被使用于权利要求中之语文之一般意义一致一样宽广，及涵盖所有结构性与功能性相当事物。

Claims (10)

1.一芯片封装结构包括：
一中介载板包括一硅基板、多个金属栓塞穿过该硅基板、一第一交互连接线金属层位在该硅基板上，一第二交互连接线金属层位在该硅基板上，及一绝缘介电层位在该硅基板上且位在该第一交互连接线金属层与该第二交互连接线金属层之间；
一现场可编程门极阵列(FPGA)集成电路(IC)芯片位在该中介载板上；
多个第一金属凸块位在该中介载板与该FPGA IC芯片之间；
一第一底部填充材料位在该中介载板与该FPGA IC芯片之间，其中该第一底部填充材料包覆该第一金属凸块；
一非易失性存储器(NVM)IC集成电路(IC)芯片位在该中介载板上；
多个第二金属凸块位在该中介载板与该NVM IC芯片之间；以及
一第二底部填充材料位在该中介载板与该NVM IC芯片之间，其中该第二底部填充材料包覆该第二金属凸块。
2.权利要求权利要求1所述的芯片封装结构，其中每一第二金属凸块包括一铜层位在该中介载板与该NVM IC芯片之间，该铜层的厚度介于3微米至60微米之间。
3.权利要求权利要求1所述的芯片封装结构，其中每一第二金属凸块包括一焊锡层位在该第二金属凸块之一铜层与该中介载板之间。
4.权利要求权利要求1所述的芯片封装结构，更包括一聚合物层水平地位在该FPGA IC芯片及该NVM IC芯片之间，其中该聚合物层具有一上表面与该FPGA IC芯片之一上表面及该NVM IC芯片之一上表面共平面。
5.权利要求权利要求1所述的芯片封装结构，更包括一中央处理单元(CPU)芯片在该中介载板上、多个第三金属凸块位在该CPU芯片与该中介载板之间，及一第三底部填充材料位在该CPU芯片与该中介载板之间，其中第三部填充材料包覆该第三金属凸块。
6.权利要求权利要求1所述的芯片封装结构，更包括一图像处理单元(GPU)芯片在该中介载板上、多个第三金属凸块位在该GPU芯片与该中介载板之间，及一第三底部填充材料位在该GPU芯片与该中介载板之间，其中第三部填充材料包覆该第三金属凸块。
7.一芯片封装结构包括：
一中介载板包括一硅基板、多个金属栓塞穿过该硅基板、一第一交互连接线金属层位在该硅基板上，一第二交互连接线金属层位在该硅基板上，及一绝缘介电层位在该硅基板上且位在该第一交互连接线金属层与该第二交互连接线金属层之间；
一图像处理单元(GPU)芯片位在该中介载板上；
多个第一金属凸块位在该中介载板与该GPU芯片之间；
一第一底部填充材料位在该中介载板与该GPU芯片之间，其中该第一底部填充材料包覆该第一金属凸块；
一非易失性存储器(NVM)IC集成电路(IC)芯片位在该中介载板上；
多个第二金属凸块位在该中介载板与该GPU芯片之间；以及
一第二底部填充材料位在该中介载板与该GPU芯片之间，其中该第二底部填充材料包覆该第二金属凸块。
8.权利要求权利要求7所述的芯片封装结构，其中每一第二金属凸块包括一焊锡层位在该第二金属凸块之一铜层与该中介载板之间。
9.一芯片封装结构包括：
一中介载板包括一硅基板、多个金属栓塞穿过该硅基板、一第一交互连接线金属层位在该硅基板上，一第二交互连接线金属层位在该硅基板上，及一绝缘介电层位在该硅基板上且位在该第一交互连接线金属层与该第二交互连接线金属层之间；
一中央处理单元(CPU)芯片位在该中介载板上；
多个第一金属凸块位在该中介载板与该CPU芯片之间；
一第一底部填充材料位在该中介载板与该CPU芯片之间，其中该第一底部填充材料包覆该第一金属凸块；
一非易失性存储器(NVM)IC集成电路(IC)芯片位在该中介载板上；
多个第二金属凸块位在该中介载板与该CPU芯片之间；以及
一第二底部填充材料位在该中介载板与该CPU芯片之间，其中该第二底部填充材料包覆该第二金属凸块。
10.权利要求权利要求9所述的芯片封装结构，其中每一第二金属凸块包括一铜层位在该中介载板与该NVM IC芯片之间，该铜层的厚度介于3微米至60微米之间。
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