CN109390317A - 反熔丝结构及其形成方法、半导体器件 - Google Patents

反熔丝结构及其形成方法、半导体器件 Download PDF

Info

Publication number
CN109390317A
CN109390317A CN201710686035.9A CN201710686035A CN109390317A CN 109390317 A CN109390317 A CN 109390317A CN 201710686035 A CN201710686035 A CN 201710686035A CN 109390317 A CN109390317 A CN 109390317A
Authority
CN
China
Prior art keywords
layer
fuse
electrode
groove
doped layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710686035.9A
Other languages
English (en)
Other versions
CN109390317B (zh
Inventor
不公告发明人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN201710686035.9A priority Critical patent/CN109390317B/zh
Publication of CN109390317A publication Critical patent/CN109390317A/zh
Application granted granted Critical
Publication of CN109390317B publication Critical patent/CN109390317B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供了一种反熔丝结构及其形成方法、半导体器件。将栅极介质层及栅极层以内嵌的方式形成在衬底中的掺杂层和反熔丝注入层中，因此，作为反熔丝的熔丝氧化层具有弯曲或弯折结构，相比现有技术中的平面式结构，所述熔丝氧化层更容易被击穿，从而更适合目前低能耗的需求。并且，本发明还可以降低周边电路布局复杂度，从而简化周边电路结构，提高存储器容量。

Description

反熔丝结构及其形成方法、半导体器件
技术领域
本发明涉及半导体技术领域，特别涉及一种反熔丝结构及其形成方法、半导体器件。
背景技术
熔丝和反熔丝在当前的集成电路中广泛运用，可以选择性地将器件从电路的其他部分连接或断开，以及提供逻辑操作。熔丝通过激活(熔解、断开等)熔丝，以中断或断开电连接，增加电路电阻，提供激活和未激活熔丝器件之间的逻辑差。而反熔丝与熔丝的工作方式正好相反，反熔丝在未激活时是不导电的，而在激活(击穿、金属扩散、非晶硅变为多晶硅等)后变为导体，形成电连接，可以选择性地允许原本电学隔离的两个器件或芯片进行电学连接，且能提供用于进行逻辑操作的不同电阻值。
反熔丝单元的一般为三明治结构，包括上下电极和位于上下电极间的反熔丝介质层。目前较为成熟的反熔丝结构主要包括：ONO(氧化硅-氮化硅-氧化硅)电熔丝、非晶硅反熔丝和熔丝氧化层反熔丝。由于ONO电熔丝、非晶硅反熔丝的形成工艺与现有的CMOS工艺不兼容，因此最流行的反熔丝结构为熔丝氧化层反熔丝。熔丝氧化层反熔丝利用衬底、熔丝氧化层和栅电极构成三明治结构。但由于目前熔丝氧化层的厚度仍旧较大，导致对熔丝氧化层反熔丝进行编程的编程电压较大，需要使用高压晶体管产生编程电压。而随着半导体工艺节点的不断下降，高压晶体管的形成也会变得越来越困难。
发明内容
本发明的目的在于提供一种反熔丝结构及其形成方法，降低反熔丝结构的击穿电压。
为解决上述技术问题，本发明提供一种反熔丝结构的形成方法，包括：
提供一衬底，所述衬底具有相对设置的第一表面和第二表面，所述衬底邻近所述第一表面的区域中具有一掺杂层；
在所述掺杂层中形成凹槽，所述凹槽的开口朝向所述第一表面，所述凹槽的底端背离所述第一表面；
在所述凹槽的表面上形成熔丝氧化层；
在所述凹槽中的熔丝氧化层表面上形成栅极层；
进行离子注入以在所述掺杂层背离所述第一表面的部分区域中形成反熔丝注入层，所述反熔丝注入层的注入深度超出所述凹槽的底端；以及
在所述栅极层上形成第一电极和在所述掺杂层上形成第二电极，所述第一电极与所述栅极层电连接，所述第二电极与所述掺杂层电连接。
可选的，对于所述的反熔丝结构的形成方法，所述熔丝氧化层的形成工艺为热氧化工艺。
可选的，对于所述的反熔丝结构的形成方法，所述掺杂层和所述反熔丝注入层的掺杂类型不同。
可选的，对于所述的反熔丝结构的形成方法，形成反熔丝注入层的步骤中，所述离子注入浓度为1e17/cm2～1e20/cm2。
可选的，对于所述的反熔丝结构的形成方法，在所述栅极层上形成第一电极和在所述掺杂层上形成第二电极之后，还包括：在所述第一电极和第二电极施加电压，以在所述反熔丝注入层上的所述掺杂层中击穿所述熔丝氧化层。
可选的，对于所述的反熔丝结构的形成方法，在所述栅极层上形成第一电极和在所述掺杂层上形成第二电极之后，还包括：在所述第一电极和第二电极施加电压，以在所述反熔丝注入层中击穿所述熔丝氧化层。
可选的，对于所述的反熔丝结构的形成方法，所述凹槽为形成在所述掺杂层中的孔洞，所述熔丝氧化层位于所述第一表面的端部的形状为环形，以隔离显露于所述第一表面上的所述掺杂层与所述栅极层。
可选的，对于所述的反熔丝结构的形成方法，所述凹槽为形成在所述掺杂层中的条状开口，所述熔丝氧化层位于所述第一表面的端部的形状为双线条。
本发明还提供一种反熔丝结构，包括：
衬底，具有相对设置的第一表面和第二表面，所述衬底包括掺杂层与反熔丝注入层，所述掺杂层形成于所述衬底中且邻近所述第一表面，所述反熔丝注入层形成于所述掺杂层背离所述第一表面的部分区域中，所述衬底还具有凹槽，形成于所述掺杂层中，所述凹槽的开口朝向所述第一表面，所述凹槽的底端延伸至所述反熔丝注入层中；
熔丝氧化层，形成于所述凹槽表面上；
栅极层，形成于所述凹槽中的熔丝氧化层表面上；
第一电极，形成于所述栅极层上，且所述第一电极与所述栅极层电连接；以及
第二电极，形成于所述掺杂层上，且所述第二电极与所述掺杂层电连接。
可选的，对于所述的反熔丝结构，所述熔丝氧化层的厚度小于等于
可选的，对于所述的反熔丝结构，所述掺杂层所述反熔丝注入层的掺杂类型不同。
可选的，对于所述的反熔丝结构，所述反熔丝注入层的浓度为1e17/cm2-1e20/cm2。
可选的，对于所述的反熔丝结构，所述栅极层填充所述凹槽并外露于所述熔丝氧化层的隔离范围中。
可选的，对于所述的反熔丝结构，所述熔丝氧化层位于所述第一表面的端部的形状为环形或双线条。
本发明还提供一种半导体器件，包括：
衬底，所述衬底具有相对设置的第一表面和第二表面，所述衬底包括第一掺杂层与第二掺杂层，所述第一掺杂层形成于所述衬底中且邻近所述第一表面，所述第二掺杂层形成于所述第一掺杂层背离所述第一表面的部分区域中，所述衬底还具有凹槽，形成于所述第一掺杂层中，所述凹槽的开口朝向所述第一表面，所述凹槽的底端延伸至所述第二掺杂层中；
第一反熔丝材料层，形成于所述凹槽表面上；
第二反熔丝材料层，形成于所述凹槽中的第一反熔丝材料层表面上；
第一电极，形成于所述第二反熔丝材料层上，且所述第一电极与所述第二反熔丝材料层电连接；以及
第二电极，形成于所述第一掺杂层上，且所述第二电极与所述第一掺杂层电连接，并且所述第一反熔丝材料层与所述第二反熔丝材料层的其中之一具有反熔丝击穿特性，其位置选择包含经由所述第一掺杂层与所述第二掺杂层，以提供所述第一电极与所述第二电极之间的电连接选择路径。
在本发明提供的反熔丝结构的形成方法中，所述方法包括将栅极介质层及栅极层以内嵌的方式形成在衬底中的掺杂层和反熔丝注入层中。因此本发明中作为反熔丝的熔丝氧化层具有弯曲或弯折结构，相比现有技术中的平面式结构，本发明中这一方法的熔丝氧化层更容易被击穿，从而更适合目前低能耗的需求；并且由于熔丝氧化层更容易被击穿，可以降低对周边电路布局复杂度的需求，从而简化周边电路结构，提高存储器容量。
进一步的，本发明中栅极层采用金属钨，具有较低的方块电阻Rs，从而可以支撑较高的电流，使得熔丝氧化层的反熔丝更易实现。
进一步的，本发明中可以在掺杂层中实现反熔丝，也可以在反熔丝注入层中实现反熔丝，可以满足不同的需求。
附图说明
图1为一种反熔丝结构的结构示意图。
图2为本发明一实施例的反熔丝结构的形成方法的流程示意图。
图3为本发明一实施例的反熔丝结构的形成方法中提供衬底的示意图。
图4为本发明一实施例的反熔丝结构的形成方法中形成凹槽的示意图。
图5为本发明一实施例的反熔丝结构的形成方法中形成熔丝氧化层的示意图。
图6为本发明一实施例的反熔丝结构的形成方法中形成栅极层的示意图。
图7为本发明一实施例的反熔丝结构的形成方法中进行离子注入形成反熔丝注入层的示意图。
图8为本发明一实施例的反熔丝结构的形成方法中形成第一电极和第二电极的示意图。
图9为本发明一实施例的反熔丝结构的部分区域的俯视示意图。
图10为本发明另一实施例的反熔丝结构的部分区域的俯视示意图。
图11为本发明一实施例的反熔丝结构在击穿时的示意图。
图12为本发明又一实施例中半导体结构的示意图。
其中，附图标记如下：
1-衬底；
2-反熔丝注入区；
3-掺杂层；
4-隔离结构；
5-熔丝氧化层；
6-栅极；
7-掺杂层电极；
8-击穿处；
10-衬底；
101-第一表面；
102-第二表面；
11-掺杂层；
12-凹槽；
13-熔丝氧化层；
14-栅极层；
15-反熔丝注入层；
16-离子注入；
17-第一电极；
18-第二电极；
19-击穿处；
20-击穿处；
100-衬底；
1001-第一表面；
1002-第二表面；
110-第一掺杂层；
120-第二掺杂层；
130-第一材料层；
140-第二材料层；
150-第一电极；
160-第二电极。
具体实施方式
承上所述，传统的反熔丝结构中，是在掺杂层上方形成一层熔丝氧化层，然后将栅电极设置在熔丝氧化层上。这中熔丝氧化层是一种平面式结构，需要较高的击穿电压实现熔丝氧化层的反熔丝操作。随着半导体工艺节点的不断下降，已经不能够满足生产需求。
图1为一种反熔丝结构的结构示意图。如图1所示，所述反熔丝结构包括衬底1，所述衬底1中形成有隔离结构4，所述隔离结构4例如是通过挖槽和填充工艺形成。所述衬底1还经过不同的离子注入形成有反熔丝注入层2和掺杂层3，例如反熔丝注入层2和掺杂层3具有不同的掺杂类型，所述反熔丝注入层2位于所述隔离结构4和掺杂层3之间，所述掺杂层3位于所述反熔丝注入层2上，所述反熔丝注入层2、掺杂层3和隔离结构4上表面齐平。在所述隔离结构4和反熔丝注入层2上形成有熔丝氧化层5，在所述熔丝氧化层5上形成有栅电极6，在所述掺杂层3上形成有掺杂层电极7。当编程需要时，通过在栅电极6和掺杂层电极7上施加电压，使得熔丝氧化层5被击穿，获得击穿处8，从而实现栅电极6与反熔丝注入层2的导通。但是发明人研究发现，这样的结构熔丝氧化层5是平面式结构，被击穿难度大，即反熔丝不容易实现。
为此，本发明提供了一种反熔丝结构的形成方法，以提供一种更容易实现的反熔丝结构。具体的，参考图2所示的本发明实施例一中的反熔丝结构的形成方法的流程示意图。所述形成方法包括：
步骤S11，提供一衬底，所述衬底具有相对设置的第一表面和第二表面，所述衬底邻近所述第一表面的区域中具有一掺杂层；
步骤S12，在所述掺杂层中形成凹槽，所述凹槽的开口朝向所述第一表面，所述凹槽的底端背离所述第一表面；
步骤S13，在所述凹槽的表面上形成熔丝氧化层；
步骤S14，在所述凹槽中的熔丝氧化层表面上形成栅极层；
步骤S15，进行离子注入以在所述掺杂层背离所述第一表面的部分区域中形成反熔丝注入层，所述反熔丝注入层的注入深度超出所述凹槽的底端；以及
步骤S16，在所述栅极层上形成第一电极和在所述掺杂层上形成第二电极，所述第一电极与所述栅极层电连接，所述第二电极与所述掺杂层电连接。
图3至图10是本发明反熔丝的形成方法一实施例各个步骤的结构示意图。需要说明的是，本实施例以形成为动态随机存取存储器件(Dynamic Random Access Memory，DRAM)进行一次编程(One Time Program，OTP)的反熔丝为例，但是本发明对此不作限制。
首先，参考图3，图3为本发明一实施例的反熔丝结构的形成方法中提供衬底的示意图。
对于步骤S11，提供衬底10，提供一衬底10，所述衬底10具有相对设置的第一表面101和第二表面102，所述衬底10邻近所述第一表面101的区域中具有一掺杂层11。具体的，所述衬底10的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在一个实施例中，所述衬底10选用单晶硅材料构成。在所述衬底10中还可以形成有埋层(图中未示出)等公知的结构，本发明对此不予限制。
所述掺杂层11例如是通过在衬底10中进行离子注入形成，更具体的，可以是在衬底10上外延生长后再进行离子注入形成。在一个实施例中，对于PMOS而言，所述掺杂层11可以为离子注入形成的N阱。
接着，请参考图4，图4为本发明一实施例的反熔丝结构的形成方法中形成凹槽的示意图。
对于步骤S12，在所述掺杂层11中形成凹槽12，所述凹槽12的开口朝向所述第一表面101，所述凹槽12的底端背离所述第一表面101。所述凹槽12的数量可以依据实际具体结构而定，例如针对一个DRAM单元，可以是只有一个凹槽12；例如针对DRAM阵列，则包括多个凹槽12。如图4中仅示出了一个凹槽12。在一个实施例中，在所述掺杂层11上涂覆光刻胶，并对所述光刻胶进行曝光显影，打开窗口。所述窗口即为掩膜版中凹槽12的图形。在一个实施例中，所述窗口可以为方形，例如正方形或者各边长度相差不大的矩形等，此外，所述窗口还可以是其他形状，例如长条状等。所述窗口的形状依据实际需要的反熔丝结构而定，例如，若需求环状的反熔丝，可以选择为方形，从而形成的凹槽12为孔洞；例如，若需求线条状的反熔丝，可以选择为长条状从而形成的凹槽12为条状开口，可以在形成反熔丝(以本文中熔丝氧化层为例)后，借助掩膜将熔丝氧化层分割成多对长条状结构。
在窗口打开后，以剩余的光刻胶为掩膜，对所述掺杂层11进行刻蚀，形成所述凹槽12。所述刻蚀过程可以采用现有的湿法刻蚀或干法刻蚀进行，本发明对此不进行详述。
在刻蚀后，将剩余的光刻胶去除。
可以理解的是，所述凹槽12形成后，其侧壁(包括底壁)具有弯曲的弧度，或者是弯折的线条，当之后熔丝氧化层形成后，将随形于所述凹槽12的侧壁，于是这种弯曲或弯折也存在于所述熔丝氧化层中，使得熔丝氧化层容易被击穿。
接着，请参考图5，图5为本发明一实施例的反熔丝结构的形成方法中形成熔丝氧化层的示意图。
对于步骤S13，在所述凹槽12的表面上形成熔丝氧化层13。所述熔丝氧化层13将后续步骤中形成的栅极层与衬底10(具体是掺杂层11)隔离，后续的栅极层将形成于所述凹槽12中所述氧化物层13上。所述熔丝氧化层13将用作反熔丝，在编程需要时被击穿。
由图5可见，所述熔丝氧化层13随形于所述凹槽12，因此所述熔丝氧化层13具有弯曲的弧度，这种弯曲在之后进行击穿实现反熔丝时将变得容易，需要较低的击穿能量。
在一个实施例中，所述熔丝氧化层13的形成工艺为热氧化工艺，具体的，例如是干法氧化工艺。可以理解的是，所述熔丝氧化层13的形成不限于热氧化工艺，例如，还可以是化学气相沉积等工艺。
在一个实施例中，所述熔丝氧化层13的材料为氧化硅。
在一个实施例中，所述熔丝氧化层13的厚度小于等于通过这一厚度的设定，可以满足器件小型化的需求，也有助于降低击穿电压。
之后，请参图6，图6为本发明一实施例的反熔丝结构的形成方法中形成栅极层的意图。
对于步骤S14，在所述凹槽12中的熔丝氧化层13表面上形成栅极层14。在一个实施例中，所述栅极层14作为字线的一部分，由此可见，在形成字线时，可以简化工艺。
所述栅极层14可以采用如下方法形成：
在所述凹槽12中熔丝氧化层13上形成栅极材料层，为了实现较好的填充效果，栅极材料层将有部分形成在掺杂层11上，所述栅极材料层的形成过程至少在所述凹槽12被完全填充满后停止；
去除所述栅极材料层位于所述掺杂层11上的部分，保留位于凹槽12中的栅极材料层作为上述栅极层14，所述栅极层14与所述掺杂层11上表面齐平。
在一个实施例中，可以采用原子层沉积方法形成栅极层14，但是也不限于此，例如，可以采用热化学气相沉积法(Thermal Chemical Vapor Deposition)等。
所述栅极层14的材料可以有多种，例如，可以为金属材质，更具体的，例如是钨、氮化钛、氮化钽、钛铝合金等，在本发明一个实施例中，采用钨作为所述栅极层14。其中钨具有较低的方块电阻Rs，从而可以支撑较高的电流，使得熔丝氧化层13的反熔丝更易实现。
下面给出采用钨形成栅极层的可选过程：
先在凹槽12中熔丝氧化层13的表面形成成核层；之后，在所述成核层的基础上继续形成钨，所述成核层和成核层上方的钨组成钨层作为栅极材料层。所述成核层中的钨作为后续继续形成的钨的生长点。
在一个实施例中，所述成核层的形成工艺为热化学气相沉积法。
更具体的，形成所述成核层的热化学气相沉积法以B2H6和WF6作为反应气体。
其中，在形成成核层的热化学气相沉积法中，若温度过小，流速过慢，会阻碍钨金属形成速率，降低成核层的厚度均匀性；但若温度过高，反应气体流速过快，同样会影响反应进程，致使无法顺利形成成核层，且过快流速的反应气体会降低钨与所述熔丝氧化层的结合力，而且同样会增加覆盖在所述掺杂层11表面以及所述凹槽12中熔丝氧化层13上的成核层的局部厚度差异，后续在成核层基础上继续形成钨时，可能会致使所述凹槽提早闭合，在所述凹槽12内形成较大空隙。
在一个实施例中，所述热化学气相沉积法的工艺参数包括：气压为10-100torr，温度为250-350℃，B2H6的流量为300-500sccm，WF6的流量为200-400sccm。从而在所述熔丝氧化层13(及掺杂层11)上缓慢地覆盖一层厚度均匀的成核层。
可选地，所述B2H6与WF6的流量比为1:1-2:1，以提高钨金属转化率，同时使得形成的钨金属更好地粘附在熔丝氧化层13的表面。
进一步可选地，所述反应气体还可包括H2，从而进一步增加钨金属转化率，同时减小反应气体中的WF6比例，可提高所述成核层的厚度均匀性。
可以理解的是，若所述成核层厚度过大，易造成所述凹槽12被堵塞；若厚度过小，不利于后续在成核层的基础上继续形成金属钨。
在一个实施例中，所述成核层的厚度为
在形成所述成核层后，采用热化学气相沉积法在所述成核层的基础上，以成核层中的钨作为生长点，继续形成钨。可以理解的是，在所述成核层的基础上，所述钨的形成会相对容易。
在一个实施例中，在成核层上继续形成钨的采用热化学气相沉积法，例如采用H2与WF6作为反应气体。采用H2与WF6作为反应气体可显著提高钨的转化速率。可以通过控制反应温度以及气体速率，防止所述凹槽12过早闭合。在所述成核层上继续形成钨的热化学气相沉积法的工艺具体包括：
控制气压为10-100torr，温度为350-450℃，H2的流量为5000-15000sccm，WF6的流量为250-700sccm。
可选地，H2与WF6的流量比为10:1-30:1。以提高钨的转化率和形成速率。
依据实际凹槽12的深宽比限制，可能在所述凹槽12中的钨层内具有空隙，所述空隙会严重影响作为栅极层和字线的性能。
于是，对于形成孔隙的情况，可以进行一步刻蚀，本次刻蚀可以去除掺杂层11上的钨层，并去除所述凹槽12中的部分钨层，打开所述空隙，并且尽可能使得打开后的空隙上宽下窄，从而便于之后的钨继续填充。
后续可以以所述凹槽内剩余钨层作为成核层继续形成钨，至填充满所述凹槽。
在一个实施例中，可以采用多次刻蚀和钨形成过程，以获得较为致密均匀的栅极层。
可以采用干法刻蚀进行每次的刻蚀，并作为最终凹槽12填充满后进行的刻蚀。
例如，可以采用含有氟基气体的气体作为干法刻蚀剂，刻蚀去除部分钨层以打开所述空隙，并作为最终去除所述栅极材料层位于所述掺杂层11上的部分，保留位于凹槽12中的栅极材料层作为上述栅极层14，所述栅极层14与所述掺杂层11上表面齐平这一过程中的刻蚀剂。
在一个实施例中，所述氟基气体为三氟化氮(NF3)。所述氟基气体还可为其他氟基气体，或是多种氟基气体的混合气体，抑或是其他刻蚀钨的气体，本发明对于所述刻蚀气体不做限定。
之后，请参图7，图7为本发明一实施例的反熔丝结构的形成方法中进行离子注入形成反熔丝注入层的示意图。
对于步骤S15，进行离子注入16以在所述掺杂层11背离所述第一表面的部分区域中形成反熔丝注入(Anti fuse implant)层15，所述反熔丝注入层15的上表面超出所述凹槽的底端。
所述掺杂层11和所述反熔丝注入层15的掺杂类型不同。例如，所述掺杂层11为N型掺杂，则采用P型掺杂离子进行离子注入，例如硼等三价元素。若对于掺杂层为P型掺杂的情况，则采用N型掺杂离子进行离子注入，例如磷等五价元素。
可以通过控制注入能量，使得掺杂离子注入至所述掺杂层11下部分中，以形成所述反熔丝注入层15。
在一个实施例中，所述离子注入浓度为1e17/cm2-1e20/cm2。
在注入时，为了避免掺杂离子对栅极层14产生干扰，可以采用一掩膜遮蔽住所述栅极层14。
在一个实施例中，所述掩膜可以是离子注入设备中的遮蔽模块，其紧贴着栅极层14以实现遮蔽。
在一个实施例中，所述掩膜可以是光刻胶，所述光刻胶经由光刻工艺后，覆盖在所述栅极层14上，暴露出掺杂层11，从而实现遮蔽。
待离子注入工艺完成后，将所述掩膜移除即可。对于采用光刻胶实现的掩膜，可以采用灰化过程去除，并进行湿法清洗。
然后，请参图8，图8为本发明一实施例的反熔丝结构的形成方法中形成第一电极和第二电极的示意图。
对于步骤S16，在所述栅极层14上形成第一电极17和在所述掺杂层11上形成第二电极18，所述第一电极17与所述栅极层14电连接，所述第二电极18与所述掺杂层11电连接。
所述第一电极17和第二电极18的材质可以为金属或多晶硅，例如铝电极等。
所述第一电极17和第二电极18同时形成，可以采用如下过程：
进行电极材料层的形成。
具体包括形成非晶硅膜，可以通过提供硅烷类气体并升温以使硅烷类气体热分解，从而可以在掺杂层11上和栅极层14(以及熔丝氧化层13)上形成一整面的非晶硅膜。
所述非晶硅膜可以在20-200Torr下形成，可以供给10-500sccm如硅烷类气体或氨基硅烷类气体。
然后，经过通过热处理使得所述非晶硅膜转变形成多晶硅膜。
热处理可以在800℃-950℃下进行10-200秒，例如在900℃下进行30秒。另外，进行热处理的腔内部的压强可以是1-10Torr。
进行热处理时，非晶硅可能会发生硅迁移(silicon migration)。在发生硅迁移的情况下产生表面的硅凝聚的现象(Silicon algglomeration)，随之表面变得不均匀而存在厚度变薄的问题。
为了防止这种现象，形成非晶硅膜之后，进行热处理工艺之前可以进行预处理工艺。预处理工艺是通过在热处理之前流过包含有氮(N)、碳(C)、氧(O)、硼(B)中任一种或多种元素的预处理气体的方法进行。例如，通过将一氧化二氮(N2O)、乙烯(C2H4)、氨(NH3)、乙硼烷(B2H6)中任一种以上预处理气体流到非晶硅膜上的方法进行。
在经过预处理过程的情况下，预处理气体被热分解，预处理气体的元素(例如N、C、O、B中的至少一种)和硅元素结合。因此，在结合之后施加热处理，则可以防止由硅之间的结合引起的硅迁移现象，在防止硅迁移的情况下表面可以均匀分布，具有改善表面粗糙度的效果。这样，在之后电极形成后，可以降低接触电阻。
在多晶硅膜形成后，例如，采用光刻工艺暴露出需要去除的多晶硅，而被光刻胶覆盖的多晶硅将在其余的多晶硅去除之后，作为电极(所述第一电极17和第二电极18)。
可以采用光刻胶为掩膜，进行刻蚀去除不需要的多晶硅，可以采用湿法刻蚀或是干法刻蚀进行，例如，采用溴基气体进行刻蚀。
以上介绍了刻蚀方法形成电极的过程。可以理解的是，还可以采用其他方法进行电极的形成，例如，可以采用挖槽后填充的方法。
此外，对于电极为金属材质的情况，同样可以采用先沉积再刻蚀的方法，也可以采用挖槽后填充的方法。
至此，本发明的反熔丝结构的形成方法完成。
请参图9，图9为本发明一实施例的反熔丝结构的部分区域的俯视示意图。具体的，示出的是自第一表面向第二表面进行俯视时的示意图。
图9示出了熔丝氧化层13所在区域的结构，所述凹槽为形成在所述掺杂层中11的孔洞，可见所述熔丝氧化层13位于所述第一表面的端部的形状为环形，具体为方环形，围绕着栅极层14。所述第一电极17位于所述栅极层14上的一角处，当然，本发明对所述第一电极17的位置并不做限定。
请结合图4-图6，图9，可见所述凹槽12为形成在所述掺杂层11中的孔洞，所述熔丝氧化层13位于所述第一表面的端部的形状为环形，以隔离显露于所述第一表面上的所述掺杂层11与所述栅极层14。
由图9可以看出，能够制得的最少的反熔丝结构为一个，则依据实际需求，可以制备任意数量的反熔丝结构。
请参图10，图10为本发明另一实施例的反熔丝结构的部分区域的俯视示意图。具体的，示出的是自第一表面向第二表面进行俯视时的示意图。
图10示出了熔丝氧化层13所在区域的结构，所述凹槽为形成在所述掺杂层11中的条状开口，可见所述熔丝氧化层13位于所述第一表面的端部的形状为长条状，分布在栅极层14相对两侧。所述第一电极17位于所述栅极层14上的一角处，当然，本发明对所述第一电极17的位置并不做限定。
请结合图4-图6，图10，可见所述凹槽12为形成在所述掺杂层11中的条状开口，所述熔丝氧化层13位于所述第一表面的端部的形状为双线条。
由图10可以看出，能够制得的最少的反熔丝结构为2个，则依据实际需求，可以制备任意偶数个数的反熔丝结构。
请参考图11，图11为本发明一实施例的反熔丝结构在击穿时的示意图。
可以理解的是，击穿过程在第一电极17和第二电极18制备完成后进行，更具体是，是在编程操作时进行。
在一个实施例中，在所述第一电极17和第二电极18施加电压，以在所述反熔丝注入层15上的所述掺杂层11中击穿所述熔丝氧化层13，形成击穿处19，从而实现掺杂层11与栅极层14之间的连接，以进行所需编程。
在一个实施例中，在所述第一电极17和第二电极18施加电压，以在所述反熔丝注入层15中击穿所述熔丝氧化层13，形成击穿处20，从而实现反熔丝注入层15与栅极层14之间的连接，以进行所需编程。
具体是在掺杂层11中进行击穿，还是在反熔丝注入层15中进行击穿，可以依据实际编程需要而进行旋转，通过施加不同电压，完成不同位置的击穿。
基于上文所描述，请结合图3-图11，本发明可以获得一种反熔丝结构，包括：
衬底10，所述衬底10具有相对设置的第一表面101和第二表面102，所述衬底10包括掺杂层11与反熔丝注入层15，所述掺杂层11形成于所述衬底10中且邻近所述第一表面101，所述反熔丝注入层15形成于所述掺杂层11背离所述第一表面101的部分区域中，所述衬底10还具有凹槽12，形成于所述掺杂层11中，所述凹槽12的开口朝向所述第一表面101，所述凹槽12的底端延伸至所述反熔丝注入层15中；
熔丝氧化层13，形成于所述凹槽12表面；
栅极层14，形成于所述凹槽12中的所述熔丝氧化层13表面上；
第一电极17，形成于所述栅极层14上，且所述第一电极17与所述栅极层14电连接；以及
第二电极18，形成于所述掺杂层11上，且所述第二电极18与所述掺杂层11电连接。
其中，所述衬底10的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例，在一个实施例中，所述衬底10选用单晶硅材料构成。在所述衬底10中还可以形成有埋层(图中未示出)等。
所述掺杂层11例如可以是通过在衬底10中进行离子注入形成，更具体的，可以是在衬底10上外延生长后进行离子注入形成。在一个实施例中，例如对于PMOS而言，所述掺杂层11可以为形成的N阱。
例如，所述凹槽12为孔洞，从而获得环状的反熔丝；又如，所述凹槽12为条状开口，从而获得线条状的反熔丝。
可以理解的是，所述凹槽12的侧壁(包括底壁)具有弯曲的弧度，或者是弯折的线条，熔丝氧化层13随形于所述凹槽12的侧壁，于是这种弯曲或弯折也存在于所述熔丝氧化层13中，使得熔丝氧化层13容易被击穿。
在一个实施例中，所述熔丝氧化层13的厚度小于等于通过这一厚度的设定，可以满足器件小型化的需求，也有助于降低击穿电压。
在一个实施例中，在所述第一电极17和第二电极18施加偏压/电压，以在所述反熔丝注入层15上的所述掺杂层11中击穿所述熔丝氧化层13，形成击穿处19，从而实现掺杂层11与栅极层14之间的连接，以进行所需编程。
在一个实施例中，在所述第一电极17和第二电极18施加偏压/电压，以在所述反熔丝注入层15中击穿所述熔丝氧化层13，形成击穿处20，从而实现反熔丝注入层15与栅极层14之间的连接，以进行所需编程。
具体是在掺杂层11中进行击穿，还是在反熔丝注入层15中进行击穿，可以依据实际编程需要而进行旋转，通过施加不同电压，完成不同位置的击穿。
所述栅极层14的材料可以有多种，例如，可以为金属材质，更具体的，例如是钨、氮化钛、氮化钽、钛铝合金等，在本发明一个实施例中，采用钨作为所述栅极层14。其中钨具有较低的方块电阻Rs，从而可以支撑较高的电流，使得熔丝氧化层13的反熔丝更易实现。
所述栅极层填充所述凹槽并外露于所述熔丝氧化层的隔离范围中。
所述掺杂层11所述反熔丝注入层15的掺杂不同。例如，所述掺杂层11为N型掺杂，则采用P型掺杂离子进行离子注入，例如硼等三价元素。若对于掺杂层为P型掺杂的情况，则采用N型掺杂离子进行离子注入，例如磷等五价元素。
在一个实施例中，所述离子注入浓度为1e17/cm2-1e20/cm2。
在一个实施例中，所述第一电极和第二电极的材质为金属或多晶硅。
请参考图12，本发明还提供一种半导体结构，图12为所述半导体结构的示意图。
所述半导体结构包括：
衬底100，所述衬底100具有相对设置的第一表面1001和第二表面1002，所述衬底100包括第一掺杂层110与第二掺杂层120，所述第一掺杂层110形成于所述衬底100中且邻近所述第一表面1001，所述第二掺杂层120形成于所述第一掺杂层110背离所述第一表面1001的部分区域中，所述衬底100还具有凹槽，形成于所述第一掺杂层110中，所述凹槽的开口朝向所述第一表面1001，所述凹槽的底端延伸至所述第二掺杂层120中；
第一反熔丝材料层130，形成于所述凹槽表面上；
第二反熔丝材料层140，形成于所述凹槽中的第一反熔丝材料层130表面上；
第一电极150，形成于所述第二反熔丝材料层140上，且所述第一电极150与所述第二反熔丝材料层140电连接；以及
第二电极160，形成于所述第一掺杂层110上，且所述第二电极160与所述第一掺杂层110电连接，并且所述第一反熔丝材料层130与所述第二反熔丝材料层140的其中之一具有反熔丝击穿特性，其位置选择包含经由所述第一掺杂层110与所述第二掺杂层120，以提供所述第一电极150与所述第二电极160之间的电连接选择路径。
综上所述，在本发明提供的反熔丝结构的形成方法中，所述方法包括将栅极介质层及栅极层以内嵌的方式形成在衬底中的掺杂层和反熔丝注入层中。因此本发明中作为反熔丝的熔丝氧化层具有弯曲或弯折结构，相比现有技术中的平面式结构，本发明中这一方法的熔丝氧化层更容易被击穿，从而更适合目前低能耗的需求；并且由于熔丝氧化层更容易被击穿，可以降低对周边电路布局复杂度的需求，从而简化周边电路结构，提高存储器容量。
进一步的，本发明中栅极层采用金属钨，具有较低的方块电阻Rs，从而可以支撑较高的电流，使得熔丝氧化层的反熔丝更易实现。
进一步的，本发明中可以在掺杂层中实现反熔丝，也可以在反熔丝注入层中实现反熔丝，可以满足不同的需求。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (15)

1.一种反熔丝结构的形成方法，其特征在于，包括：
提供一衬底，所述衬底具有相对设置的第一表面和第二表面，所述衬底邻近所述第一表面的区域中具有一掺杂层；
在所述掺杂层中形成凹槽，所述凹槽的开口朝向所述第一表面，所述凹槽的底端背离所述第一表面；
在所述凹槽的表面上形成熔丝氧化层；
在所述凹槽中的熔丝氧化层表面上形成栅极层；
进行离子注入以在所述掺杂层背离所述第一表面的部分区域中形成反熔丝注入层，所述反熔丝注入层的注入深度超出所述凹槽的底端；以及
在所述栅极层上形成第一电极和在所述掺杂层上形成第二电极，所述第一电极与所述栅极层电连接，所述第二电极与所述掺杂层电连接。
2.如权利要求1所述的反熔丝结构的形成方法，其特征在于，所述熔丝氧化层的形成工艺为热氧化工艺。
3.如权利要求1所述的反熔丝结构的形成方法，其特征在于，所述掺杂层和所述反熔丝注入层的掺杂类型不同。
4.如权利要求1所述的反熔丝结构的形成方法，其特征在于，形成反熔丝注入层的步骤中，所述离子注入浓度为1e17/cm2～1e20/cm2。
5.如权利要求1所述的反熔丝结构的形成方法，其特征在于，在所述栅极层上形成第一电极和在所述掺杂层上形成第二电极之后，还包括：在所述第一电极和第二电极施加电压，以在所述反熔丝注入层上的所述掺杂层中击穿所述熔丝氧化层。
6.如权利要求1所述的反熔丝结构的形成方法，其特征在于，在所述栅极层上形成第一电极和在所述掺杂层上形成第二电极之后，还包括：在所述第一电极和第二电极施加电压，以在所述反熔丝注入层中击穿所述熔丝氧化层。
7.如权利要求1所述的反熔丝结构的形成方法，其特征在于，所述凹槽为形成在所述掺杂层中的孔洞，所述熔丝氧化层位于所述第一表面的端部的形状为环形，以隔离显露于所述第一表面上的所述掺杂层与所述栅极层。
8.如权利要求1所述的反熔丝结构的形成方法，其特征在于，所述凹槽为形成在所述掺杂层中的条状开口，所述熔丝氧化层位于所述第一表面的端部的形状为双线条。
9.一种反熔丝结构，其特征在于，包括：
衬底，具有相对设置的第一表面和第二表面，所述衬底包括掺杂层与反熔丝注入层，所述掺杂层形成于所述衬底中且邻近所述第一表面，所述反熔丝注入层形成于所述掺杂层背离所述第一表面的部分区域中，所述衬底还具有凹槽，形成于所述掺杂层中，所述凹槽的开口朝向所述第一表面，所述凹槽的底端延伸至所述反熔丝注入层中；
熔丝氧化层，形成于所述凹槽表面；
栅极层，形成于所述凹槽中的所述熔丝氧化层表面上；
第一电极，形成于所述栅极层上，且所述第一电极与所述栅极层电连接；以及
第二电极，形成于所述掺杂层上，且所述第二电极与所述掺杂层电连接。
10.如权利要求9所述的反熔丝结构，其特征在于，所述熔丝氧化层的厚度小于等于
11.如权利要求9所述的反熔丝结构，其特征在于，所述掺杂层所述反熔丝注入层的掺杂类型不同。
12.如权利要求9所述的反熔丝结构，其特征在于，所述反熔丝注入层的浓度为1e17/cm2-1e20/cm2。
13.如权利要求9所述的反熔丝结构，其特征在于，所述栅极层填充所述凹槽并外露于所述熔丝氧化层的隔离范围中。
14.如权利要求9至13任一项所述的反熔丝结构，其特征在于，所述熔丝氧化层位于所述第一表面的端部的形状为环形或双线条。
15.一种半导体器件，其特征在于，包括：
衬底，所述衬底具有相对设置的第一表面和第二表面，所述衬底包括第一掺杂层与第二掺杂层，所述第一掺杂层形成于所述衬底中且邻近所述第一表面，所述第二掺杂层形成于所述第一掺杂层背离所述第一表面的部分区域中，所述衬底还具有凹槽，形成于所述第一掺杂层中，所述凹槽的开口朝向所述第一表面，所述凹槽的底端延伸至所述第二掺杂层中；
第一反熔丝材料层，形成于所述凹槽表面；
第二反熔丝材料层，形成于所述凹槽中的第一反熔丝材料层表面上；
第一电极，形成于所述第二反熔丝材料层上，且所述第一电极与所述第二反熔丝材料层电连接；以及
第二电极，形成于所述第一掺杂层上，且所述第二电极与所述第一掺杂层电连接，并且所述第一反熔丝材料层与所述第二反熔丝材料层的其中之一具有反熔丝击穿特性，其位置选择包含经由所述第一掺杂层与所述第二掺杂层，以提供所述第一电极与所述第二电极之间的电连接选择路径。
CN201710686035.9A 2017-08-11 2017-08-11 反熔丝结构及其形成方法、半导体器件 Active CN109390317B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710686035.9A CN109390317B (zh) 2017-08-11 2017-08-11 反熔丝结构及其形成方法、半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710686035.9A CN109390317B (zh) 2017-08-11 2017-08-11 反熔丝结构及其形成方法、半导体器件

Publications (2)

Publication Number Publication Date
CN109390317A true CN109390317A (zh) 2019-02-26
CN109390317B CN109390317B (zh) 2020-06-16

Family

ID=65415261

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710686035.9A Active CN109390317B (zh) 2017-08-11 2017-08-11 反熔丝结构及其形成方法、半导体器件

Country Status (1)

Country Link
CN (1) CN109390317B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113496987A (zh) * 2020-04-08 2021-10-12 长鑫存储技术有限公司 反熔丝器件及反熔丝单元
CN114582835A (zh) * 2022-05-05 2022-06-03 长鑫存储技术有限公司 反熔丝结构及其制作方法、反熔丝阵列、存储装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI817767B (zh) * 2022-06-14 2023-10-01 南亞科技股份有限公司 具有熔絲結構的半導體元件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101887883A (zh) * 2010-06-04 2010-11-17 无锡中微晶园电子有限公司 一种mtm反熔丝单元结构及其制备方法
US20120261793A1 (en) * 2011-04-13 2012-10-18 International Business Machines Corporation Electrical fuse and method of making the same
CN104659014A (zh) * 2013-11-20 2015-05-27 中芯国际集成电路制造(上海)有限公司 一种反熔丝结构、半导体器件和硅通孔的修复方法
CN105047644A (zh) * 2015-06-30 2015-11-11 中国电子科技集团公司第五十八研究所 一种抗辐射ono反熔丝单元结构及其制备方法
CN107910316A (zh) * 2017-12-04 2018-04-13 睿力集成电路有限公司 半导体器件反熔丝结构及其写入和读取方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101887883A (zh) * 2010-06-04 2010-11-17 无锡中微晶园电子有限公司 一种mtm反熔丝单元结构及其制备方法
US20120261793A1 (en) * 2011-04-13 2012-10-18 International Business Machines Corporation Electrical fuse and method of making the same
CN104659014A (zh) * 2013-11-20 2015-05-27 中芯国际集成电路制造(上海)有限公司 一种反熔丝结构、半导体器件和硅通孔的修复方法
CN105047644A (zh) * 2015-06-30 2015-11-11 中国电子科技集团公司第五十八研究所 一种抗辐射ono反熔丝单元结构及其制备方法
CN107910316A (zh) * 2017-12-04 2018-04-13 睿力集成电路有限公司 半导体器件反熔丝结构及其写入和读取方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113496987A (zh) * 2020-04-08 2021-10-12 长鑫存储技术有限公司 反熔丝器件及反熔丝单元
WO2021203969A1 (zh) * 2020-04-08 2021-10-14 长鑫存储技术有限公司 反熔丝器件及反熔丝单元
CN113496987B (zh) * 2020-04-08 2024-03-29 长鑫存储技术有限公司 反熔丝器件及反熔丝单元
US11985818B2 (en) 2020-04-08 2024-05-14 Changxin Memory Technologies, Inc. Anti-fuse devices and anti-fuse units
CN114582835A (zh) * 2022-05-05 2022-06-03 长鑫存储技术有限公司 反熔丝结构及其制作方法、反熔丝阵列、存储装置
CN114582835B (zh) * 2022-05-05 2022-07-29 长鑫存储技术有限公司 反熔丝结构及其制作方法、反熔丝阵列、存储装置

Also Published As

Publication number Publication date
CN109390317B (zh) 2020-06-16

Similar Documents

Publication Publication Date Title
CN100411180C (zh) 半导体结构及制造半导体结构的方法
TWI242265B (en) Method of manufacturing a flash memory cell
CN109309051A (zh) 集成电路及其形成方法
JPH0451071B2 (zh)
JP2000196103A (ja) Ｓｏｉ素子及びその製造方法
CN103050407A (zh) 嵌入式晶体管
CN109390317A (zh) 反熔丝结构及其形成方法、半导体器件
US11798881B2 (en) Anti-fuse structure and method for fabricating same, as well as semiconductor device
TWI601270B (zh) 半導體結構及其形成方法
JPH02502414A (ja) 半導体素子のための自己整列した相互接続
JPH021988A (ja) 電気的にプログラム可能なメモリ・セル
CN105047644B (zh) 一种抗辐射ono反熔丝单元结构及其制备方法
US6469349B2 (en) SOI type MOS element and manufacturing method thereof
CN106169461B (zh) 抗辐射pip型ono反熔丝结构及cmos工艺集成法
CN109119473A (zh) 一种晶体管及其制作方法
KR100311842B1 (ko) 컨택트 형성 방법 및 반도체 장치
KR100399942B1 (ko) 반도체소자의 제조방법
CN109087950A (zh) 一种晶体管及其制作方法
KR100501648B1 (ko) 비휘발성 메모리 소자의 제조 방법
JPH0422170A (ja) 不揮発性メモリの製造方法
KR0136532B1 (ko) 박막트랜지스터 제조방법
KR100880336B1 (ko) 반도체 소자의 제조방법
KR100555454B1 (ko) Soi 트랜지스터의 제조방법
CN103296070A (zh) 一种基于纳米晶的nand存储器及其制作方法
CN113745099A (zh) 多晶硅层、其制作方法以及半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP02 Change in the address of a patent holder
CP02 Change in the address of a patent holder

Address after: 230601 no.388 Xingye Avenue, Airport Industrial Park, Hefei Economic and Technological Development Zone, Anhui Province

Patentee after: CHANGXIN MEMORY TECHNOLOGIES, Inc.

Address before: 230000 room 630, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui

Patentee before: CHANGXIN MEMORY TECHNOLOGIES, Inc.