CN109378345A - 薄膜晶体管及其制造方法 - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 238000002161 passivation Methods 0.000 claims abstract description 98
- 239000004065 semiconductor Substances 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 229920002120 photoresistant polymer Polymers 0.000 claims description 86
- 239000012528 membrane Substances 0.000 claims description 7
- 229910004205 SiNX Inorganic materials 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 239000010408 film Substances 0.000 description 12
- 238000000034 method Methods 0.000 description 9
- 238000005530 etching Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000005286 illumination Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000001737 promoting effect Effects 0.000 description 2
- 238000002834 transmittance Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78663—Amorphous silicon transistors
- H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
Abstract
本申请实施例公开了一种薄膜晶体管及其制造方法，所述薄膜晶体管中，通过在基板上依次形成栅极层、栅极绝缘层、半导体层、源极层、漏极层以及钝化层，钝化层形成在栅极绝缘层、源极层、漏极层以及沟道区的半导体层上，其中对应于沟道区的钝化层具有凹凸表面，通过上述方式，能够确保开口率的同时，可以减少照射到薄膜晶体管的半导体层沟道区上的光线，有利于提升薄膜晶体管的稳定性。
Description
技术领域
本申请涉及薄膜晶体管技术领域，具体涉及一种薄膜晶体管及其制造方法。
背景技术
薄膜晶体管(TFT，Thin Film Transistor)作为一种开关器件广泛应用于显示面板中，如液晶显示面板、OLED显示面板等，其电性稳定性是影响显示面板性能的关键因素之一。
半导体沟道层是TFT的结构组成部分，其在受到光照后容易形成电子空穴对，从而形成电流，将会对TFT的电性特性造成不良影响，降低TFT的稳定性。而在TFT的工作环境中，如应用于液晶显示面板时，TFT将会受到背光和外界光的照射，这些光线都会对TFT的电性特性产生一定的影响，现有技术通常是加大栅极层的面积来阻挡背光，以减少照射到TFT沟道层的光线，然而加大栅极层的面积将会相应地牺牲像素电极的部分面积，降低显示面板的开口率。
发明内容
本申请实施例提供一种薄膜晶体管及其制造方法，能够确保开口率的同时，可以减少照射到薄膜晶体管的半导体层沟道区上的光线，有利于提升薄膜晶体管的稳定性。
本申请实施例提供一种薄膜晶体管，包括：
基板；
形成于所述基板上的栅极层；
形成于所述基板上、且覆盖所述栅极层的栅极绝缘层；
形成于所述栅极绝缘层上的半导体层，所述半导体层包括沟道区；
形成于所述半导体层上的源极层和漏极层，所述源极层和漏极层间隔所述沟道区而相对设置；
形成于所述栅极绝缘层、源极层、漏极层以及所述半导体层的沟道区上的钝化层；
其中，对应于所述沟道区的钝化层具有凹凸表面。
其中，所述凹凸表面为凹凸均匀的锯齿状表面。
其中，所述沟道区的垂直投影区域位于所述栅极层的垂直投影区域内，对应于所述栅极层的钝化层具有凹凸表面。
其中，对应于所述漏极层的钝化层设置有通孔，所述通孔用于实现所述漏极层和透明电极层的连接。
其中，所述钝化层为SiNx层，所述半导体层为A-si层。
本申请实施例还提供一种薄膜晶体管的制造方法，包括：
提供基板；
在所述基板上形成栅极层；
在所述基板上和所述栅极层上形成栅极绝缘层；
在所述栅极绝缘层上形成半导体层；
在所述半导体层上形成源极层和漏极层，所述源极层和漏极层间隔设置，以在所述源极层和所述漏极层之间形成所述半导体层的沟道区；
在所述栅极绝缘层、源极层、漏极层以及所述半导体层的沟道区上形成钝化层；
对所述钝化层进行蚀刻，以使得对应于所述沟道区的钝化层具有凹凸表面。
其中，所述对所述钝化层进行蚀刻，包括：
提供一光罩，所述光罩上设置有多个第一透光孔和一个第二透光孔，所述第一透光孔的宽度小于曝光机的解析度；
在所述钝化层上形成光阻层，并将光罩罩设在所述光阻层上，其中所述多个第一透光孔位于与所述沟道区对应的光阻层上方，所述第二透光孔位于与所述漏极层对应的光阻上方；
利用所述曝光机对光阻层进行曝光；
对曝光后的所述光阻层进行显影处理，以除去曝光的光阻层；
以显影后的光阻层为掩模对所述钝化层进行蚀刻，以使得对应于所述沟道区的钝化层具有凹凸表面，并在对应于所述漏极层的钝化层中形成通孔。
其中，所述多个第一透光孔位于与所述栅极层对应的光阻层上方；
所述在所述半导体层上形成源极层和漏极层，所述源极层和漏极层间隔设置，以在所述源极层和所述漏极层之间形成所述半导体层的沟道区，包括：使所述沟道区的垂直投影区域位于所述栅极层的垂直投影区域内。
其中，所述对所述钝化层进行蚀刻，包括：
提供一光罩，所述光罩上设置有半透膜区域以及一透光孔；
在所述钝化层上形成光阻层，并将光罩罩设在所述光阻层上，其中所述半透膜区域位于与所述沟道区对应的光阻层上方，所述透光孔位于与所述漏极层对应的光阻层上方；
利用曝光机对光阻层进行曝光；
对曝光后的所述光阻层进行显影处理，以除去曝光的光阻层；
以显影后的光阻层为掩模对所述钝化层进行蚀刻，以使得对应于所述沟道区的钝化层具有凹凸表面，并在对应于所述漏极层的钝化层中形成通孔。
其中，所述钝化层为SiNx层，所述半导体层为A-si层。
本申请的薄膜晶体管中，通过在基板上依次形成栅极层、栅极绝缘层、半导体层、源极层、漏极层以及钝化层，钝化层形成在栅极绝缘层、源极层、漏极层以及沟道区的半导体层上，其中对应于沟道区的钝化层具有凹凸表面，由此可以使得照射至该凹凸表面的光线产生折射、全反射、漫反射等，从而可以减少到达沟道区的光线，以减少光照对半导体层沟道区的影响，有利于提升薄膜晶体管的电性稳定性，并且不需要牺牲像素电极的面积，可以确保开口率。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的薄膜晶体管的一结构示意图；
图2是本申请实施例提供的薄膜晶体管的另一结构示意图；
图3是本申请实施例提供的薄膜晶体管的制造方法的流程示意图；
图4是本申请实施例提供的薄膜晶体管的制造方法中，对钝化层进行蚀刻的流程示意图；
图5是本申请实施例提供的薄膜晶体管的制造方法中，光罩的一结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
参阅图1，本申请一实施例提供的薄膜晶体管中，薄膜晶体管包括基板10、栅极层11、栅极绝缘层12、半导体层13、源极层14、漏极层15以及钝化层16。
其中，基板10例如可以是玻璃基板或者其他材质的基板。栅极层11作为薄膜晶体管的栅极，形成在基板10上，栅极绝缘层12形成在基板10上并且覆盖栅极层11。半导体层13比如可以是A-si(非晶硅)层，形成在栅极绝缘层12上，其包括沟道区131。源极层14和漏极层15分别作为薄膜晶体管的源极和漏极，形成在半导体层13上，且源极层14和漏极层15间隔沟道区131而相对设置，即位于源极层14和漏极层15之间的半导体层为沟道区131。钝化层16比如可以是SiNx(氮化硅)层，其形成在栅极绝缘层12、源极层14、漏极层15以及半导体层13的沟道区131上，起到保护作用。
如图所示，对应于沟道区131的钝化层161具有凹凸表面，即本实施例中，在沟道区131上方、覆盖沟道区131的钝化层161的表面为凹凸表面，为不平整的表面，由此通过该凹凸表面，可以使得照射至该凹凸表面的光线产生折射、全反射、漫反射等，从而可以减少到达沟道区131的光线，以减少光照对半导体层的沟道区131的影响，有利于提升薄膜晶体管的电性稳定性，同时还可以简化制程。并且，由于不需要牺牲像素电极的面积，可以确保开口率。
其中，该凹凸表面可以是凹凸均匀的锯齿状表面，或者凹凸表面也可以是凹凸不均匀的表面。
其中，对应于漏极层15的钝化层16中设置有通孔162，即在位于漏极层15上的钝化层16中设置有通孔162，当将薄膜晶体管应用于液晶显示面板等面板结构中时，该通孔162用于实现漏极层15和透明电极层17的连接，该透明电极层17例如可以为像素电极。
参阅图2，在本申请另一实施例中，半导体层13的沟道区131的垂直投影区域位于栅极层11的垂直投影区域内。钝化层16中，对应于栅极层11的钝化层163具有凹凸表面，该钝化层163包含对应于沟道区131的钝化层，即在本实施例中，扩大钝化层16的凹凸表面范围，使对应于栅极层11的钝化层163的表面均为凹凸表面，可以使得更多光线产生反射及折射等，以进一步减少光照对沟道区131的影响，同时可以确保开口率。
参阅图3，本申请实施例还提供一种薄膜晶体管的制造方法，用于制造上述各实施例的薄膜晶体管，该制造方法具体可以包括如下步骤：
S301、提供基板。比如，可以是玻璃基板或者其他材质的基板。
S302、在基板上形成栅极层。
例如，可以先在基板上沉积一层金属层，然后利用具有栅极层图案的光罩对金属层进行图案化处理，从而可以得到栅极层。
S303、在基板和栅极层上形成栅极绝缘层。从而使得栅极绝缘层覆盖栅极层，以起到绝缘作用。
S304、在栅极绝缘层上形成半导体层。该半导体层例如可以是A-si层。
S305、在半导体层上形成源极层和漏极层，源极层和漏极层间隔设置，以在源极层和漏极层之间形成半导体层的沟道区。
譬如，可以先在半导体层上沉积一层金属层，然后对金属层进行图案化处理，以形成源极层和漏极层，所形成的源极层和漏极层相对设置，两者之间的半导体层为沟道区。
S306、在栅极绝缘层、源极层、漏极层以及半导体层的沟道区上形成钝化层。
钝化层如可以是SiNx层。通过在裸露的栅极绝缘层、源极层、漏极层以及沟道区上形成钝化层，从而利用钝化层可以起到保护和隔绝作用。
S307、对钝化层进行蚀刻，以使得对应于沟道区的钝化层具有凹凸表面。
本实施例中，通过蚀刻的方式除去部分钝化层，以使得对应于沟道区的钝化层的表面为凹凸表面。
在一种实现方式中，可以采用具有小于曝光机解析度的透光孔的光罩来形成钝化层的凹凸表面，具体地，结合图4，步骤S307可以包括如下子步骤：
(11)提供一光罩40，光罩40上设置有多个第一透光孔401和一个第二透光孔402，第一透光孔401的宽度小于曝光机的解析度。
其中第一透光孔401和第二透光孔402均为贯穿光罩40的通孔。
(12)结合图4的步骤S401，在钝化层16上形成光阻层18，并将光罩40罩设在光阻层18上，其中，多个第一透光孔401位于与沟道区131对应的光阻层上方，第二透光孔402位于与漏极层15对应的光阻层上方。
(13)利用曝光机对光阻层18进行曝光。
本实施例中，第二透光孔402的宽度大于曝光机的解析度，并且通过使多个第一透光孔401的宽度小于曝光机的解析度，因此在进行曝光时，在同等曝光条件下，可以使得与第二透光孔402对应的光阻层完全曝光，而由于第一透光孔401的宽度小于曝光机的解析度，因此可以减少通过第一透光孔401的光线，从而减少对应第一透光孔401的光阻层所受到的光能量，使得对应第一透光孔401的光阻层不完全曝光，即部分曝光。
(14)结合图4的步骤S402，对曝光后的光阻层18进行显影处理，以除去曝光的光阻层。
其中，由于与第一透光孔401对应的光阻层为不完全曝光，即仅是曝光了部分厚度的光阻层，而与第二透光孔402对应的光阻层为完全曝光，因此在显影处理后，可以除去与多个第一透光孔401对应的部分光阻层，从而形成表面凹凸不平的光阻层，而与第二透光孔402对应的光阻层则完全除去，从而在光阻层18上形成通孔，以暴露部分钝化层16。
(15)以显影后的光阻层18为掩模对钝化层16进行蚀刻，以使得对应于沟道区131的钝化层161具有凹凸表面，并在对应于漏极层15的钝化层16中形成通孔162。
其中，多个第一透光孔401所对应的光阻层也即对应于沟道区131的光阻层，因此对应于沟道区131的光阻层在显影后被除去一部分，因此，在对钝化层16进行蚀刻时，在同等蚀刻条件下，在漏极层15上暴露的钝化层16将被完全蚀刻掉，从而在漏极层15上的钝化层16形成通孔162，而对应于沟道区131的钝化层161，由于其上方还存在一定厚度的光阻层18，且是厚度不一的光阻层，因此在进行蚀刻时是先对钝化层161上方的光阻层18进行蚀刻，且随着蚀刻的进行，漏极层15上暴露的钝化层16被完全蚀刻之后，沟道区131上的钝化层161仅是部分被蚀刻掉，由此可形成凹凸表面的钝化层161。
(16)除去残余的光阻层。如图4所示的步骤S403，除去残余的光阻层后，得到与沟道区131对应的且具有凹凸表面的钝化层161，以及使得对应于漏极层15的钝化层16中形成通孔162，以暴露部分漏极层15，从而利用通孔162可以实现漏极层15和透明电极层17的连接。
与图4所示实施例不同的是，在另一实施方式中，还可以通过半透膜光罩来形成钝化层的凹凸表面。例如，步骤S307中对钝化层进行蚀刻具体可以包括如下子步骤：
(21)提供一光罩，光罩上设置有半透膜区域以及一透光孔。
其中，如图5所示，本实施例的光罩50可以是半透膜光罩，即利用半透膜光罩工艺来对钝化层进行蚀刻，以形成凹凸表面。例如，光罩50上设置有半透膜区域51和透光孔52，光罩50的其它部分为不透光区域。半透膜区域51中的图形例如可以是多个半透膜层511和挡光层(阴影区域)512交替排列，半透膜层511允许通过部分光线，其透光率可以根据实际需要进行设置，比如可以设置为50％或60％等，即半透膜层511可以是允许透过50％光线的半透膜，或者可以是允许透过60％光线的半透膜，等等。挡光层512为不透光层，而透光孔52为光罩50上的贯穿孔，可以全透光。
其中，多个半透膜层511的透光率可以相同，也可以不同。
(22)在钝化层上形成光阻层，并将光罩罩设在光阻层上，其中半透膜区域位于与沟道区对应的光阻层上方，透光孔位于漏极层对应的光阻层上方。
(23)利用曝光机对光阻层进行曝光。
其中，在半透膜区域51具有多个半透膜层511，而透光孔52为全透光，因此在曝光时，在同等曝光条件下，当透光孔52对应的光阻层完全曝光时，半透膜层511对应的光阻层由于半透膜层511的半透光作用仅是部分曝光(仅是曝光了部分厚度的光阻层)。
(24)对曝光后的光阻层进行显影处理，以除去曝光的光阻层。
其中，由于与半透膜层511对应的光阻层为部分曝光，而与透光孔52对应的光阻层为完全曝光，因此在显影处理后，可以除去与半透膜层511对应对应的部分光阻层，从而形成表面凹凸不平的光阻层，而与透光孔52对应的光阻层则完全除去，从而在光阻层上形成通孔，以暴露部分钝化层。
(25)以显影后的光阻层为掩模对钝化层进行蚀刻，以使得对应于沟道区的钝化层具有凹凸表面，并在对应于漏极层的钝化层中形成通孔。
其中，多个半透膜层511所对应的光阻层也即对应于沟道区的光阻层，因此对应于沟道区的光阻层在显影后被除去一部分，因此，在对钝化层进行蚀刻时，在同等蚀刻条件下，当漏极层上暴露的钝化层被完全蚀刻掉以在漏极层上的钝化层形成通孔时，对应于沟道区的钝化层，由于其上方还存在一定厚度的光阻层，且是厚度不一的光阻层，因此在进行蚀刻时是先对钝化层上方的光阻层进行蚀刻，且随着蚀刻的进行，漏极层上暴露的钝化层被完全蚀刻之后，沟道区上的钝化层仅是部分被蚀刻掉，由此可形成凹凸表面的钝化层。
本申请实施例的制造方法中，通过使沟道区131上方的钝化层161具有凹凸表面，由此通过该凹凸表面，可以使得照射至该凹凸表面的光线产生折射、全反射、漫反射等，从而可以减少到达沟道区131的光线，以减少光照对半导体层的沟道区131的影响，有利于提升薄膜晶体管的电性稳定性，并且，由于不需要牺牲像素电极的面积，可以确保开口率。此外，在制造过程中，只需在光罩上增设第一透光孔，制作简单方便，有利于降低成本，且可以简化制程。
其中，钝化层的凹凸表面可以是凹凸均匀的锯齿状表面，也可以是凹凸不均匀的表面，具体可以根据实际需要进行选择，比如可以通过设计第一透光孔(或者半透膜层)的形状来决定凹凸表面的凹凸状，或者通过蚀刻方式来决定凹凸表面的凹凸状等。
在本申请另一实施例中，沟道区的垂直投影区域在栅极层的垂直投影区域内，还可以使得对应于栅极层的钝化层具有凹凸表面，此时，只需设置光罩的多个第一透光孔或半透膜区域位于与栅极层对应的光阻层上方即可，从而在进行曝光显影处理之后，可以使得与栅极层对应的光阻层为凹凸不平表面的光阻层，使得该部分光阻层的厚度不一，从而在对钝化层进行蚀刻时，可以使得对应于栅极层的钝化层的表面被蚀刻为凹凸不平的表面。
以上对本申请实施例所提供的一种薄膜晶体管及其制造方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
Claims (10)
1.一种薄膜晶体管，其特征在于，包括：
基板；
形成于所述基板上的栅极层；
形成于所述基板上、且覆盖所述栅极层的栅极绝缘层；
形成于所述栅极绝缘层上的半导体层，所述半导体层包括沟道区；
形成于所述半导体层上的源极层和漏极层，所述源极层和漏极层间隔所述沟道区而相对设置；
形成于所述栅极绝缘层、源极层、漏极层以及所述半导体层的沟道区上的钝化层；
其中，对应于所述沟道区的钝化层具有凹凸表面。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述凹凸表面为凹凸均匀的锯齿状表面。
3.根据权利要求1所述的薄膜晶体管，其特征在于，所述沟道区的垂直投影区域位于所述栅极层的垂直投影区域内，对应于所述栅极层的钝化层具有凹凸表面。
4.根据权利要求1所述的薄膜晶体管，其特征在于，对应于所述漏极层的钝化层设置有通孔，所述通孔用于实现所述漏极层和透明电极层的连接。
5.根据权利要求1所述的薄膜晶体管，其特征在于，所述钝化层为SiNx层，所述半导体层为A-si层。
6.一种薄膜晶体管的制造方法，其特征在于，包括：
提供基板；
在所述基板上形成栅极层；
在所述基板上和所述栅极层上形成栅极绝缘层；
在所述栅极绝缘层上形成半导体层；
在所述半导体层上形成源极层和漏极层，所述源极层和漏极层间隔设置，以在所述源极层和所述漏极层之间形成所述半导体层的沟道区；
在所述栅极绝缘层、源极层、漏极层以及所述半导体层的沟道区上形成钝化层；
对所述钝化层进行蚀刻，以使得对应于所述沟道区的钝化层具有凹凸表面。
7.根据权利要求6所述的制造方法，其特征在于，所述对所述钝化层进行蚀刻，包括：
提供一光罩，所述光罩上设置有多个第一透光孔和一个第二透光孔，所述第一透光孔的宽度小于曝光机的解析度；
在所述钝化层上形成光阻层，并将光罩罩设在所述光阻层上，其中所述多个第一透光孔位于与所述沟道区对应的光阻层上方，所述第二透光孔位于与所述漏极层对应的光阻层上方；
利用所述曝光机对光阻层进行曝光；
对曝光后的所述光阻层进行显影处理，以除去曝光的光阻层；
以显影后的光阻层为掩模对所述钝化层进行蚀刻，以使得对应于所述沟道区的钝化层具有凹凸表面，并在对应于所述漏极层的钝化层中形成通孔。
8.根据权利要求7所述的制造方法，其特征在于，所述多个第一透光孔位于与所述栅极层对应的光阻层上方；
所述在所述半导体层上形成源极层和漏极层，所述源极层和漏极层间隔设置，以在所述源极层和所述漏极层之间形成所述半导体层的沟道区，包括：使所述沟道区的垂直投影区域位于所述栅极层的垂直投影区域内。
9.根据权利要求6所述的制造方法，其特征在于，所述对所述钝化层进行蚀刻，包括：
提供一光罩，所述光罩上设置有半透膜区域以及一透光孔；
在所述钝化层上形成光阻层，并将光罩罩设在所述光阻层上，其中所述半透膜区域位于与所述沟道区对应的光阻层上方，所述透光孔位于与所述漏极层对应的光阻层上方；
利用曝光机对光阻层进行曝光；
对曝光后的所述光阻层进行显影处理，以除去曝光的光阻层；
以显影后的光阻层为掩模对所述钝化层进行蚀刻，以使得对应于所述沟道区的钝化层具有凹凸表面，并在对应于所述漏极层的钝化层中形成通孔。
10.根据权利要求6所述的制造方法，其特征在于，所述钝化层为SiNx层，所述半导体层为A-si层。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811183212.2A CN109378345A (zh) | 2018-10-11 | 2018-10-11 | 薄膜晶体管及其制造方法 |
| PCT/CN2019/070329 WO2020073547A1 (zh) | 2018-10-11 | 2019-01-04 | 薄膜晶体管及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811183212.2A CN109378345A (zh) | 2018-10-11 | 2018-10-11 | 薄膜晶体管及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109378345A true CN109378345A (zh) | 2019-02-22 |
Family
ID=65402957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811183212.2A Pending CN109378345A (zh) | 2018-10-11 | 2018-10-11 | 薄膜晶体管及其制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN109378345A (zh) |
| WO (1) | WO2020073547A1 (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110120427A (zh) * | 2019-04-28 | 2019-08-13 | 深圳市华星光电半导体显示技术有限公司 | 一种薄膜晶体管结构 |
| CN113488517A (zh) * | 2021-06-28 | 2021-10-08 | 深圳市华星光电半导体显示技术有限公司 | 显示面板的制作方法及光罩 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN205789970U (zh) * | 2016-05-03 | 2016-12-07 | 厦门天马微电子有限公司 | 一种阵列基板、显示面板及显示装置 |
| CN106298646A (zh) * | 2016-08-17 | 2017-01-04 | 深圳市华星光电技术有限公司 | Tft基板的制作方法 |
| CN106684103A (zh) * | 2017-02-28 | 2017-05-17 | 厦门天马微电子有限公司 | 阵列基板、显示面板及显示装置 |
| CN107731853A (zh) * | 2017-09-27 | 2018-02-23 | 武汉华星光电技术有限公司 | 一种阵列基板、掩膜板及阵列基板制作方法 |
| US20180090377A1 (en) * | 2016-01-11 | 2018-03-29 | Boe Technology Group Co., Ltd. | Array substrate, manufacturing method thereof, and display device |
-
2018
- 2018-10-11 CN CN201811183212.2A patent/CN109378345A/zh active Pending
-
2019
- 2019-01-04 WO PCT/CN2019/070329 patent/WO2020073547A1/zh active Application Filing
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20180090377A1 (en) * | 2016-01-11 | 2018-03-29 | Boe Technology Group Co., Ltd. | Array substrate, manufacturing method thereof, and display device |
| CN205789970U (zh) * | 2016-05-03 | 2016-12-07 | 厦门天马微电子有限公司 | 一种阵列基板、显示面板及显示装置 |
| CN106298646A (zh) * | 2016-08-17 | 2017-01-04 | 深圳市华星光电技术有限公司 | Tft基板的制作方法 |
| CN106684103A (zh) * | 2017-02-28 | 2017-05-17 | 厦门天马微电子有限公司 | 阵列基板、显示面板及显示装置 |
| CN107731853A (zh) * | 2017-09-27 | 2018-02-23 | 武汉华星光电技术有限公司 | 一种阵列基板、掩膜板及阵列基板制作方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110120427A (zh) * | 2019-04-28 | 2019-08-13 | 深圳市华星光电半导体显示技术有限公司 | 一种薄膜晶体管结构 |
| CN113488517A (zh) * | 2021-06-28 | 2021-10-08 | 深圳市华星光电半导体显示技术有限公司 | 显示面板的制作方法及光罩 |
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| Publication number | Publication date |
|---|---|
| WO2020073547A1 (zh) | 2020-04-16 |
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