CN109216363A - 存储器结构及其制造方法 - Google Patents

存储器结构及其制造方法 Download PDF

Info

Publication number
CN109216363A
CN109216363A CN201710545488.XA CN201710545488A CN109216363A CN 109216363 A CN109216363 A CN 109216363A CN 201710545488 A CN201710545488 A CN 201710545488A CN 109216363 A CN109216363 A CN 109216363A
Authority
CN
China
Prior art keywords
memory cell
protective layer
layer
cell structure
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710545488.XA
Other languages
English (en)
Other versions
CN109216363B (zh
Inventor
蔡易宗
杨祐俊
林芳纬
郭信利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Priority to CN201710545488.XA priority Critical patent/CN109216363B/zh
Priority to US15/677,033 priority patent/US10438957B2/en
Publication of CN109216363A publication Critical patent/CN109216363A/zh
Priority to US16/529,815 priority patent/US10529726B2/en
Application granted granted Critical
Publication of CN109216363B publication Critical patent/CN109216363B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895Local interconnects; Local pads, as exemplified by patent document EP0896365
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291Oxides or nitrides or carbides, e.g. ceramics, glass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3171Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • H01L23/3192Multilayer coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401Multistep manufacturing processes
    • H01L29/4011Multistep manufacturing processes for data storage electrodes
    • H01L29/40114Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324Gate electrodes for transistors with a floating gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/788Field effect transistors with field effect produced by an insulated gate with floating gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/792Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种存储器结构,包括基底、存储单元结构与保护层结构。存储单元结构设置在基底上,且具有相对的第一侧与第二侧。保护层结构覆盖存储单元结构。保护层结构的材料为氮化物。保护层结构为连续结构。邻近于存储单元结构的第二侧的保护层结构的高度高于邻近于存储单元结构的第一侧的保护层结构的高度。本发明还提供该存储器结构的制造方法。上述存储器结构及其制造方法可具有较佳的高温数据保存能力。

Description

存储器结构及其制造方法
技术领域
本发明涉及一种半导体结构及其制造方法,尤其涉及一种存储器结构及其制造方法。
背景技术
对于存储器元件(如,快闪存储器)而言,数据的保存为其最重要的特性之一,因此如何提升存储器元件的可靠度一直以来为业界所探讨的方向。
然而,传统处理利用蚀刻处理定义接触窗时,时常造成存储单元顶部侧角的损伤,而影响介电层对于存储单元的包覆性,导致信赖性问题。此外,在用以包覆存储单元结构的氮化物层的包覆性不佳的情况下,将会造成氮化物层不连续,而在氮化物层中形成裂口(breach),因此会导致高温数据保存能力下滑,进而使得存储器元件的可靠度不佳且会造成良率的损失。
发明内容
本发明提供一种存储器结构及其制造方法,其可具有较佳的高温数据保存能力。
本发明提出一种存储器结构,包括基底、存储单元结构与保护层结构。存储单元结构设置在基底上,且具有相对的第一侧与第二侧。保护层结构覆盖存储单元结构。保护层结构的材料为氮化物。保护层结构为连续结构。邻近于存储单元结构的第二侧的保护层结构的高度高于邻近于存储单元结构的第一侧的保护层结构的高度。
本发明提出一种存储器结构的制造方法,包括以下步骤。在基底上形成存储单元结构。存储单元结构具有相对的第一侧与第二侧。形成覆盖存储单元结构的保护层结构。保护层结构的材料为氮化物。保护层结构为连续结构。邻近于存储单元结构的第二侧的保护层结构的高度高于邻近于存储单元结构的第一侧的保护层结构的高度。
基于上述,在本发明所提出的存储器结构及其制造方法中,保护层结构的材料为氮化物,保护层结构为连续结构,且邻近于存储单元结构的第二侧的保护层结构的高度高于邻近于存储单元结构的第一侧的保护层结构的高度。因此,保护层结构对于存储单元结构具有较佳的包覆性,进而可使得存储器结构具有较佳的高温数据保存能力,藉此能够提升存储器结构的可靠度与良率。
为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合附图作详细说明如下。
附图说明
图1A至图1G为本发明一实施例的存储器结构的制造流程剖面图;
图2A至图2G为本发明另一实施例在接续图1B的步骤之后的存储器结构的制造流程剖面图。
附图标号说明:
100:基底
102:存储单元结构
104:第一介电层
106:电荷存储结构
108:第二介电层
110:第一导体层
112:金属硅化物层
114:第一顶盖层
116:第二顶盖层
118:第一间隙壁
120:第二间隙壁
122:第三介电层
124:牺牲材料层
124a:牺牲层
126:第一开口
128:图案化硬罩幕层
130、200:衬层
130a:保护层
132、202:第四介电层
134、210:保护层结构
136:凹口
138、206:第二开口
140、212:第二导体层
142、214:存储器结构
200a:第一保护层
204:第二保护材料层
204a:第二保护层
208:第三保护材料层
208a:第三保护层
H1、H2、H3、H4:高度
具体实施方式
请参照图1A,在基底100上形成存储单元结构102。存储单元结构102具有相对的第一侧S1与第二侧S2。举例来说,第一侧S1可为漏极侧,且第二侧S2可为源极侧,但本发明并不以此为限。
存储单元结构102可包括第一介电层104、电荷存储结构106、第二介电层108与第一导体层110。第一介电层104设置在基底100上。
电荷存储结构106设置在第一介电层104上。电荷存储结构106可为浮置栅极。
第二介电层108设置在电荷存储结构106上。第二介电层108的材料可为单层结构或多层结构。
第一导体层110设置在第二介电层108上。第一导体层110可用以作为控制栅极。
此外,存储单元结构102更可包括金属硅化物层112、第一顶盖层114与第二顶盖层116中的至少一层。金属硅化物层112设置在第一导体层110上。金属硅化物层112的材料例如是硅化镍或硅化钴。金属硅化物层112的形成方法例如是进行自对准金属硅化物处理。第一顶盖层114设置在金属硅化物层112上。第一顶盖层114的材料例如是氮化物,如氮化硅。第一顶盖层114的形成方法例如是化学气相沉积法。第二顶盖层116设置在第一顶盖层114上。第二顶盖层116的材料例如是氧化物,如由四乙氧基硅烷(TEOS)作为反应气体所形成的氧化硅。第二顶盖层116的形成方法例如是化学气相沉积法。
在存储单元结构102的第一侧S1的侧壁上与存储单元结构102的第二侧S2的侧壁上的可形成第一间隙壁118。第一间隙壁118的材料例如是氮化物,如氮化硅。此外,在第一间隙壁118与存储单元结构102之间更可选择性地形成第二间隙壁120。第二间隙壁120的材料例如是氧化物,如氧化硅。第二间隙壁120与第一间隙壁118的形成方法例如是先依序形成共形的第二间隙壁材料层(未示出)与第一间隙壁材料层(未示出),再对第二间隙壁材料层与第一间隙壁材料层进行回蚀刻处理。回蚀刻处理例如是干式蚀刻处理。
接着,可形成覆盖存储单元结构102与第一间隙壁118的第三介电层122。第三介电层122的材料例如是氧化物,如由四乙氧基硅烷(TEOS)作为反应气体所形成的氧化硅。第三介电层122的形成方法例如是化学气相沉积法。
然后,可在第三介电层122上形成牺牲材料层124,且牺牲材料层124填入位于存储单元结构102的第二侧S2的第一开口126。牺牲材料层124的材料例如是多晶硅。
接下来,可在牺牲材料层124上形成图案化硬罩幕层128。图案化硬罩幕层128的材料例如是氮化物,如氮化硅。
请参照图1B,可利用图案化硬罩幕层128作为罩幕,移除部分牺牲材料层124,而形成填入位于存储单元结构102的第二侧S2的第一开口126的牺牲层124a。牺牲层124a覆盖位于存储单元结构102的邻近于第二侧S2的顶面上的第三介电层122。在此实施例中,在形成牺牲层124a之后,图案化硬罩幕层128可残留于牺牲层124a上,但本发明并不以此为限。
请参照图1C,可移除部分第三介电层122,而暴露出位于存储单元结构102的第一侧S1的第一间隙壁118且暴露出位于存储单元结构102的第二侧S2的第一间隙壁118的顶部。部分第三介电层122的移除方法例如是SiCoNi蚀刻法或湿式蚀刻法。在移除部分第三介电层122的过程中,可能会同时移除部分第二顶盖层116。在此实施例中,是以完全移除第二顶盖层116来进行说明。在另一实施例中,亦可留下部分第二顶盖层116。
请参照图1D,可在存储单元结构102上、牺牲层124a上与图案化硬罩幕层128上共形地形成衬层130。衬层130连接于第一间隙壁118。衬层130的材料例如是氮化物,如氮化硅。衬层130的形成方法例如是化学气相沉积法。
请参照图1E,可形成覆盖衬层130的第四介电层132。第四介电层132的材料例如是氧化物,如硼磷硅玻璃(BPSG)。第四介电层132的形成方法例如是化学气相沉积法。
请参照图1F,可移除部分第四介电层132、图案化硬罩幕层128与部分衬层130,以暴露出牺牲层124a的顶面,其中未被移除的衬层130形成保护层130a。保护层130a与第一间隙壁118连接而形成保护层结构134。部分第四介电层132与部分衬层130的移除方法例如是化学机械研磨法。
藉此,可形成覆盖存储单元结构102的顶面、第一侧S1的侧壁与第二侧S2的侧壁的保护层结构134。保护层结构134的材料为氮化物。保护层结构134为连续结构。在此实施例中,“连续结构”是指保护层结构134所包含的各构件(如,保护层130a与第一间隙壁118)之间的连接关系为直接连接而形成连续膜层。邻近于存储单元结构102的第二侧S2的保护层结构134的高度H2高于邻近于存储单元结构102的第一侧S1的保护层结构134的高度H1。藉此,可使得邻近于存储单元结构102的第二侧S2的保护层结构134具有较厚的厚度。邻近于存储单元结构102的第二侧S2的部分保护层130a可具有凹口136,且凹口136朝向存储单元结构102的第一侧S1。
请参照图1G,可移除牺牲层124a,而在第四介电层132中形成第二开口138。牺牲层124a的移除方法例如是干式蚀刻法。
接着,可移除由第二开口138所暴露且位于基底100上的第三介电层122与第一介电层104。部分第三介电层122与部分第一介电层104的移除方法例如是干式蚀刻法。
然后,可在第二开口138中形成第二导体层140。第二导体层140的材料例如是金属,如钨。第二导体层140的形成方法例如是金属镶嵌法或组合使用沉积处理与蚀刻处理。此外,在第二导体层140与基底100之间可选择性地形成阻障层(未示出)。阻障层的材料可为Ti、TiN或其组合。
基于上述实施例可知,在上述存储器结构142的制造方法中,保护层结构134的材料为氮化物,保护层结构134为连续结构,且邻近于存储单元结构102的第二侧S2的保护层结构134的高度H2高于邻近于存储单元结构102的第一侧S1的保护层结构134的高度H1。因此,保护层结构134对于存储单元结构102具有较佳的包覆性,进而可使得存储器结构142具有较佳的高温数据保存能力,藉此能够提升存储器结构142的可靠度与良率。
以下,通过图1G来说明上述实施例的存储器结构142。
请参照图1G,存储器结构142包括基底100、存储单元结构102与保护层结构134。此外,存储器结构142更可包括第一间隙壁118、第二间隙壁120、第三介电层122、第四介电层132与第二导体层140中的至少一个。存储单元结构102设置在基底100上,且具有相对的第一侧S1与第二侧S2。保护层结构134覆盖存储单元结构102。保护层结构134的材料为氮化物。保护层结构134为连续结构。邻近于存储单元结构102的第二侧S2的保护层结构134的高度H2高于邻近于存储单元结构102的第一侧S1的保护层结构134的高度H1。保护层结构134可包括保护层130a与第一间隙壁118。保护层130a设置在存储单元结构102的顶面上与存储单元结构102的第一侧S1的第一间隙壁118上。第一间隙壁118设置在存储单元结构102的第一侧S1的侧壁上与存储单元结构102的第二侧S2的侧壁上,且连接于保护层130a。邻近于存储单元结构102的第二侧S2的部分保护层130a可具有凹口136,且凹口136朝向存储单元结构102的第一侧S1。第二间隙壁120设置在第一间隙壁118与存储单元结构102之间。第三介电层122覆盖位于存储单元结构102的第二侧S2的第一间隙壁118。第四介电层132覆盖存储单元结构102,且具有第二开口138。第二开口138暴露出位于存储单元结构102的第二侧S2的基底100。第二导体层140填入第二开口138中。此外,存储器结构142的各构件的材料、特性、形成方法与配置方式已于上述实施例中进行详尽地说明,于此不再重复说明。
图2A至图2G与图1B中相似的构件使用相同的符号表示并省略其说明。
请参照图2A,可在第三介电层122上、牺牲层124a上与图案化硬罩幕层128上共形地形成衬层200。衬层200的材料例如是氮化物,如氮化硅。衬层200的形成方法例如是化学气相沉积法。
请参照图2B,可形成覆盖衬层200的第四介电层202。第四介电层202的材料例如是氧化物,如硼磷硅玻璃(BPSG)。第四介电层202的形成方法例如是化学气相沉积法。
请参照图2C,可移除部分第四介电层202、图案化硬罩幕层128与部分衬层200,以暴露出牺牲层124a的顶面,其中未被移除的衬层200形成第一保护层200a。部分第四介电层202与部分衬层200的移除方法例如是化学机械研磨法。
请参照图2D,可移除部分牺牲层124a,直到暴露出位于存储单元结构102的邻近于第二侧S2的顶面上的第三介电层122。在另一实施例中,在没有形成第三介电层122的情况下,可移除部分牺牲层124a,直到暴露出存储单元结构102的邻近于第二侧S2的顶面。部分牺牲层124a的移除方法例如是干式蚀刻法。
接着,可在第四介电层202上、第一保护层200a上、第三介电层122上与牺牲层124a上共形地形成第二保护材料层204。第二保护材料层204的材料例如是氮化物,如氮化硅。第二保护材料层204的形成方法例如是化学气相沉积法。
请参照图2E,可对第二保护材料层204进行回蚀刻处理,而在存储单元结构102的邻近于第二侧S2的顶面上形成第二保护层204a,其中第二保护层204a连接于第一保护层200a。回蚀刻处理例如是干式蚀刻处理。
接着,可移除牺牲层124a,而在第四介电层202中形成第二开口206。牺牲层124a的移除方法例如是干式蚀刻法。
请参照图2F,在第四介电层202上、第一保护层200a上、第二保护层204a上与第三介电层122上共形地形成第三保护材料层208。第三保护材料层208的材料例如是氮化物,如氮化硅。第三保护材料层208的形成方法例如是化学气相沉积法。
请参照图2G,对第三保护材料层208进行回蚀刻处理,而在存储单元结构102的第二侧S2的侧壁上与第二保护层204a上形成第三保护层208a。第三保护层208a连接于第二保护层204a。回蚀刻处理例如是干式蚀刻处理。
藉此,可由第一保护层200a、第二保护层204a与第三保护层208a形成覆盖存储单元结构102的保护层结构210。详细而言,保护层结构210可覆盖存储单元结构102的顶面、第一侧S1的侧壁与第二侧S2的侧壁。保护层结构210的材料为氮化物。保护层结构210为连续结构。在此实施例中,“连续结构”是指保护层结构210所包含的各构件(如,第一保护层200a、第二保护层204a与第三保护层208a)之间的连接关系为直接连接而形成连续膜层。邻近于存储单元结构102的第二侧S2的保护层结构210的高度H4高于邻近于存储单元结构102的第一侧S1的保护层结构210的高度H3。藉此,可使得邻近于存储单元结构102的第二侧S2的保护层结构210具有较厚的厚度。
接着,可移除由第二开口206所暴露且位于基底100上的第三介电层122与第一介电层104。部分第三介电层122与部分第一介电层104的移除方法例如是干式蚀刻法。
然后,可在第二开口206中形成第二导体层212。第二导体层212的材料例如是金属,如钨。第二导体层212的形成方法例如是金属镶嵌法或组合使用沉积处理与蚀刻处理。此外,在第二导体层212与基底100之间可选择性地形成阻障层(未示出)。阻障层的材料可为Ti、TiN或其组合。
基于上述实施例可知,在上述存储器结构214的制造方法中,保护层结构210的材料为氮化物,保护层结构210为连续结构,且邻近于存储单元结构102的第二侧S2的保护层结构210的高度H4高于邻近于存储单元结构102的第一侧S1的保护层结构210的高度H3。因此,保护层结构210对于存储单元结构102具有较佳的包覆性,进而可使得存储器结构214具有较佳的高温数据保存能力,藉此能够提升存储器结构214的可靠度与良率。
以下,通过图2G来说明上述实施例的存储器结构214。
请参照图1G,存储器结构214包括基底100、存储单元结构102与保护层结构210。此外,存储器结构214更可包括第一间隙壁118、第二间隙壁120、第三介电层122、第四介电层202与第二导体层212中的至少一者。存储单元结构102设置在基底100上,且具有相对的第一侧S1与第二侧S2。保护层结构210覆盖存储单元结构102。保护层结构210的材料为氮化物。保护层结构210为连续结构。邻近于存储单元结构102的第二侧S2的保护层结构210的高度H4高于邻近于存储单元结构102的第一侧S1的保护层结构210的高度H3。保护层结构210包括第一保护层200a、第二保护层204a与第三保护层208a。第一保护层200a设置在存储单元结构102的顶面上与存储单元结构102的第一侧S1的侧壁上。第二保护层204a设置在存储单元结构102的邻近于第二侧S2的顶面上,且连接于第一保护层200a。第三保护层208a设置在存储单元结构102的第二侧S2的侧壁上与第二保护层204a上,且连接于第二保护层204a。第一间隙壁118设置在存储单元结构102的第一侧S1的侧壁上与存储单元结构102的第二侧S2的侧壁上。第二间隙壁120设置在第一间隙壁118与存储单元结构102之间。第三介电层122覆盖位于存储单元结构102的第二侧S2的第一间隙壁118,且更可覆盖存储单元结构102的顶面与位于存储单元结构102的第一侧S1的第一间隙壁118。第四介电层202覆盖存储单元结构102,且具有第二开口206。第二开口206暴露出位于存储单元结构102的第二侧S2的基底100。第二导体层212填入第二开口206中。此外,存储器结构214的各构件的材料、特性、形成方法与配置方式已于上述实施例中进行详尽地说明,于此不再重复说明。
综上所述,在上述实施例的存储器结构及其制造方法中,保护层结构的材料为氮化物,保护层结构为连续结构,且邻近于存储单元结构的第二侧的保护层结构的高度高于邻近于存储单元结构的第一侧的保护层结构的高度。因此,保护层结构对于存储单元结构具有较佳的包覆性,进而可使得存储器结构具有较佳的高温数据保存能力,藉此能够提升存储器结构的可靠度与良率。
虽然本发明已以实施例揭示如上,然其并非用以限定本发明,任何所属技术领域中技术人员,在不脱离本发明的精神和范围内,当可作些许的更改与润饰,故本发明的保护范围当视后附的权利要求书所界定的为准。

Claims (19)

1.一种存储器结构,其特征在于,包括:
基底;
存储单元结构,设置在所述基底上,且具有相对的第一侧与第二侧;以及
保护层结构,覆盖所述存储单元结构,其中
所述保护层结构的材料为氮化物,
所述保护层结构为连续结构,且
邻近于所述存储单元结构的所述第二侧的所述保护层结构的高度高于邻近于所述存储单元结构的所述第一侧的所述保护层结构的高度。
2.根据权利要求1所述的存储器结构,其特征在于,所述存储单元结构包括:
第一介电层,设置在所述基底上;
电荷存储结构,设置在所述第一介电层上;
第二介电层,设置在所述电荷存储结构上;以及
第一导体层,设置在所述第二介电层上。
3.根据权利要求2所述的存储器结构,其特征在于,所述存储单元结构还包括:
金属硅化物层,设置在所述第一导体层上;
第一顶盖层,设置在所述第一导体层上;以及
第二顶盖层,设置在所述第一顶盖层上。
4.根据权利要求1所述的存储器结构,其特征在于,所述保护层结构包括第一间隙壁,设置在所述存储单元结构的所述第一侧的侧壁上与所述存储单元结构的所述第二侧的侧壁上。
5.根据权利要求4所述的存储器结构,其特征在于,还包括第二间隙壁,设置在所述第一间隙壁与所述存储单元结构之间。
6.根据权利要求4所述的存储器结构,其特征在于,还包括第三介电层,覆盖位于所述存储单元结构的所述第二侧的所述第一间隙壁。
7.根据权利要求6所述的存储器结构,其特征在于,所述第三介电层还覆盖所述存储单元结构的顶面与位于所述存储单元结构的所述第一侧的所述第一间隙壁。
8.根据权利要求4所述的存储器结构,其特征在于,所述保护层结构还包括保护层,设置在所述存储单元结构的顶面上与所述存储单元结构的所述第一侧的所述第一间隙壁上,且连接于所述第一间隙壁。
9.根据权利要求8所述的存储器结构,其特征在于,邻近于所述存储单元结构的所述第二侧的部分所述保护层具有凹口,且所述凹口朝向所述存储单元结构的所述第一侧。
10.根据权利要求1所述的存储器结构,其特征在于,所述保护层结构包括:
第一保护层,设置在所述存储单元结构的顶面上与所述存储单元结构的所述第一侧的侧壁上;
第二保护层,设置在所述存储单元结构的邻近于所述第二侧的顶面上,且连接于所述第一保护层;以及
第三保护层,设置在所述存储单元结构的所述第二侧的侧壁上与所述第二保护层上,且连接于所述第二保护层。
11.根据权利要求1所述的存储器结构,其特征在于,还包括:
第四介电层,覆盖所述存储单元结构,且具有开口,其中所述开口暴露出位于所述存储单元结构的所述第二侧的所述基底;以及
第二导体层,填入所述开口中。
12.一种存储器结构的制造方法,其特征在于,包括:
在基底上形成存储单元结构,其中所述存储单元结构具有相对的第一侧与第二侧;以及
形成覆盖所述存储单元结构的保护层结构,其中
所述保护层结构的材料为氮化物,
所述保护层结构为连续结构,且
邻近于所述存储单元结构的所述第二侧的所述保护层结构的高度高于邻近于所述存储单元结构的所述第一侧的所述保护层结构的高度。
13.根据权利要求12所述的存储器结构的制造方法,其特征在于,所述保护层结构的形成方法包括:
在所述存储单元结构的所述第一侧的侧壁上与所述存储单元结构的所述第二侧的侧壁上形成第一间隙壁;
形成覆盖所述存储单元结构与所述第一间隙壁的第三介电层;
形成填入位于所述存储单元结构的所述第二侧的第一开口的牺牲层,其中所述牺牲层覆盖位于所述存储单元结构的邻近于所述第二侧的顶面上的所述第三介电层;
移除部分所述第三介电层,而暴露出位于所述存储单元结构的所述第一侧的所述第一间隙壁且暴露出位于所述存储单元结构的所述第二侧的所述第一间隙壁的顶部;
在所述存储单元结构上与所述牺牲层上共形地形成衬层,其中所述衬层连接于所述第一间隙壁;
形成覆盖所述衬层的第四介电层;以及
移除部分所述第四介电层与部分所述衬层,以暴露出所述牺牲层的顶面,其中未被移除的所述衬层形成保护层,且所述保护层与所述第一间隙壁连接而形成所述保护层结构。
14.根据权利要求13所述的存储器结构的制造方法,其特征在于,还包括:
移除所述牺牲层,而在所述第四介电层中形成第二开口;
移除由所述第二开口所暴露且位于所述基底上的所述第三介电层;以及
在所述第二开口中形成第二导体层。
15.根据权利要求12所述的存储器结构的制造方法,其特征在于,所述保护层结构的形成方法包括:
形成填入位于所述存储单元结构的所述第二侧的第一开口的牺牲层,其中所述牺牲层覆盖所述存储单元结构的邻近于所述第二侧的顶面;
在所述存储单元结构上与所述牺牲层上共形地形成衬层;
形成覆盖所述衬层的第四介电层;
移除部分所述第四介电层与部分所述衬层,以暴露出所述牺牲层的顶面,其中未被移除的所述衬层形成第一保护层;
移除部分牺牲层,直到暴露出所述存储单元结构的邻近于所述第二侧的顶面;
在所述存储单元结构的邻近于所述第二侧的顶面上形成第二保护层,其中所述第二保护层连接于所述第一保护层;
移除所述牺牲层,而在所述第四介电层中形成第二开口;以及
在所述存储单元结构的所述第二侧的侧壁上与所述第二保护层上形成第三保护层,其中所述第三保护层连接于所述第二保护层,其中
由所述第一保护层、所述第二保护层与所述第三保护层形成所述保护层结构。
16.根据权利要求15所述的存储器结构的制造方法,其特征在于,所述第二保护层结构的形成方法包括:
在所述第四介电层上、所述第一保护层上、所述存储单元结构上与所述牺牲层上共形地形成第二保护材料层;以及
对所述第二保护材料层进行回蚀刻处理。
17.根据权利要求15所述的存储器结构的制造方法,其特征在于,所述第三保护层结构的形成方法包括:
在所述第四介电层上、所述第一保护层上、所述第二保护层上与所述存储单元结构上共形地形成第三保护材料层;以及
对所述第三保护材料层进行回蚀刻处理。
18.根据权利要求15所述的存储器结构的制造方法,其特征在于,还包括在形成所述牺牲层之前,在所述存储单元结构的所述第一侧的侧壁上与所述存储单元结构的所述第二侧的侧壁上形成第一间隙壁。
19.根据权利要求18所述的存储器结构的制造方法,其特征在于,还包括:
形成覆盖所述存储单元结构与所述第一间隙壁的第三介电层;
移除由所述第二开口所暴露且位于所述基底上的所述第三介电层;以及
在所述第二开口中形成第二导体层。
CN201710545488.XA 2017-07-06 2017-07-06 存储器结构及其制造方法 Active CN109216363B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201710545488.XA CN109216363B (zh) 2017-07-06 2017-07-06 存储器结构及其制造方法
US15/677,033 US10438957B2 (en) 2017-07-06 2017-08-15 Memory structure and manufacturing method thereof
US16/529,815 US10529726B2 (en) 2017-07-06 2019-08-02 Method of manufacturing memory structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710545488.XA CN109216363B (zh) 2017-07-06 2017-07-06 存储器结构及其制造方法

Publications (2)

Publication Number Publication Date
CN109216363A true CN109216363A (zh) 2019-01-15
CN109216363B CN109216363B (zh) 2020-10-16

Family

ID=64903436

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710545488.XA Active CN109216363B (zh) 2017-07-06 2017-07-06 存储器结构及其制造方法

Country Status (2)

Country Link
US (2) US10438957B2 (zh)
CN (1) CN109216363B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI697101B (zh) * 2018-11-08 2020-06-21 華邦電子股份有限公司 半導體結構及其形成方法
TWI704648B (zh) * 2019-11-20 2020-09-11 華邦電子股份有限公司 記憶體裝置的製造方法
US11245026B2 (en) * 2019-11-22 2022-02-08 Winbond Electronics Corp. Memory devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040264270A1 (en) * 2003-05-15 2004-12-30 Hiroshi Iwata Semiconductor storage device and manufacturing method therefor, semiconductor device, portable electronic equipment and IC card
US20060051908A1 (en) * 2004-09-07 2006-03-09 Kabushiki Kaisha Toshiba Method of fabricating semiconductor device
CN101005049A (zh) * 2006-01-19 2007-07-25 力晶半导体股份有限公司 非挥发性存储器与浮置栅极层的制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5332947A (en) 1976-09-08 1978-03-28 Hitachi Ltd Ventilating apparatus
US6486506B1 (en) * 1999-11-01 2002-11-26 Advanced Micro Devices, Inc. Flash memory with less susceptibility to charge gain and charge loss
US6242306B1 (en) 2000-07-28 2001-06-05 Advanced Micro Devices Dual bit isolation scheme for flash memory devices having polysilicon floating gates
JP4390452B2 (ja) * 2002-12-27 2009-12-24 Necエレクトロニクス株式会社 不揮発性メモリの製造方法
US7292599B2 (en) * 2003-03-25 2007-11-06 Lucent Technologies Method for provisioning a permanent virtual circuit in an ATM network
US7382054B2 (en) 2006-04-07 2008-06-03 Macronix International Co., Ltd. Method for forming self-aligned contacts and local interconnects simultaneously
JP5320163B2 (ja) 2009-05-26 2013-10-23 富士フイルム株式会社 撮像レンズおよび撮像装置
JP5332947B2 (ja) 2009-06-25 2013-11-06 富士通セミコンダクター株式会社 半導体装置の製造方法
CN105161463B (zh) 2014-05-30 2018-04-03 华邦电子股份有限公司 减少存储单元临界电压偏移的方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040264270A1 (en) * 2003-05-15 2004-12-30 Hiroshi Iwata Semiconductor storage device and manufacturing method therefor, semiconductor device, portable electronic equipment and IC card
US20060051908A1 (en) * 2004-09-07 2006-03-09 Kabushiki Kaisha Toshiba Method of fabricating semiconductor device
CN101005049A (zh) * 2006-01-19 2007-07-25 力晶半导体股份有限公司 非挥发性存储器与浮置栅极层的制造方法

Also Published As

Publication number Publication date
CN109216363B (zh) 2020-10-16
US20190013322A1 (en) 2019-01-10
US10529726B2 (en) 2020-01-07
US20190355732A1 (en) 2019-11-21
US10438957B2 (en) 2019-10-08

Similar Documents

Publication Publication Date Title
US10559571B2 (en) Methods of fabricating semiconductor memory devices
CN102543944B (zh) 半导体器件及其制造方法
JP4827639B2 (ja) 半導体装置およびその製造方法
TW201401442A (zh) 半導體元件的製造方法
CN109216363A (zh) 存储器结构及其制造方法
TWI618195B (zh) 記憶體結構及其製造方法
TWI582841B (zh) 製造電晶體閘極之方法及包含電晶體閘極之半導體裝置
US20150270336A1 (en) Method for manufacturing structure having air gap
JP2006191056A (ja) リセスされたストレージノードコンタクトプラグを有する半導体メモリ装置の製造方法
JP2008091368A (ja) 半導体装置及びその製造方法
TWI512900B (zh) 記憶體的製造方法
US7713855B2 (en) Method for forming bit-line contact plug and transistor structure
TWI435416B (zh) 記憶體的製造方法
US20210043568A1 (en) Vertical semiconductor devices
CN107731730A (zh) 半导体结构的形成方法
US20070246769A1 (en) Semiconductor device including adjacent two interconnection lines having different distances therebetween
CN102157435A (zh) 接触孔形成方法
US20160064269A1 (en) Semiconductor device and manufacturing method thereof
TWI774410B (zh) 半導體元件及其形成方法
JP2006191097A (ja) 半導体メモリ装置及びその製造方法
KR100643568B1 (ko) 반도체소자의 깊은 콘택홀 형성 방법
US11482448B2 (en) Planarization method of a capping insulating layer, a method of forming a semiconductor device using the same, and a semiconductor device formed thereby
US20230017264A1 (en) Semiconductor device and method of forming the same
TWI671853B (zh) 防止產生孔洞的半導體結構及其製造方法
US20240266216A1 (en) Metal structures with seams

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant