CN109196776A - 在多个堆叠绝缘体上实现的无源组件 - Google Patents

在多个堆叠绝缘体上实现的无源组件 Download PDF

Info

Publication number
CN109196776A
CN109196776A CN201780030220.0A CN201780030220A CN109196776A CN 109196776 A CN109196776 A CN 109196776A CN 201780030220 A CN201780030220 A CN 201780030220A CN 109196776 A CN109196776 A CN 109196776A
Authority
CN
China
Prior art keywords
insulator
conductor
via hole
electrically coupled
side wall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201780030220.0A
Other languages
English (en)
Inventor
C·H·芸
D·D·金
金钟海
M·F·维勒兹
左丞杰
D·F·伯迪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN109196776A publication Critical patent/CN109196776A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/0115—Frequency selective two-port networks comprising only inductors and capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H1/00—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network
    • H03H2001/0021—Constructional details
    • H03H2001/0085—Multilayer, e.g. LTCC, HTCC, green sheets

Abstract

本公开提供了集成电路装置和用于制造集成电路装置的方法。集成电路装置可以包括：第一绝缘体(201)，第一绝缘体基本上是平面的并且具有第一顶表面(201t)和与第一顶表面相对的第一底表面(201b)；设置在第一绝缘体上的第一导体(211，212)；第二绝缘体(202)，第二绝缘体基本上是平面的并且具有第二顶表面(202t)和与第二顶表面相对的第二底表面(202b)；设置在第二绝缘体上的第二导体(221，222)；以及设置在第一绝缘体(201)的第一底部导体(212)与第二绝缘体(202)的第二顶部导体(221)之间的电介质层(251)。

Description

在多个堆叠绝缘体上实现的无源组件
技术领域
本公开的各方面总体上涉及无线通信设备，并且更具体地涉及在多个堆叠绝缘体上实现的无源组件。
背景技术
无线通信设备通常包括一个或多个无源组件。无源组件可以是组成各种电路(例如滤波器、双工器等)的模拟组件。无源组件的示例包括电容器和电感器。
无线通信设备领域需要更小的无源组件。
发明内容
以下概述是仅为了帮助描述本公开的各个方面而提供的概述，并且被提供仅用于说明各方面而非限制。
在一个方面，本公开提供了一种集成电路装置。例如，集成电路装置可以包括：第一绝缘体，第一绝缘体基本上是平面的并且具有第一顶表面和与第一顶表面相对的第一底表面；设置在第一绝缘体上的第一导体；第二绝缘体，第二绝缘体基本上是平面的并且具有第二顶表面和与第二顶表面相对的第二底表面；设置在第二绝缘体上的第二导体；以及设置在第一绝缘体的第一底部导体与第二绝缘体的第二顶部导体之间的电介质层。
在另一方面，本公开提供了一种制造集成电路装置的方法。例如，该方法可以包括：在第一绝缘体上图案化和金属化第一导体，第一绝缘体基本上是平面的并且具有第一顶表面和与第一顶表面相对的第一底表面；在第二绝缘体上图案化和金属化第二导体，第二绝缘体基本上是平面的并且具有第二顶表面和与第二顶表面相对的第二底表面；以及堆叠第一绝缘体和第二绝缘体，使得电介质层设置在第一绝缘体的第一底部导体与第二绝缘体的第二顶部导体之间。
附图说明
当结合附图参考以下详细描述时，由于变得更好地理解而更容易地获得对本公开的各方面及其很多伴随优点的更完整的理解，附图仅出于说明而非限制本发明而呈现，并且在附图中：
图1A总体上示出了根据本公开的一个方面的多个堆叠绝缘体的俯视图。
图1B总体上示出了图1A的多个堆叠绝缘体的侧视图。
图2A总体上示出了根据本公开的另一方面的在多个堆叠绝缘体内实现的多个无源组件部分的俯视图。
图2B总体上示出了在图2A的多个堆叠绝缘体内实现的多个无源组件部分的侧视图。
图3A总体上示出了根据本公开的另一方面的在多个堆叠绝缘体内实现的多个无源组件部分的俯视图。
图3B总体上示出了在图3A的多个堆叠绝缘体内实现的多个无源组件部分的侧视图。
图4是总体上示出根据本公开的又一方面的用于使用多个绝缘体制造一个或多个无源组件的方法的流程图。
图5总体上示出了说明其中可以有利地采用本公开的一个方面的示例性无线通信系统的框图。
图6总体上示出了说明用于所公开的半导体IC封装件的电路、布局和逻辑设计的设计工作站的框图。
具体实施方式
在以下涉及本公开的特定方面的描述和相关附图中公开了本公开的各方面。在不脱离本发明的范围的情况下，可以设计替代方面。另外，本发明的公知元件将不再详细描述或将被省略，以免模糊本发明的相关细节。
本文中使用词语“示例性”和/或“示例”来表示“用作示例、实例或说明”。本文中描述为“示例性”和/或“示例”的任何方面不一定是被解释为优先于或优于其他方面。同样，术语“本发明的各方面”不要求本发明的所有方面都包括所讨论的特征、优点或操作模式。
如本文中使用的，术语“垂直”通常相对于其上形成有半导体封装件的衬底或载体的表面来定义。衬底或载体通常将限定“水平”平面，并且垂直方向近似于与水平平面大致正交的方向。
图1A至图1B总体上示出了根据本公开的一个方面的多个堆叠绝缘体100。图1A总体上示出了多个堆叠绝缘体100的俯视图，而图1B总体上示出了侧视图。然而，应当理解，本公开中使用的术语“顶部”、“底部”和“侧面”是严格相对于彼此而使用的相对术语，并不表示或暗示相对于重力、用于制造多个堆叠绝缘体的制造设备、或多个堆叠绝缘体100所耦合到、安装到等等的某个其他设备的任何关系。
多个堆叠绝缘体100可以包括顶部绝缘体101、中间绝缘体102和底部绝缘体103。多个堆叠绝缘体100中的每一个可以包括例如玻璃。
多个堆叠绝缘体100可以包括多个过孔111至117，例如，第一过孔111、第二过孔112、第三过孔113、第四过孔114、第五过孔115、第六过孔116和第七过孔117。如图1A所示，多个过孔111至117可以通过去除顶部绝缘体101的一部分来形成。如图1B所示，也可以去除中间绝缘体102和底部绝缘体103的类似部分。例如，顶部绝缘体101、中间绝缘体102和底部绝缘体103或其相应部分可以相对于多个过孔111至117的位置基本上相似。然后，可以对准多个堆叠绝缘体100，使得多个过孔111至117延伸穿过整个多个堆叠绝缘体100。
因此，从图1B中可以看出，多个过孔111至117中的每一个可以包括顶部和底部。例如，第一过孔111可以包括第一过孔顶部111t和第一过孔底部111b。此外，第二过孔112可以包括第二过孔顶部112t和第二过孔底部112b。此外，第三过孔113可以包括第三过孔顶部113t和第三过孔底部113b。此外，第四过孔114可以包括第四过孔顶部114t和第四过孔底部114b。
从图1A中可以看出，顶部绝缘体101的顶表面可以包括多个过孔迹线121至127和多个耦合迹线131至134。多个过孔迹线121至127和多个耦合迹线131至134在图1B中未示出。多个过孔迹线121至127和多个耦合迹线131至134可以由任何合适的材料形成，例如，诸如铜等导电材料。
多个过孔迹线121至127可以包括第一过孔迹线121、第二过孔迹线122、第三过孔迹线123、第四过孔迹线124、第五过孔迹线125、第六过孔迹线126和第七过孔迹线127。多个耦合迹线131至134可以包括第一耦合迹线131、第二耦合迹线132、第三耦合迹线133和第四耦合迹线134。过孔迹线121至127中的每一个可以分别电耦合到多个过孔111至117中的一个或多个过孔内部的一种或多种材料。多个过孔111至117内部的一种或多种材料可以包括例如导电材料、电介质材料、半导体材料或适于制造电路的任何其他材料。过孔迹线121至127中的每一个可以被配置为将多个过孔111至117内部的一种或多种材料耦合到多个耦合迹线131至134。多个耦合迹线131至134可以被配置为电耦合多个过孔迹线121至127中的两个或更多个。
在图1A至图1B所示的示例中，多个堆叠绝缘体100可以具有在其上实现的电感器和电容器。如下面将更详细描述，电感器可以形成在多个堆叠绝缘体100中。例如，第五过孔迹线125可以构成电感器的第一端子，并且第三过孔迹线123可以构成电感器的第二端子。
电感器可以形成为从第一端子延伸到第二端子的线圈形状。例如，多个耦合迹线131至133可以形成线圈形状的顶部部分。附加迹线(未示出)可以设置在例如底部绝缘体103的底表面上，以便形成线圈形状的底部部分。例如，底部迹线可以将第一过孔111电耦合到第六过孔116，将第二过孔112电耦合到第七过孔117，并且将第三过孔113电耦合到第四过孔114。
第一过孔111、第二过孔112、第三过孔113、第六过孔116和第七过孔117各自可以包括将过孔的顶部耦合到底部(例如，将第一过孔顶部111t耦合到第一过孔底部111b，将第二过孔顶部112t耦合到第二过孔底部112b，等等)的导电材料。结果，电荷可以沿着线圈形状从第一端子(第五过孔迹线125)行进到第二端子(第三过孔迹线123)，从而形成电感器。
如下面将更详细描述，电容器也可以形成在多个堆叠绝缘体100中。例如，第四过孔迹线124可以构成电容器的第一端子，并且第四耦合迹线134可以将电容器耦合到某个其他组件或设备。如下面将更详细描述，通过在其中提供合适的材料(例如，导电材料和电介质材料)，可以在过孔114内部形成电容器。例如，可以在顶部绝缘体101与中间绝缘体102之间形成电介质层。附加地或替代地，可以在中间绝缘体102与底部绝缘体103之间形成电介质层。
多个堆叠绝缘体100可以耦合到一个或多个处理器、一个或多个存储器、或者无线通信设备的一个或多个其他组件。
图2A至图2B描绘了根据本公开的另一方面的在多个堆叠绝缘体200内实现的多个无源组件部分。图2A至图2B中描绘的多个堆叠绝缘体200在某些方面可以类似于图1A至图1B中描绘的多个堆叠绝缘体100。
例如，图2A至图2B中描绘的多个堆叠绝缘体200可以包括顶部绝缘体201、中间绝缘体202和底部绝缘体203。多个堆叠绝缘体200中的每一个可以是基本上平面的，使得它们各自包括顶表面、底表面和周边。如上所述，本公开中使用的术语“顶部”、“底部”和“侧面”是严格相对于彼此而使用的相对术语，并不表示或暗示关于重力、用于制造多个堆叠绝缘体的制造设备、或多个堆叠绝缘体200所耦合到、安装到等等的某个其他设备的任何关系。考虑到这一点，顶部绝缘体201可以包括顶部绝缘体顶表面201t和顶部绝缘体底表面201b，中间绝缘体202可以包括中间绝缘体顶表面202t和中间绝缘体底表面202b，并且底部绝缘体203可以包括底部绝缘体顶表面203t和底部绝缘体底表面203b。尽管图2A至图2B中描绘的多个堆叠绝缘体200包括三个绝缘体，但是应当理解，多个堆叠绝缘体200可以包括少至两个绝缘体。此外，多个堆叠绝缘体200中的绝缘体的数目不限于最多三个绝缘体，而是可以包括任何合适的数目。
多个堆叠绝缘体200中的每一个可以包括多个通孔。第一过孔240可以延伸穿过多个堆叠绝缘体200中的每一个，并且可以具有第一过孔顶部240t和第一过孔底部240b。第一过孔240可以形成设置在多个堆叠绝缘体200上的电感器的一部分。
此外，第二过孔250可以延伸穿过多个堆叠绝缘体200中的每一个，并且可以具有第二过孔顶部250t和第二过孔底部250b。第二过孔250可以在其中具有电容器或电容器形式的一部分。
从图2A至图2B中可以理解，第一过孔240和第二过孔250可以延伸穿过多个堆叠绝缘体200中的每一个。第一过孔240和第二过孔250穿过多个堆叠绝缘体200中的每一个的延伸可以通过以下方式来促进：制造多个堆叠绝缘体200中的每一个使得它们具有穿过其形成的基本上相同的过孔，以及然后堆叠多个堆叠绝缘体200使得基本上相同的过孔基本上对准。
如图2A至图2B所示，顶部绝缘体顶部导电层211可以设置在顶部绝缘体顶表面201t上。顶部绝缘体顶部导电层211可以包括多个导电层部分，例如，顶部绝缘体顶部导电层部分211a、211b、211c、211e、211f和211g。顶部绝缘体底部导电层212可以设置在顶部绝缘体底表面201b上。顶部绝缘体底部导电层212可以包括多个导电层部分，例如，顶部绝缘体底部导电层部分212b、212c、212e和212f。顶部绝缘体侧壁导电层213可以设置在顶部绝缘体201的周边上。顶部绝缘体侧壁导电层213还可以包括多个导电层部分，例如，顶部绝缘体侧壁导电层部分213b、213c、213e和213f。
顶部绝缘体侧壁导电层部分213b可以将顶部绝缘体顶部导电层部分211b电耦合到顶部绝缘体底部导电层部分212b。顶部绝缘体侧壁导电层部分213c可以将顶部绝缘体顶部导电层部分211c电耦合到顶部绝缘体底部导电层部分212c。顶部绝缘体侧壁导电层部分213e可以将顶部绝缘体顶部导电层部分211e电耦合到顶部绝缘体底部导电层部分212e。顶部绝缘体侧壁导电层部分213f可以将顶部绝缘体顶部导电层部分211f电耦合到顶部绝缘体底部导电层部分212f。
如图2B所示，中间绝缘体顶部导电层221可以设置在中间绝缘体顶表面202t上。中间绝缘体顶部导电层221可以包括多个导电层部分，例如，中间绝缘体顶部导电层部分221b、221c、221e和221f。中间绝缘体底部导电层222可以设置在中间绝缘体底表面202b上。中间绝缘体底部导电层222可以包括多个导电层部分，例如，中间绝缘体底部导电层部分222b、222c、222e和222f。中间绝缘体侧壁导电层223可以设置在中间绝缘体202的周边上。中间绝缘体侧壁导电层223可以包括多个导电层部分，例如，中间绝缘体侧壁导电层部分223b、223c、223e和223f。
中间绝缘体侧壁导电层部分223b可以将中间绝缘体顶部导电层部分221b电耦合到中间绝缘体底部导电层部分222b。中间绝缘体侧壁导电层部分223c可以将中间绝缘体顶部导电层部分221c电耦合到中间绝缘体底部导电层部分222c。中间绝缘体侧壁导电层部分223e可以将中间绝缘体顶部导电层部分221e电耦合到中间绝缘体底部导电层部分222e。中间绝缘体侧壁导电层部分223f可以将中间绝缘体顶部导电层部分221f电耦合到中间绝缘体底部导电层部分222f。
如图2A至图2B所示，底部绝缘体顶部导电层231可以设置在底部绝缘体顶表面203t上。底部绝缘体顶部导电层231可以包括多个导电层部分，例如，底部绝缘体顶部导电层部分231b、231c、231e和231f。底部绝缘体底部导电层232可以设置在底部绝缘体底表面203b上。底部绝缘体底部导电层232可以包括多个导电层部分，例如，底部绝缘体底部导电层部分232b、232c、232d、232e和232f。底部绝缘体侧壁导电层233可以设置在底部绝缘体203的周边上。底部绝缘体侧壁导电层233可以包括多个导电层部分，例如，底部绝缘体侧壁导电层部分233b、233c、233e和233f。
底部绝缘体侧壁导电层部分233b可以将底部绝缘体顶部导电层部分231b电耦合到底部绝缘体底部导电层部分232b。底部绝缘体侧壁导电层部分233c可以将底部绝缘体顶部导电层部分231c电耦合到底部绝缘体底部导电层部分232c。底部绝缘体侧壁导电层部分233e可以将底部绝缘体顶部导电层部分231e电耦合到底部绝缘体底部导电层部分232e。底部绝缘体侧壁导电层部分233f可以将底部绝缘体顶部导电层部分231f电耦合到底部绝缘体底部导电层部分232f。
如上所述，第一过孔240可以形成设置在多个堆叠绝缘体200上的电感器的一部分。例如，电感器可以具有线圈形状并且可以形成在多个堆叠的绝缘体200上和/或多个堆叠的绝缘体200内。如先前关于图1A至图1B所述，线圈的水平部分可以水平地横跨多个堆叠绝缘体200的一个或多个表面行进，并且线圈的垂直部分可以垂直地穿过类似于第一过孔240的一个或多个过孔行进。
图2A描绘了其中顶部绝缘体顶部导电层部分211a水平地横跨顶部绝缘体201的顶部绝缘体顶表面201t行进的布置。因此，顶部绝缘体顶部导电层部分211a可以构成电感器的水平部分。图2A进一步描绘了顶部绝缘体顶部导电层部分211a电耦合到顶部绝缘体顶部导电层部分211b、211c，顶部绝缘体顶部导电层部分211b、211c将电感器的水平部分电耦合到电感器的垂直部分。
如上所述，顶部绝缘体顶部导电层部分211b、211c电耦合到与顶部绝缘体201相关联的其他导电层部分，特别是顶部绝缘体底部导电层部分212b、212c和顶部绝缘体侧壁导电层部分213b、213c。因此，与顶部绝缘体201相关联的这些导电层部分可以形成电感器的朝向第一过孔240的第一过孔底部240b延伸的垂直部分。
电感器的垂直部分可以进一步包括将与顶部绝缘体201相关联的导电层部分电耦合到与中间绝缘体202相关联的导电层部分的绝缘体间导电耦合241a和/或绝缘体间导电耦合241b。此外，电感器的垂直部分可以进一步包括将与中间绝缘体202相关联的导电层部分电耦合到与底部绝缘体203相关联的导电层部分的绝缘体间导电耦合242a和/或绝缘体间导电耦合242b。从图2B中可以理解，电感器的垂直部分可以延伸穿过多个堆叠绝缘体200到达底部绝缘体底部导电层部分232b、232c。
底部绝缘体底部导电层部分232b、232c可以形成电感器的端子。例如，如图2A至图2B所示，电感器的端子可以电耦合到设置在第二过孔250内的一个或多个电容器。电感器的端子可以通过图2A至图2B所示的底部绝缘体底部导电层部分232d电耦合到第二过孔250。然而，应当理解，底部绝缘体底部导电层部分232b、232c可以不形成电感器的端子，并且底部绝缘体底部导电层部分232d可以替代地形成电感器的另一水平部分(水平延伸横跨底部绝缘体底表面203b)并且可以通向电感器的另一垂直部分(类似于具有绝缘体间导电耦合241a、241b、242a、242b的第一过孔240)。
如图2A至图2B所示，第二过孔250可以包括设置在其中的一个或多个电容器。从图2B中可以看出，第一电容器可以包括绝缘体间电介质层251a和/或绝缘体间电介质层251b，并且第二电容器可以包括绝缘体间电介质层252a和/或绝缘体间电介质层252b。从图2B中可以理解，绝缘体间电介质层251a和/或绝缘体间电介质层251b可以将与顶部绝缘体201相关联的导电层(例如，顶部绝缘体底部导电层部分212e、212f)和与中间绝缘体202相关联的导电层(例如，中间绝缘体顶部导电层部分221e、221f)分开。此外，绝缘体间电介质层252a和/或绝缘体间电介质层252b可以将与中间绝缘体202相关联的导电层(例如，中间绝缘体底部导电层部分222e、222f)和与底部绝缘体203相关联的导电层(例如，底部绝缘体顶部导电层部分231e、231f)分开。
设置在第二过孔250内的一个或多个电容器可以从第二过孔顶部250t延伸到第二过孔底部250b，并且可以通过多个堆叠绝缘体200上的导电迹线电耦合到其他组件。如图2A至图2B所示，底部绝缘体底部导电层部分232d可以电耦合到第二过孔底部250b处的一个或多个电容器，并且顶部绝缘体顶部导电层部分211g可以电耦合到第二过孔顶部250t处的一个或多个电容器。虽然图2B描绘了包括三个绝缘体的多个堆叠绝缘体200，其中两个电容器串联地设置在三个绝缘体之间，但是应当理解，其他布置也是可能的。
图3A至图3B描绘了根据本公开的另一方面的在多个堆叠绝缘体300内实现的多个无源组件部分。图3A至图3B中描绘的多个堆叠绝缘体300在某些方面可以类似于图2A至图2B中描绘的多个堆叠绝缘体200。
例如，多个堆叠绝缘体300可以包括类似于顶部绝缘体201的顶部绝缘体301、类似于中间绝缘体202的中间绝缘体302、以及类似于底部绝缘体203的底部绝缘体303。
如图3A至图3B所示，多个导电层可以与顶部绝缘体301相关联。具体地，顶部绝缘体顶部导电层311可以类似于图2A至图2B的顶部绝缘体顶部导电层211，顶部绝缘体底部导电层312可以类似于图2A至图2B的顶部绝缘体底部导电层212，并且顶部绝缘体侧壁导电层313可以类似于图2A至图2B的顶部绝缘体侧壁导电层213。如图3A至图3B进一步所示，多个导电层可以与中间绝缘体302相关联。具体地，中间绝缘体顶部导电层321可以类似于图2A至图2B的中间绝缘体顶部导电层221，中间绝缘体底部导电层322可以类似于图2A至图2B的中间绝缘体底部导电层222，并且中间绝缘体侧壁导电层323可以类似于图2A至图2B的中间绝缘体侧壁导电层223。如图3A至图3B进一步所示，多个导电层可以与底部绝缘体303相关联。具体地，底部绝缘体顶部导电层331可以类似于图2A至图2B的底部绝缘体顶部导电层231，底部绝缘体底部导电层332可以类似于图2A至图2B的底部绝缘体底部导电层232，并且底部绝缘体侧壁导电层333可以类似于图2A至图2B的底部绝缘体侧壁导电层233。
图3A至图3B中进一步描绘的是具有第一过孔顶部340t和第一过孔底部340b的第一过孔340。类似于图2A至图2B中描绘的第一过孔240，第一过孔340可以形成设置在多个堆叠绝缘体300上的电感器的一部分。例如，电感器可以具有线圈形状，并且可以形成在多个堆叠绝缘体300上和/或多个堆叠绝缘体300内。如先前关于图1A至图1B和图2A至图2B所述，线圈的水平部分可以水平地横跨多个堆叠绝缘体300的一个或多个表面行进，并且线圈的垂直部分可以垂直地穿过类似于第一过孔340的一个或多个过孔行进。电感器的垂直部分可以进一步包括将与顶部绝缘体301相关联的导电层部分电耦合到与中间绝缘体302相关联的导电层部分的绝缘体间导电耦合341。绝缘体间导电耦合341可以类似于图2A至图2B中描绘的绝缘体间导电耦合241a、241b。
图3A至图3B中进一步描绘的是具有第二过孔顶部350t和第二过孔底部350b的第二过孔350。第二过孔350可以包括设置在其中的一个或多个电容器。例如，被包括在第二过孔350中的第一电容器可以包括类似于图2A至图2B中描绘的绝缘体间电介质层251a和/或绝缘体间电介质层251b的绝缘体间电介质层351。被包括在第二过孔350中的第二电容器可以包括类似于图2A至图2B中描绘的绝缘体间电介质层252a和/或绝缘体间电介质层252b的绝缘体间电介质层352。
从图3A至图3B中可以理解，多个堆叠绝缘体300可以通过多个绝缘层分开。绝缘层可以绝缘和/或支撑多个堆叠绝缘体300和/或设置在其上的元件。绝缘层可以包括例如叠层。例如，第一绝缘层361可以设置在顶部绝缘体顶部导电层311之上。第二绝缘层362可以设置在顶部绝缘体301的顶表面301t上。第二绝缘层362可以围绕顶部绝缘体顶部导电层311。第三绝缘层363可以设置在第一过孔340和/或第二过孔350内。第四绝缘层364可以设置在顶部绝缘体301的底表面301b上。第四绝缘层364可以围绕顶部绝缘体底部导电层312。
第五绝缘层365可以设置在顶部绝缘体301与中间绝缘体302之间。第五绝缘层365可以围绕绝缘体间导电耦合341和/或绝缘体间电介质层351。第六绝缘层366可以设置在中间绝缘体302的顶表面上。第六绝缘层366可以围绕中间绝缘体顶部导电层321。第七绝缘层367可以设置在第一过孔340和/或第二过孔350内。第八绝缘层368可以设置在中间绝缘体302的底表面上。第八绝缘层368可以围绕中间绝缘体底部导电层322。
第九绝缘层369可以设置在中间绝缘体302与底部绝缘体303之间。第九绝缘层369可以围绕绝缘体间导电耦合342和/或绝缘体间电介质层352。第十绝缘层370可以设置在底部绝缘体303的顶表面上。第十绝缘层370可以围绕底部绝缘体顶部导电层331。第十一绝缘层371可以设置在第一过孔340和/或第二过孔350内。第十二绝缘层372可以设置在底部绝缘体303的底表面上。第十二绝缘层372可以围绕底部绝缘体底部导电层332。第十三绝缘层373可以设置在底部绝缘体底部导电层332的底部上。
从图2A至图2B和图3A至图3B中可以理解，多个堆叠绝缘体200或多个堆叠绝缘体300中的任何一个可以构成第一绝缘体，第一绝缘体基本上是平面的并且具有第一顶表面和与第一顶表面相对的第一底表面。此外，剩余的多个堆叠绝缘体200中的任何一个或剩余的多个堆叠绝缘体300中的任何一个可以构成第二绝缘体，第二绝缘体基本上是平面的并且具有第二顶表面和与第二顶表面相对的第二底表面。因此，图2A至图2B和图3A至图3B中描绘的任何顶部导电层或底部导电层都可以构成设置在第一绝缘体上的第一导体或设置在第二绝缘体上的第二导体。此外，绝缘体间电介质层251a、绝缘体间电介质层251b、绝缘体间电介质层252a、绝缘体间电介质层252b、绝缘体间电介质层351和/或绝缘体间电介质体层352可以构成设置在第一绝缘体的第一底部导体与第二绝缘体的第二顶部导体之间的电介质层。
还应当理解，电容器可以由设置在第一绝缘体上的第一导体、电介质层和设置在第二绝缘体上的第二导体形成。因此，第二过孔250和第二过孔350可以称为电容器过孔。如图2A至图2B和图3A至图3B所示，第一绝缘体和第二绝缘体可以具有穿过其设置的相应过孔，并且可以垂直堆叠使得相应过孔(例如，电容器过孔)垂直对准。
第一导体可以是设置在第一绝缘体的第一底表面上的第一底部导体(诸如例如，顶部绝缘体底部导电层部分212f或类似位置的元件)，并且第二导体可以是设置在第二绝缘体的第二顶表面上的第二顶部导体(诸如例如，中间绝缘体顶部导电层部分221f或类似位置的元件)。此外，第一顶部导体可以设置在第一绝缘体的第一顶表面上(诸如例如，顶部绝缘体顶部导电层部分211f或类似位置的元件)，并且第一导电侧壁(诸如例如，顶部绝缘体侧壁导电层部分213f或类似位置的元件)可以设置在相应过孔中的第一绝缘体过孔内(诸如例如，第二过孔250或第二过孔350)。第一导电侧壁将第一顶部导体电耦合到第一底部导体。此外，第二顶部导体可以设置在第二绝缘体的第二顶表面上(诸如例如，中间绝缘体顶部导电层部分221f或类似位置的元件)，并且第二导电侧壁(诸如例如，中间绝缘体侧壁导电层部分223f或类似位置的元件)可以设置在相应过孔中的第二绝缘体过孔内(诸如例如，第二过孔250或第二过孔350)。第二导电侧壁将第二顶部导体电耦合到第二底部导体。
从图2A至图2B和图3A至图3B中可以理解，前述元件可以电耦合。例如，设置在第一绝缘体的第一顶表面上的第一顶部导体可以电耦合到设置在第一绝缘体过孔内的第一导电侧壁，第一导电侧壁可以电耦合到设置在第一绝缘体的第一底表面上的第一底部导体，第一底部导体可以电耦合到电介质层，该电介质层可以电耦合到设置在第二绝缘体上的第二顶部导体，第二顶部导体可以电耦合到设置在第二绝缘体过孔内的第二导电侧壁，并且第二导电侧壁可以电耦合到设置在第二绝缘体的第二底表面上的第二底部导体。
还可以在第一绝缘体和第二绝缘体上形成电感器，使得在多个堆叠绝缘体200或多个堆叠绝缘体300上或者在多个堆叠绝缘体200或多个堆叠绝缘体300内形成电感器电容器电路。电感器可以包括水平线圈部分和垂直线圈部分。水平线圈部分可以包括形成在第一绝缘体的第一顶表面和第一底表面中的一个或多个上的将第一绝缘体中的两个电感器过孔电耦合的多个平行导电部分(类似于例如图1A中描绘的多个耦合迹线131至133)、以及形成在第二绝缘体的第二顶表面和第二底表面中的一个或多个上的将第二绝缘体中的两个电感器过孔电耦合的多个平行导电部分(类似于例如图1A中描绘的多个耦合迹线131至133)。电感器过孔可以类似于例如图1A中描绘的过孔111至117、图2A至2B中描绘的第一过孔240、以及图3A至图3B中描绘的第一过孔340中的一个或多个。垂直线圈部分可以包括第一绝缘体中的两个电感器过孔和第二绝缘体中的两个电感器过孔内的导电侧壁(诸如例如，顶部绝缘体侧壁导电层313或类似位置的元件)以及设置在第一绝缘体与第二绝缘体之间的导电耦合(诸如例如，绝缘体间导电耦合341或类似位置的元件)。
从图3A至图3B中可以理解，绝缘层362、364、366、368、370、372中的任何一个可以设置在第一绝缘体和第二绝缘体的未设置第一导体和第二导体的部分上。
图4是总体上示出根据本公开的又一方面的用于使用多个绝缘体制造一个或多个无源组件的方法400的流程图。一个或多个无源组件可以包括一个或多个电感器和/或一个或多个电容器。一个或多个无源组件(或其部分)可以设置在多个绝缘体中的一个或多个过孔上或一个或多个过孔内。多个绝缘体可以类似于图2A至图2B中描绘的多个堆叠绝缘体200和/或图3A至图3B中描绘的多个堆叠绝缘体300。一个或多个过孔可以类似于图2A至图2B中描绘的第一过孔240和/或第二过孔250和/或图3A至图3B中描绘的第一过孔340和/或第二过孔350。方法400将被描述，其将被执行以制造图3A至图3B中描绘的一个或多个无源组件(或其部分)。
方法400的第一部分410可以在面板上执行。第一部分410可以作为双面无源玻璃(PoG)工艺来执行。
在412处，方法400在多个面板部分中形成过孔。面板可以包括一个或多个绝缘体片，例如玻璃片。面板部分可以类似于例如图3A至图3B中描绘的顶部绝缘体301、中间绝缘体302和底部绝缘体303。过孔可以类似于例如图3A至图3B中描绘的第一过孔340和/或第二过孔350。在一些实现中，单个绝缘体片可以包括多个面板部分中的每一个。在其他实现中，多个面板部分中的每一个形成在不同的绝缘体片上。
应当理解，多个面板部分可以包括第一绝缘体和第二绝缘体，并且在412处的形成可以包括形成穿过第一绝缘体和第二绝缘体的相应过孔。
在414处，方法400在多个面板部分的两侧图案化和金属化导电层。在412处图案化和金属化的导电层可以类似于图3A至图3B中描绘的顶部绝缘体顶部导电层311、顶部绝缘体底部导电层312、中间绝缘体顶部导电层321、中间绝缘体底部导电层322、底部绝缘体顶部导电层331和底部绝缘体底部导电层332。
应当理解，在414处的图案化和金属化可以包括在第一绝缘体上图案化和金属化第一导体以及在第二绝缘体上图案化和金属化第二导体。
将进一步理解，第一导体的图案化和金属化可以包括在第一绝缘体的第一顶表面上图案化和金属化第一顶部导体，图案化和金属化设置在第一绝缘体的第一底表面上的第一底部导体，以及在相应过孔中的第一绝缘体过孔内金属化第一导电侧壁，其中第一导电侧壁将第一顶部导体电耦合到第一底部导体。第一导体的图案化和金属化可以进一步包括将第一顶部导体电耦合到第一导电侧壁，并且将第一导电侧壁电耦合到设置在第一绝缘体的第一底表面上的第一底部导体。
将进一步理解，第二导体的图案化和金属化可以包括在第二绝缘体的第二顶表面上图案化和金属化第二顶部导体，图案化和金属化设置在第二绝缘体的第二底表面上的第二底部导体，以及在相应过孔中的第二绝缘体过孔内金属化第二导电侧壁，其中第二导电侧壁将第二顶部导体电耦合到第二底部导体。第二导体的图案化和金属化可以进一步包括将第二顶部导体电耦合到第二导电侧壁，并且将第二导电侧壁电耦合到设置在第二绝缘体的第二底表面上的第二底部导体。
将进一步理解，在414处的图案化和金属化可以包括形成电感器的水平线圈部分以及形成电感器的垂直线圈部分。例如，水平线圈部分的形成可以包括在第一绝缘体的第一顶表面和第一底表面中的一个或多个上图案化和金属化第一多个平行导电部分，并且图案化和金属化形成在第二绝缘体的第二顶表面和第二底表面中的一个或多个上的第二多个平行导电部分。第一多个平行导电部分可以电耦合第一绝缘体中的两个电感器过孔，并且第二多个平行导电部分可以电耦合第二绝缘体中的两个第二电感器过孔。垂直线圈部分的形成可以包括在第一绝缘体中的两个第一电感器过孔和第二绝缘体中的两个第二电感器过孔内金属化导电侧壁。
在416处，方法400金属化在414处形成的过孔的侧壁。在414处形成的导电侧壁可以类似于图3A至图3B中描绘的顶部绝缘体侧壁导电层313、中间绝缘体侧壁导电层323和/或底部绝缘体侧壁导电层333。
在418处，方法400可选地在多个面板部分的两侧施加绝缘层。绝缘层可以包括例如叠层。绝缘层可以围绕在414处图案化和金属化的导电层。绝缘层可以类似于例如第二绝缘层362、第三绝缘层363、第四绝缘层364、第六绝缘层366、第七绝缘层367、第八绝缘层368、第十绝缘层370、第十一绝缘层371和/或第十二绝缘层372中的一个或多个。
在一些实现中，在418处施加的绝缘层填充在412处形成的过孔的至少一部分，类似于例如图3B中描绘的第三绝缘层363、第七绝缘层367和/或第十一绝缘层371。在一些实现中，绝缘层施加在与在414处图案化和金属化的导电层相同的高度。此外，在414处图案化和金属化的导电层未嵌入在418处施加的绝缘层中，而是被暴露和配置用于电耦合。
在422处，方法400提供到多个面板部分的一侧或多侧的导电层的一个或多个部分的导电耦合。绝缘体间导电耦合可以类似于例如图3中描绘的绝缘体间导电耦合341和绝缘体间导电耦合342。
在424处，方法400提供到多个面板部分的一侧或多侧的导电层的一个或多个部分的电介质耦合。绝缘体间电介质耦合可以类似于例如图3B中描绘的绝缘体间电介质耦合351和绝缘体间电介质耦合352。
在426处，方法400可选地在多个面板部分的两侧施加绝缘层。绝缘层可以类似于例如第一绝缘层361、第五绝缘层365、第九绝缘层369和/或第十三绝缘层373中的一个或多个。在一些实现中，绝缘层施加在与在422处提供的绝缘体间导电耦合和/或在424处施加的绝缘体间电介质耦合相同的高度。此外，在422处提供的绝缘体间导电耦合和/或在424处施加的绝缘体间电介质耦合未嵌入在426处施加的绝缘层中，而是被暴露和配置用于电耦合。
应当理解，在426处的施加可以包括向第一绝缘体和第二绝缘体的未设置第一导体和第二导体的部分施加绝缘层。
在428处，方法400堆叠多个面板部分。可以执行在428处的堆叠，使得在412处形成在多个面板部分中的特定面板部分中的过孔与在412处形成在多个面板部分的一个或多个相邻面板部分中的一个或多个过孔对准。可以执行在428处的堆叠，使得在422处提供给特定面板部分的一个或多个导电耦合和/或在424处提供给特定面板部分的一个或多个电介质耦合被耦合到在多个面板部分中的相邻面板部分上图案化和金属化的导电层的一个或多个部分。
应当理解，在428处的堆叠可以包括由设置在第一绝缘体上的第一导体、电介质层和设置在第二绝缘体上的第二导体形成电容器。附加地或替代地，在428处的堆叠可以包括在第一绝缘体和第二绝缘体上和/或第一绝缘体和第二绝缘体内形成电感器，例如，通过在第一绝缘体与第二绝缘体之间提供导电耦合。
此外，在428处的堆叠可以包括垂直堆叠第一绝缘体和第二绝缘体，使得相应过孔(例如，在412处形成的过孔)垂直对准。在428处的堆叠可以进一步包括将第一底部导体电耦合到电介质层并且将电介质层电耦合到设置在第二绝缘体上的第二顶部导体。
如上所述，在一些实现中，单个绝缘体片可以包括多个面板部分中的每一个。因此，在428处堆叠之前，可以可选地将多个面板部分单个化。
图5是示出其中可以有利地采用本公开的一个方面的示例性无线通信系统500的框图。出于说明的目的，图5示出了三个远程单元520、530和550以及两个基站540。将认识到，无线通信系统可以具有更多的远程单元和基站。远程单元520、530和550包括IC器件525、535和555，如下所述。将认识到，包含IC的任何器件还可以包括具有所公开的特征的半导体组件和/或通过这里公开的过程制造的组件，包括基站、交换设备和网络设备。图5示出了从基站540到远程单元520、530和550的前向链路信号580以及从远程单元520、530和550到基站540的反向链路信号570。
在图5中，远程单元520被示出为移动电话，远程单元530被示出为便携式计算机，并且远程单元550被示出为无线本地回路系统中的固定位置远程单元。例如，远程单元可以是诸如音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元和计算机等设备。虽然图5示出了根据本公开的教导的远程单元，但是本公开不限于这些示例性示出的单元。本公开可以适用于包括半导体组件的任何装置，如下所述。
本文中公开的多路复用器可以被包括在诸如机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、固定位置数据单元或计算机等设备中。
图6是示出用于如本文中公开的半导体部件的电路、布局和设计的设计工作站的框图。设计工作站600可以包括包含操作系统软件、支持文件和诸如Cadence或OrCAD等设计软件的硬盘。设计工作站600还包括显示器，以便于可以包括电路和半导体管芯的半导体部件610的设计。提供存储介质604用于有形地存储半导体部件610。半导体部件610可以以诸如GDSII或GERBER等文件格式存储在存储介质604上。存储介质604可以是CD-ROM、DVD、硬盘、闪存或其他适当的设备。此外，设计工作站600包括用于接受来自存储介质604的输入或向存储介质604写入输出的驱动装置603。
记录在存储介质604上的数据可以指定逻辑电路配置、用于光刻掩模的图案数据、或用于诸如电子束光刻等串行写入工具的掩模图案数据。通过减少用于设计电路和半导体管芯的工艺数目，在存储介质604上提供数据有助于半导体部件610的设计。
前面的描述可以参考分立元件或性质，诸如电容器、电容、电阻器、电阻、电感器、电感、导体、导电等。然而，应当理解，本文中公开的各个方面不限于特定元件，并且可以使用各种组件、元件或者组件或元件的部分来实现一个或多个离散元件或性质的功能。例如，电容组件或电容元件可以是分立器件，或者可以由通过电介质材料或其组合分开的导电迹线的特定布置形成。同样地，电感组件或电感元件可以是分立器件，或者可以由导电迹线和材料(例如，空芯、磁性、顺磁等)或其组合的特定布置形成。类似地，电阻组件或电阻元件可以是分立器件，或者可以由半导体材料、绝缘材料、通过调节导电迹线的长度和/或横截面积、或其组合来形成。而且，导电迹线和材料的特定布置可以提供一个或多个电阻、电容或电感功能。因此，应当理解，本文中公开的各种组件或元件不限于仅作为说明性示例而提供的详细说明的特定方面和/或布置。
尽管前述公开内容呈现了本发明的说明性方面，但是应当注意，在不脱离由所附权利要求书限定的本发明的范围的情况下，可以在本文中进行各种改变和修改。根据本文中描述的本公开的各方面的方法权利要求的功能、步骤和/或动作不需要以任何特定顺序执行。此外，尽管本公开的元件可以以单数形式描述或要求保护，但是除非明确说明限于单数，否则可以预期复数形式。

Claims (20)

1.一种集成电路装置，包括：
第一绝缘体，所述第一绝缘体基本上是平面的并且具有第一顶表面和与所述第一顶表面相对的第一底表面；
第一导体，设置在所述第一绝缘体上；
第二绝缘体，所述第二绝缘体基本上是平面的并且具有第二顶表面和与所述第二顶表面相对的第二底表面；
第二导体，设置在所述第二绝缘体上；以及
电介质层，设置在所述第一绝缘体的所述第一导体与所述第二绝缘体的所述第二导体之间。
2.根据权利要求1所述的集成电路装置，其中电容器由设置在所述第一绝缘体上的所述第一导体、所述电介质层和设置在所述第二绝缘体上的所述第二导体形成。
3.根据权利要求1所述的集成电路装置，其中所述第一绝缘体和所述第二绝缘体包括穿过所述第一绝缘体和所述第二绝缘体提供的相应过孔。
4.根据权利要求3所述的集成电路装置，其中所述第一绝缘体和所述第二绝缘体垂直地堆叠使得所述相应过孔垂直地对准。
5.根据权利要求3所述的集成电路装置，其中所述第一导体是设置在所述第一绝缘体的第一底表面上的第一底部导体；
所述集成电路装置进一步包括：
第一顶部导体，设置在所述第一绝缘体的第一顶表面上；以及
第一导电侧壁，设置在所述相应过孔中的第一绝缘体过孔内，其中所述第一导电侧壁将所述第一顶部导体电耦合到所述第一底部导体。
6.根据权利要求5所述的集成电路装置，其中所述第二导体是设置在所述第二绝缘体的第二顶表面上的第二顶部导体；
所述集成电路装置进一步包括：
第二底部导体，设置在所述第二绝缘体的第二底表面上；以及
第二导电侧壁，设置在所述相应过孔中的第二绝缘体过孔内，其中所述第二导电侧壁将所述第二顶部导体电耦合到所述第二底部导体。
7.根据权利要求6所述的集成电路装置，其中：
设置在所述第一绝缘体的所述第一顶表面上的所述第一顶部导体电耦合到设置在所述第一绝缘体过孔内的所述第一导电侧壁；
所述第一导电侧壁电耦合到设置在所述第一绝缘体的所述第一底表面上的所述第一底部导体；
所述第一底部导体电耦合到所述电介质层；
所述电介质层电耦合到设置在所述第二绝缘体上的所述第二顶部导体；
所述第二顶部导体电耦合到设置在所述第二绝缘体过孔内的所述第二导电侧壁；以及
所述第二导电侧壁电耦合到设置在所述第二绝缘体的所述第二底表面上的所述第二底部导体。
8.根据权利要求1所述的集成电路装置，其中：
电容器由设置在所述第一绝缘体上的所述第一导体、所述电介质层和设置在所述第二绝缘体上的所述第二导体形成；
电感器形成在所述第一绝缘体和所述第二绝缘体上；以及
所述集成电路装置形成电感器-电容器电路。
9.根据权利要求8所述的集成电路装置，其中所述电感器包括水平线圈部分和垂直线圈部分，
所述水平线圈部分包括：
第一多个平行导电部分，形成在所述第一绝缘体的第一顶表面和第一底表面中的一个或多个表面上，并且电耦合所述第一绝缘体中的两个第一电感器过孔；以及
第二多个平行导电部分，形成在所述第二绝缘体的第二顶表面和第二底表面中的一个或多个表面上，并且电耦合所述第二绝缘体中的两个第二电感器过孔；以及
所述垂直线圈部分包括：
导电侧壁，在所述第一绝缘体中的所述两个第一电感器过孔和所述第二绝缘体中的所述两个第二电感器过孔内；以及
导电耦合，设置在所述第一绝缘体与所述第二绝缘体之间。
10.根据权利要求1所述的集成电路装置，其中绝缘层设置在所述第一绝缘体和所述第二绝缘体的未设置所述第一导体和所述第二导体的部分上。
11.一种制造集成电路装置的方法，所述方法包括：
在第一绝缘体上对第一导体进行图案化和金属化，所述第一绝缘体基本上是平面的并且具有第一顶表面和与所述第一顶表面相对的第一底表面；
在第二绝缘体上对第二导体进行图案化和金属化，所述第二绝缘体基本上是平面的并且具有第二顶表面和与所述第二顶表面相对的第二底表面；以及
堆叠所述第一绝缘体和所述第二绝缘体，使得电介质层设置在所述第一绝缘体的所述第一导体与所述第二绝缘体的所述第二导体之间。
12.根据权利要求11所述的方法，其中堆叠所述第一绝缘体和所述第二绝缘体包括：由设置在所述第一绝缘体上的所述第一导体、所述电介质层和设置在所述第二绝缘体上的所述第二导体形成电容器。
13.根据权利要求11所述的方法，进一步包括：形成穿过所述第一绝缘体和所述第二绝缘体的相应过孔。
14.根据权利要求13所述的方法，其中所述第一绝缘体和所述第二绝缘体的堆叠包括：垂直地堆叠所述第一绝缘体和所述第二绝缘体使得所述相应过孔垂直地对准。
15.根据权利要求13所述的方法，其中所述第一导体的图案化和金属化包括：
在所述第一绝缘体的第一顶表面上对第一顶部导体进行图案化和金属化；
对设置在所述第一绝缘体的第一底表面上的第一底部导体进行图案化和金属化；以及
在所述相应过孔中的第一绝缘体过孔内对第一导电侧壁进行金属化，其中所述第一导电侧壁将所述第一顶部导体电耦合到所述第一底部导体。
16.根据权利要求15所述的方法，其中所述第二导体的图案化和金属化包括：
在所述第二绝缘体的第二顶表面上对第二顶部导体进行图案化和金属化；
对设置在所述第二绝缘体的第二底表面上的第二底部导体进行图案化和金属化；以及
在所述相应过孔中的第二绝缘体过孔内对第二导电侧壁进行金属化，其中所述第二导电侧壁将所述第二顶部导体电耦合到所述第二底部导体。
17.根据权利要求16所述的方法，其中：
所述第一导体的图案化和金属化进一步包括：
将所述第一顶部导体电耦合到所述第一导电侧壁；以及
将所述第一导电侧壁电耦合到设置在所述第一绝缘体的所述第一底表面上的所述第一底部导体；以及
所述第二导体的图案化和金属化进一步包括：
将所述第二顶部导体电耦合到所述第二导电侧壁；以及
将所述第二导电侧壁电耦合到设置在所述第二绝缘体的所述第二底表面上的所述第二底部导体；以及
所述第一绝缘体和所述第二绝缘体的堆叠进一步包括：
将所述第一底部导体电耦合到所述电介质层；以及
将所述电介质层电耦合到设置在所述第二绝缘体上的所述第二顶部导体。
18.根据权利要求11所述的方法，其中堆叠所述第一绝缘体和所述第二绝缘体包括：
由设置在所述第一绝缘体上的所述第一导体、所述电介质层和设置在所述第二绝缘体上的所述第二导体形成电容器；
在所述第一绝缘体和所述第二绝缘体上和/或所述第一绝缘体和所述第二绝缘体内形成电感器；以及
由所述集成电路装置形成电感器-电容器电路。
19.根据权利要求18所述的方法，其中所述电感器的形成包括水平线圈部分的形成和垂直线圈部分的形成，其中
形成所述水平线圈部分包括：
在所述第一绝缘体的第一顶表面和第一底表面中的一个或
多个表面上对第一多个平行导电部分进行图案化和金属化，所述第一多个平行导电部分电耦合所述第一绝缘体中的两个第一电感器过孔；以及
对形成在所述第二绝缘体的第二顶表面和第二底表面中的一个或多个表面上的第二多个平行导电部分进行图案化和金属化，所述第二多个平行导电部分电耦合所述第二绝缘体中的两个第二电感器过孔；以及
形成所述垂直线圈部分包括：
在所述第一绝缘体中的所述两个第一电感器过孔和所述第二绝缘体中的所述两个第二电感器过孔内对导电侧壁进行金属化；以及
在所述第一绝缘体与所述第二绝缘体之间提供导电耦合。
20.根据权利要求11所述的方法，进一步包括：将绝缘层施加到所述第一绝缘体和所述第二绝缘体的未设置所述第一导体和所述第二导体的部分。
CN201780030220.0A 2016-05-20 2017-04-21 在多个堆叠绝缘体上实现的无源组件 Pending CN109196776A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/161,152 2016-05-20
US15/161,152 US10141353B2 (en) 2016-05-20 2016-05-20 Passive components implemented on a plurality of stacked insulators
PCT/US2017/028862 WO2017200703A1 (en) 2016-05-20 2017-04-21 Passive components implemented on a plurality of stacked insulators

Publications (1)

Publication Number Publication Date
CN109196776A true CN109196776A (zh) 2019-01-11

Family

ID=58668997

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780030220.0A Pending CN109196776A (zh) 2016-05-20 2017-04-21 在多个堆叠绝缘体上实现的无源组件

Country Status (7)

Country Link
US (1) US10141353B2 (zh)
EP (1) EP3459174B1 (zh)
JP (1) JP2019522892A (zh)
KR (1) KR20190009289A (zh)
CN (1) CN109196776A (zh)
BR (1) BR112018073484A2 (zh)
WO (1) WO2017200703A1 (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002047148A2 (en) * 2000-12-06 2002-06-13 Motorola, Inc. Electrically isolated via in a multilayer ceramic package
CN1728372A (zh) * 1996-03-22 2006-02-01 株式会社日立制作所 半导体器件
CN101626015A (zh) * 2008-07-11 2010-01-13 南茂科技股份有限公司 封装结构及其形成、量产方法与芯片堆叠结构
CN102821559A (zh) * 2011-06-09 2012-12-12 日本特殊陶业株式会社 多层布线基板的制造方法及多层布线基板
US20140306793A1 (en) * 2011-08-17 2014-10-16 King Abdullah University Of Science And Technology High Q, Miniaturized LCP-Based Passive Components
US20150022416A1 (en) * 2013-07-19 2015-01-22 Kabushiki Kaisha Toshiba Antenna device
CN104919702A (zh) * 2013-01-11 2015-09-16 高通股份有限公司 使用穿玻璃通孔技术的共用器设计

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4687540A (en) 1985-12-20 1987-08-18 Olin Corporation Method of manufacturing glass capacitors and resulting product
JPH0828311B2 (ja) * 1987-06-16 1996-03-21 日本セメント株式会社 コンデンサ−内蔵積層セラミックス基板の製造方法
JPH0632384B2 (ja) * 1987-12-22 1994-04-27 株式会社住友金属セラミックス 積層セラミック基板の製造方法
JPH05335866A (ja) * 1991-08-16 1993-12-17 Tdk Corp 高周波フィルタ
JPH06112655A (ja) * 1992-09-29 1994-04-22 Matsushita Electric Ind Co Ltd コイル内蔵多層印刷配線板およびその製造方法
JPH07272932A (ja) * 1994-03-31 1995-10-20 Canon Inc プリントインダクタ
JPH0897662A (ja) * 1994-09-26 1996-04-12 Mitsubishi Materials Corp Ｌｃ複合部品
US6344413B1 (en) * 1997-12-22 2002-02-05 Motorola Inc. Method for forming a semiconductor device
US6252761B1 (en) 1999-09-15 2001-06-26 National Semiconductor Corporation Embedded multi-layer ceramic capacitor in a low-temperature con-fired ceramic (LTCC) substrate
JP2003017325A (ja) * 2001-06-27 2003-01-17 Murata Mfg Co Ltd 積層型金属磁性電子部品及びその製造方法
JP2003218272A (ja) 2002-01-25 2003-07-31 Sony Corp 高周波モジュール及びその製造方法
KR101183272B1 (ko) 2004-02-23 2012-09-14 조지아 테크 리서치 코오포레이션 Ｒｆ/무선 다중 대역 응용들을 위한 액정 폴리머 및 다층폴리머 기반 수동 신호 처리 부품들
JP2005268447A (ja) * 2004-03-17 2005-09-29 Matsushita Electric Ind Co Ltd コイル内蔵多層回路基板
JP2006093482A (ja) * 2004-09-27 2006-04-06 Kyocera Corp コンデンサ内蔵ガラスセラミック配線基板
US20070232014A1 (en) * 2006-04-03 2007-10-04 Honeywell International Inc. Method of fabricating a planar MIM capacitor
US7897877B2 (en) 2006-05-23 2011-03-01 Endicott Interconnect Technologies, Inc. Capacitive substrate
US7724117B2 (en) 2008-01-11 2010-05-25 Northrop Grumman Systems Corporation Multilayer passive circuit topology
US8053256B2 (en) * 2008-12-31 2011-11-08 Texas Instruments Incorporated Variable thickness single mask etch process
US8258010B2 (en) * 2009-03-17 2012-09-04 Stats Chippac, Ltd. Making a semiconductor device having conductive through organic vias
US8159060B2 (en) * 2009-10-29 2012-04-17 International Business Machines Corporation Hybrid bonding interface for 3-dimensional chip integration
US20110241185A1 (en) * 2010-04-05 2011-10-06 International Business Machines Corporation Signal shielding through-substrate vias for 3d integration
US8546188B2 (en) * 2010-04-09 2013-10-01 International Business Machines Corporation Bow-balanced 3D chip stacking
US8362591B2 (en) * 2010-06-08 2013-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits and methods of forming the same
US20130057557A1 (en) 2011-09-07 2013-03-07 Qualcomm Mems Technologies, Inc. High area stacked layered metallic structures and related methods
JP6256820B2 (ja) * 2012-03-26 2018-01-10 住友電工プリントサーキット株式会社 フレキシブルプリント配線板及び該フレキシブルプリント配線板の製造方法
US8896521B2 (en) 2012-04-24 2014-11-25 Qualcomm Mems Technologies, Inc. Metal-insulator-metal capacitors on glass substrates
US9343399B2 (en) 2013-07-12 2016-05-17 Qualcomm Incorporated Thick conductive stack plating process with fine critical dimension feature size for compact passive on glass technology
US20150201495A1 (en) 2014-01-14 2015-07-16 Qualcomm Incorporated Stacked conductive interconnect inductor
US9257396B2 (en) * 2014-05-22 2016-02-09 Invensas Corporation Compact semiconductor package and related methods

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1728372A (zh) * 1996-03-22 2006-02-01 株式会社日立制作所 半导体器件
WO2002047148A2 (en) * 2000-12-06 2002-06-13 Motorola, Inc. Electrically isolated via in a multilayer ceramic package
CN101626015A (zh) * 2008-07-11 2010-01-13 南茂科技股份有限公司 封装结构及其形成、量产方法与芯片堆叠结构
CN102821559A (zh) * 2011-06-09 2012-12-12 日本特殊陶业株式会社 多层布线基板的制造方法及多层布线基板
US20140306793A1 (en) * 2011-08-17 2014-10-16 King Abdullah University Of Science And Technology High Q, Miniaturized LCP-Based Passive Components
CN104919702A (zh) * 2013-01-11 2015-09-16 高通股份有限公司 使用穿玻璃通孔技术的共用器设计
US20150022416A1 (en) * 2013-07-19 2015-01-22 Kabushiki Kaisha Toshiba Antenna device

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
SATAPORN PORNPROMLIKIT等: "A 33-dBm 1.9-GHz Silicon-on-Insulator CMOS Stacked-FET", 《2009 IEEE MTT-S INTERNATIONAL MICROWAVE SYMPOSIUM DIGEST》 *
朱健: "3D堆叠技术及TSV技术", 《固体电子学研究与进展》 *

Also Published As

Publication number Publication date
EP3459174A1 (en) 2019-03-27
JP2019522892A (ja) 2019-08-15
KR20190009289A (ko) 2019-01-28
US10141353B2 (en) 2018-11-27
BR112018073484A2 (pt) 2019-03-26
US20170338255A1 (en) 2017-11-23
WO2017200703A1 (en) 2017-11-23
EP3459174B1 (en) 2020-07-15

Similar Documents

Publication Publication Date Title
US20160141102A1 (en) Substrate-less electronic component and the method to fabricate thereof
CN106328339B (zh) 线圈部件
CN107112321A (zh) 低剖面加强层叠封装半导体器件
TWI280830B (en) Reconfigurable multilayer printed circuit board
JP6280244B2 (ja) 構成可能／制御可能等価直列抵抗を有する埋込みパッケージ基板キャパシタ
US9773725B2 (en) Coreless multi-layer circuit substrate with minimized pad capacitance
CN108352244A (zh) 用于封装上电压调节器的磁性小占用面积电感器阵列模块
KR20110128554A (ko) 적층형 인덕터
CN107871584A (zh) 电子部件
AU2012201295B2 (en) Multi plate board embedded capacitor and methods for fabricating the same
CN109196776A (zh) 在多个堆叠绝缘体上实现的无源组件
JP2012094584A (ja) 半導体装置用基板及び半導体装置
CN109155617A (zh) 双侧电路
CN103378386A (zh) 双工器
US20180083589A1 (en) Face-to-face multiplexer circuit layout
Damnjanovic et al. Modeling and simulation of impedance of ferrite EMI suppressor with two conductive layers
TW200830966A (en) Via hole structure and manufacturing method thereof
TW201826460A (zh) 基板結構
CN108231749A (zh) 一种无源器件堆叠结构及其制作方法
KR20060062931A (ko) 적층형 인덕터의 전극 구조
JPS62155592A (ja) セラミツク多層基板

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20190111