CN109150113A - 一种射频信号收发机芯片中的镜像抑制混频器 - Google Patents

Abstract

为了解决传统镜像抑制混频器的镜像抑制效果不理想以及整体电路产生增益损耗的问题，本发明提供了一种射频信号收发机芯片中的镜像抑制混频器，包括缓冲单元，用于隔离混频器核心单元与前级二分频电路；混频器核心单元，采用共射频输入端的双平衡正交混频结构实现对输入信号的下变频功能，并为后级无源多相滤波器提供四路正交差分信号；无源多相滤波器，用于实现对镜像干扰信号的窄带抑制；求和电路，通过两位二进制数字控制信号控制信号控制缓冲单元、混频器核心单元、无源多相滤波器和偏置电路的增益补偿效果；偏置电路，用于为缓冲单元提供可变的尾电流，并为混频器核心单元中的跨导级和开关级提供相应的偏置电压。本发明能实现较好的镜像抑制效果。

Description

一种射频信号收发机芯片中的镜像抑制混频器

技术领域

本发明涉及一种用于射频信号收发机芯片中的镜像抑制混频器，特别适用于在全球定位系统接收机中应用的单片集成射频芯片。

背景技术

镜像干扰信号难消除对射频信号接收机芯片设计者来说一直是比较棘手的问题，芯片中镜像抑制混频器的作用就是将接收机接收到的射频输入信号通过下变频转换为模拟中频信号，并且在转换的过程中实现对镜像干扰信号的抑制。

工程中常用的镜像抑制结构主要有滤波型镜像抑制结构、多次变频式镜像抑制结构、Hartely镜像抑制结构、Weaver镜像抑制结构等。滤波型镜像抑制混频器是相对简单的一种，它要求在混频器的射频输入端前加上一个带通滤波器，用来实现对镜像信号等无用干扰信号的滤除。但是这种镜像抑制结构通常应用于中频频率较高的情况。在低中频情况下，多次变频式镜像抑制结构镜像抑制效果比较理想，但是这种镜像抑制结构的缺点是由于器件增多，系统的复杂性被大大提高，整个芯片的面积和成本也被相应的拉高。Weaver镜像抑制结构相较于Hartely镜像抑制结构的优势在于它对两路输入信号相位和增益的匹配要求相对会低一些，但仍然会在一定程度上降低镜像抑制效果。此外在第二次混频过程中，依旧会出现一定程度的镜像干扰和本振信号不匹配现象。

在传统的镜像抑制结构中，混频核心单元作为功能指标影响最大的单元，其性能的优劣直接决定了整个混频器模块性能。常规的优化方法主要从转换增益、噪声系数和线性度的优化角度去考虑，但很难做到兼顾。例如传统的折叠型混频器虽然可以通过改变输入跨导来提高转换增益和线性度，但是其噪声性能会被一定程度影响；电流注入型吉尔伯特单元单元混频器通过增加PMOS电流源电路来分流射频输入端的电流，从而降低负载电路的电流大小，进而通过增大负载电阻来提高转换增益。但是这种结构会因为PMOS管带来的寄生电容影响噪声系数，二次谐波非线性也会变小；采用源简并技术的吉尔伯特单元混频器通过在射频输入端串联相应无源组件来提高输入端的线性度，但是串联组件的引入也同时带来了热噪声增加、转换增益降低等效果，如果采用电感作为串联组件则会使得电路的版图面积过大。

发明内容

为了解决传统镜像抑制混频器的镜像抑制效果不理想以及与其他相关指标不能兼容的问题，本发明提供了一种射频信号收发机芯片中的镜像抑制混频器，该混频在实现良好镜像抑制基础上，可以提供较高的转换增益，良好的噪声系数、线性度和版图面积。

本发明的技术解决方案是：

一种射频信号收发机芯片中的镜像抑制混频器，其特殊之处在于，包括：

缓冲单元，用于隔离混频器核心单元与前级二分频电路，防止二者之前出现窥通效应。同时在负载端采用电流复用技术提高本了输出信号的驱动能力。

混频器核心单元，采用共射频输入端的双平衡正交混频结构实现对输入信号的下变频功能，并为后级无源多相滤波器提供下变频后的四路正交差分信号。核心单元的输入端采用了伪差分输入结构，一定程度上解决了电路的偶次谐波问题；在尾电流部分加入了控制开关，可以通过调节尾电流大小满足不同需求；负载端则采用了RC滤波网络和桥电容，做到了在减小版图设计面积的基础上虑除不想要的干扰频率。

无源多相滤波器，用于实现对镜像干扰信号的窄带抑制；通过采用RC滤波的方式来取代传统的LC滤波方式，进而大幅度减小版图面积。

求和电路，通过两位二进制数字控制信号控制信号控制缓冲单元、混频器核心单元、无源多相滤波器和偏置电路的增益补偿效果；

偏置电路，用于为缓冲单元提供可变的尾电流，并为混频器核心单元中的跨导级和开关级提供相应的偏置电压。

进一步地，混频器核心单元包括偏置电流输入端口IPT150、射频输入端口RFIN，跨导级偏置电压输入端口VRFM，开关级偏置电压输入端口VLOM，信号输入端口LOIP、LOIN、LOQP、LOQN，信号输出端口IFIP、IFIN、IFQP、IFQN，四个反相器inv_rf，NMOS管M51、M50、M85、M83、M66、M63、M84、M69、M60、M53、M58、M59、M56、M55、M15、M16、M14、M11，电阻R34、R36、R37、R38，电容C47、C48、C50、C49、C52、C51、C53、C54，以及桥电容C43、C44、C45、C46；

偏置电流输入端口IPT150接NMOS管M51的漏端，NMOS管M51的源端分别连接NMOS管M50、M83、M66、M63的栅端、M85的漏端以及可调电容C32的一端；

输入的数字控制信号BM0、BM1分别通过两个反相器inv_rf后送入NMOS管M69和M84的栅端，进而与外部输入的偏置电流IPT150一起控制整个混频器核心单元的尾电流部分；NMOS管M69和M84的源端分别接NMOS管M66和M63的漏端，NMOS管M69和M84的漏端一起连接到NMOS管M60和M53的源端；

射频输入端口RFIN接NMOS管M60的栅端，NMOS管M53的栅端经桥电容C55、C56、C57耦合到地；

跨导级偏置电压输入端口VRFM经电阻R33和R35分别连接到NMOS管M60和M53的栅端；

开关级偏置电压输入端口VLOM经电阻R32、R31、R30和R29分别连接到NMOS管M55、M58、M59、M56、M15、M11、M16、M14的栅端；

信号输入端口LOIP接NMOS管M58和M55的栅端，LOIN接NMOS管M59和M56的栅端、LOQP连接到NMOS管M15和M11的栅端、LOQN连接到NMOS管M16和M14的栅端；

R34与电容C47和C48，R36与电容C50和C49，R37与电容C52和C51，以及R38与电容C53和C54分别构成第一RC滤波负载、第二RC滤波负载、第三RC滤波负载和第四RC滤波负载；

桥电容C43、C44并联后，一端接第一RC滤波负载的一端、NMOS管M58和M56的漏端，另一端接第二RC滤波负载的一端、NMOS管M59和M55的漏端；

桥电容C45、C46并联后，一端接第三RC滤波负载的一端、NMOS管M15和M14的漏端，另一端接第四RC滤波负载的一端、NMOS管M16和M11的漏端；

信号输出端口IFIP、IFIN、IFQP、IFQN分别接NMOS管M58和M56、M59和M55、M15和M14、M11和M16的漏端。

进一步地，求和电路基于叠加原理和运放原理设计。

进一步地，求和电路包括偏置电流输入端口IPT25_SUM，信号输入端口A、AN、B、BN，信号输出端口SP、SN，NMOS管M49、M30、M47、M28、M38、M2、M19、M21、M20，PMOS管M3、M1、M0、M68，电阻R7、R5、R8、R6、R4、R0，以及五个反相器inv_rf、一个与门and_rf；

偏置电流输入端口IPT25_SUM接NMOS管M49的漏端，M49的漏端接M30、M28、M38的栅端、M47的漏端以及可调电容C0的一端；NMOS管M30、M47、M28、M38的源端、可调电容C0的另一端均接GND_SUM；

NMOS管M47的栅端与一个与门and_rf的输出端相接，与门and_rf的输入端接使能信号EN_SUM和模式选择信号MODE；NMOS管M49的栅端与第一个反相器inv_rf的输出端相接，该反相器inv_rf的输入端也接所述与门and_rf的输出端；

第二、第三个反相器inv_rf串联,第二个反相器inv_rf输入端接数字控制信号BS0，第二个反相器inv_rf输入端接PMOS管M0、M68的栅端；第四、五个反相器inv_rf串联，第四个反相器inv_rf输入端接数字控制信号BS1，五个反相器inv_rf输出端接PMOS管M1、M3的栅端；

PMOS管M3的漏端与NMOS管M2的漏端之间接电阻R8，PMOS管M68的漏端与PMOS管M3的漏端之间接R5，VDD_SUM与PMOS管M68的漏端之间接R7；

PMOS管M1的漏端与NMOS管M20的漏端之间接电阻R0，PMOS管M1的漏端与PMOS管M0的漏端之间接R4，VDD_SUM与PMOS管M0的漏端之间接R6；

信号输入端口A接NMOS管M2的栅端，AN接NMOS管M21的栅端，B接NMOS管M19的栅端、BN接NMOS管M20的栅端；NMOS管M2、M19的源端均接NMOS管M28的漏端，M2、M19的漏端分别接信号输出端口SP和SN；NMOS管M21、M20的源端均接NMOS管M38的漏端，M21、M20的漏端分别接信号输出端口SP和SN。

进一步地，缓冲单元由两个相同的、并行设置的缓冲电路LO_BUF_v1p1构成；每个缓冲电路包括偏置电流输入端口I25,信号输入端口LOP、LON，信号输出端口LON_OUT、LOP_OUT，NMOS管M1、M2、M3、M4、M5、M6,可调电容C1、C2、C3、C4、C5、C6、C7，电阻R1、R2、R3、R4；

偏置电流输入端口I25连接NMOS管M5和M6的栅端；可调电容C1一端也接在NMOS管M5的栅端；NMOS管M5和M6的源端和可调电容C1的另一端均接GND；

NMOS管M3和M4构成一对差分对管，NMOS管M6的漏端接差分对管的源端；NMOS管M3和M4的栅端分别接输入信号端口LOP、LON；

可调电容C2，电阻R3、R1，NMOS管M1构成第一负载端；电阻R1一端接电源VDD，另一端接电容C2的一端和NMOS管M1的栅端，NMOS管M1的漏端和源端分别接电源VDD和电阻R3的一端，R3的另一端接NMOS管M3的漏端；可调电容C3，电阻R4、R2，NMOS管M2构成与第一负载端结构对称的第二负载端；

电容C4、C5并联后，一端接NMOS管M1的源端，另一端接信号输出端口LON_OUT；电容C6、C7并联后，一端接NMOS管M2的源端，另一端接信号输出端口LOP_OUT。

进一步地，无源多项滤波器采用两级无源多项滤波器，每级均由基本的RC_CR电路构成。理论上讲，无源多项滤波器采用多少级都可以，级数越多镜像抑制效果越好，但级数越多版图设计时面积也越大，所以需要根据具体情况来设计，本发明优选两级。

进一步地，偏置电路包括偏置电流输入端口ICON25，信号输出端口，NMOS管M49、M48、M47、M0、M5、M77、M76、M78、M3、M79，PMOS管M68、M21、M43、M1、M2，开关级偏置电压输出端口VLOM、跨导级偏置电压输出端口VRFM、偏置电流输出端口I25_1、I25_2，以及九个反相器inv_rf、一个与门and_rf；

偏置电流输入端口ICON25与NMOS管M49的漏端相接，NMOS管M49的源端接NMOS管M48、M0、M5、M79、M77、M76的栅端、M47的漏端以及可调电容C1的一端，NMOS管M49的栅端接与门and_rf的输出端，与门and_rf的输入端接使能信号EN_MIX和模式选择信号MODE；

与门and_rf的输出端还接第一个反相器inv_rf的输入端，第一个反相器inv_rf的输出端接NMOS管M47的栅端；

第二、第三个反相器inv_rf的输入端接数字控制信号BB0，第二、第三个反相器inv_rf的输出端接PMOS管M68的栅端，PMOS管M68的源端接VDD_MIX，PMOS管M68的漏端依次通过R40、R42接NMOS管M5的漏端、信号输出端VLOM；

第四、第五个反相器inv_rf的输入端接数字控制信号BB1，第四、第五个反相器inv_rf的输出端接PMOS管M21的栅端，PMOS管M21的源端接VDD_MIX，PMOS管M21的漏端通过R42接NMOS管M5的漏端、开关级偏置电压输出端口VLOM；

第六、第七个反相器inv_rf的输入端接数字控制信号BL0，第六、第七个反相器inv_rf的输出端接NMOS管M78的栅端，NMOS管M78的源端接NMOS管M76的漏端，NMOS管M78的漏端接NMOS管M3、M79的漏端以及PMOS管M43的漏端；

第八、第九个反相器inv_rf的输入端接数字控制信号BL1，第八、第九个反相器inv_rf的输出端接NMOS管M3的栅端，NMOS管M3的源端接NMOS管M77的漏端，NMOS管M3的漏端接PMOS管M43的漏端；

PMOS管M1、M43、M2的栅端均相连，PMOS管M1、M43、M2的源端均接VDD_MIX；PMOS管M1、M2的漏端分别接偏置电流输出端口I25_1、I25_2；

VDD_MIX与NMOS管M0之间串联有电阻R14、R46，跨导级偏置电压输出端口VRFM接在R46与NMOS管M0之间。

与现有技术相比，本发明具有以下有益效果：

1.混频器核心单元的射频输入端采用伪差分输入结构，本振输入端输入四路正交差分的I/Q信号，二者协同作用一方面可以为后级的无源多相滤波器提供匹配度较高的I/Q输入信号，另一方面可以利用差分输入的特性解决电路的偶次谐波和共模问题，提高电路的线性度。

2.本领域技术人员基于本发明的混频器核心单元，可以根据实际需求，通过选择射频输入端的晶体管参数，得到所要求的噪声系数。

3.由于本振信号的输入幅度对整体电路的各项指标都有着重大影响，本振信号幅度过大会引起共源结点的充放电，导致尖峰脉冲的出现。本振信号过小则会导致驱动能力不足，不能使本振晶体管达到理想开关的效果；本发明根据电路需要在混频器核心单元前级加入了缓冲单元，通过对缓冲单元的合理设计输出合适的驱动信号供混频核心单元本振端使用，从而使得本振端达到理想的开关性能，提高四路I/Q信号的匹配度，增加电路的镜像抑制效果。

4.混频器核心单元的负载端采用了RC滤波电路，在通过电阻提供转换增益的同时，利用RC滤波电路的选频作用，滤除不想要的各种杂波，降低电路的噪声；同时在RC滤波网络里使用了桥电容，可以有效的降低后端版图的面积。

5.无源多相滤波器采用了两级无源的RC_CR结构，相较于传统的LC滤波结构，在满足镜像抑制要求的条件下可以大幅度降低后端版图的设计面积。

6.电路最后加入了求和电路来补充前面各个模块产生的增益损耗，并且在求和单元的负载端加入了开关控制部分，可以根据不同需求，通过两位二进制数字控制信号产生不同的增益补偿，保证电路转换增益的大小。

7.通过各电路的协同作用实现了较好的镜像抑制效果，有效的降低了因为射频输入信号的不匹配和镜像抑制混频器中混频器核心单元跨导级器件的不匹配而导致的镜像抑制效果差的现象。

附图说明

图1为本发明镜像抑制混频器整体结构框图；

图2为图1中偏置电路的原理图；

图3为图1中缓冲电路原理图；

图4为图1中混频器核心单元原理图；

图5为图1中无源多相滤波器原理图；

图6为图1中求和电路原理图。

具体实施方式

以下结合附图对本发明作进一步说明。

参照图1所示，本发明的镜像抑制混频器包括由两个相同的缓冲电路LO_BUF_v1p1构成的缓冲单元、一个混频器核心单元MIX_CORE_v1p1、一个无源多相滤波器MIX_PPH_v1p1、一个求和电路MIX_SUM_v2p0以及一个偏置电路MIX_BIAS_v1p1。缓冲单元用于隔离混频器核心单元与镜像抑制混频器前级的二分频电路，避免信号的串扰，并在一定程度上提升电路的带载能力；混频器核心单元，采用共射频输入端的双平衡正交混频结构来实现对输入信号的下变频功能，并为后级多相滤波器提供四路正交差分信号；无源多相滤波器，用于实现对镜像干扰信号的窄带抑制；求和电路通过两位二进制数字控制信号来控制电路的增益补偿效果；偏置电路，用于为两路缓冲电路提供相同的尾电流，并为混频器核心单元中的跨导级和开关级提供相应的偏置电压；偏置电路是可变的尾电流源，采用两位二进制数字信号进行控制；

经二分频电路输出的四路正交差分信号LOIP、LOIN、LOQP、LOQN经端口分别送入缓冲单元的两个缓冲电路中，缓冲电路在实现电路隔离功能后将四路正交差分信号LOIP、LOIN、LOQP、LOQN送入混频器核心单元进行变频，混频器核心单元受使能信号EN_MIX和模式选择信号MODE来控制内部电路，核心单元的偏置电流IPT150由外部带隙基准电路提供，并通过两位二进制数字信号BM0、BM1来控制电路的尾电流，从而实现对电路转换增益的调节；混频器核心单元输出的四路正交差分信号LOIP、LOIN、LOQP、LOQN分别送入无源多相滤波器的四个输入端IP、IN、QP、QN，然后经过无源多相滤波器的输出信号IPO、INO、QPO、QNO送入后级求和电路的输入端A、AN、B、BN，求和电路受使能信号EN_SUM和模式选择信号MODE来控制内部电路，其单元偏置电流IPT25_SUM由外部电路提供，并通过两位数字信号BS0、BS1来调节增益补偿的大小。

在整个信号的处理过程中，偏置电路在外部输入信号ICON25，使能信号EN_MIX,模式选择信号MODE和两位数字控制信号BL0、BL1的作用下，给两路缓冲电路提供相应的偏置电流I25_1和I25_2，并在两位数字控制信号BB0、BB1的作用下给混频器核心单元提供跨导级偏置电压VRFM和开关级偏置电压VLOM。偏置电路的输出信号I25_1和I25_2分别送到两路缓冲电路的I25端口,输出信号VRFM送到混频器核心单元的VRFM端口，输出信号VLOM送到混频器核心单元的VLOM端口。

图2所示为本发明偏置电路原理图，偏置电路为镜像抑制混频器的缓冲电路提供偏置电流I25_1、I25_2，为核心混频单元的跨导级和开关级提供偏置电压VRFM、VLOM。偏置电路的使能信号EN_MIX和模式选择信号MODE先通过一个与门and_rf产生信号BEN,信号BEN接到NMOS管M49的栅端；再通过一个反相器inv_rf产生信号BENB,BENB接到NMOS管M47的栅端；在使能信号EN_MIX和模式选择信号MODE都开启的作用下(这里当且仅当EN_MIX和MODE都为高电平时，BEN为高电平)，外部输入偏置电流信号经ICON25端口送入NMOS管M49的漏端，输入的数字控制信号BL0、BL1均先通过两个反相器inv_rf分别接NMOS管M3和M78的栅端，进而与输入ICON25的信号一起控制偏置电路的输出信号I25_1、I25_2，分别由PMOS管M1和管M2的漏端输出；同样输入的数字控制信号BB0、BB1通过两个反相器inv_rf后分别接PMOS管M68和M21的栅端，通过控制PMOS管来控制负载电阻R43、R40、R42的连接，进而控制偏置电路的输出信号VLOM；另外一个偏置电压VRFM由负载电阻R14和R46负责提供。此外,偏置电路还加入了可调电容C1来滤除相应的杂波，可调开关C1的两端分别接NMOS管M49的源端和GNS_MIX端。

图3所示为本发明缓冲电路原理图。输入的偏置电流I25_1、I25_2分别经缓冲单元中两个缓冲电路的I25端口输入，I25端口连接NMOS管M5和管M6的栅端，同时可调电容C1也接在M5的栅端；NMOS管M5和管M46的源端和可调电容C1的另一端均接GND；NMOS管M6的漏端接差分对NMOS管M3和M4的源端，M3和M4的栅端则分别接输入信号LOP、LON。缓冲电路的负载部分采用了电流复用技术，其中一个负载端由器件C2、R3、R1和NMOS管M1组成；电阻R1一端接电源VDD，另一端连接电容C2的一端和NMOS管M1的栅端，NMOS管M1的漏端和源端分别接电源VDD和电阻R3的一端，R3的另一端接NMOS管M3的漏端。因为差分对的负载部分是结构对称的，另一个负载端连接与上述结构原理相同。输入的四路正交差分信号LOIP、LOIN、LOQP、LOQN分别经两个缓冲电路的LOP、LON端口输入，四路正交差分信号分别经电容C4、C5、C6、C7输出到LOP_OUT、LON_OUT端口输出。

图4所示为本发明混频器核心单元原理图。混频器核心单元采用共射频输入端双平衡正交混频结构。使能信号EN_MIX和模式选择信号MODE先通过一个与门and_rf产生信号BEN,BEN接到NMOS管M51的栅端；再通过一个反相器inv_rf产生信号BENB,BENB接到NMOS管M85的栅端；在使能信号EN_MIX和模式选择信号MODE都开启的作用下(这里当且仅当EN_MIX和MODE都为高电平时，BEN为高电平)，外部带隙基准电路输入的单元偏置电流经IPT150端口送入NMOS管M51的漏端，NMOS管M51的源端分别连接NMOS管M50、M83、M66、M63的栅端、M85的漏端、可调电容C32的一端；输入的数字控制信号BM0、BM1先通过两个反相器inv_rf后送入NMOS管M69和M84的栅端，进而与外部输入偏置电流信号IPT150一起控制整个混频核心单元的尾电流部分。NMOS管M69和M84的源端则分别连接NMOS管M66和M63的漏端，NMOS管M69和M84的漏端一起连接到跨导NMOS管M60和M53的源端。射频输入端口采用伪差分结构，射频输入信号经RFIN端口输入到NMOS管M60的栅端，NMOS管M53的栅端经桥电容C55、C56、C57耦合到地。同时跨导级偏置电压VRFM从VRFM端口输入后，经电阻R33和R35分别连接到NMOS管M60和M53的栅端；开关级输入信号LOIP送入NMOS管M58和M55的栅端、LOIN连接到NMOS管M59和M56的栅端、LOQP连接到NMOS管M15和M11的栅端、LOQN连接到NMOS管M16和M14的栅端，同时，开关级偏置电压VLOM经电阻R32、R31、R30、R29分别连接到NMOS管M55和M58、M59和M56、M15和M11、M16和M14的栅端。负载部分包括由R34、R36、R37、R38分别与电容C47和C48、C50和C49、C52和C51、C53和C54构成的RC滤波负载，以及桥电容C43、C44、C45、C46。输出信号IFIP、IFIN、IFQP、IFQN则分别连接NMOS管M58和M56、M59和M55、M15和M14、M16和M11的漏端。

图5所示为本发明无源多相滤波器结构框图。如图5所示，本发明设计为两级的无源多相滤波器，由基本的RC_CR电路构成。输入信号端口IP、IN、QP、QN分别连接电阻R1、R4、R7、R10和电容C1、C2、C3、C4的一端，输出信号端口IPO、QPO、INO、QNO则分别连接电阻R15、R18、R21、R24和电容C5、C6、C7、C8的一端；四路正交差分信号经无源多相滤波器的前级混频器核心单元的端口IP、IN、QP、QN输入，在完成镜像抑制功能后经后级混频器核心单元的端口IPO、INO、QPO、QNO分别输出。

图6所示为本发明求和电路原理图，是基于简单的叠加原理和运放原理设计而成。使能信号EN_SUM和模式选择信号MODE先通过一个与门and_rf产生信号BEN0,BEN0接到NMOS管M49的栅端；再通过一个反相器inv_rf产生信号BENB0,BENB0接到NMOS管M47的栅端；在使能信号EN_SUM和模式选择信号MODE都开启的作用下(这里当且仅当EN_SUM和MODE都为高电平时，BEN0为高电平)，输入偏置电流信号经IPT25_SUM端口送入NMOS管M49的漏端，输入的数字控制信号BS0通过两个反相器inv_rf后送入PMOS管M0、M68的栅端，数字控制信号BS1通过两个反相器inv_rf后送入PMOS管M1、M3的栅端，两位数字信号BS0、BS1协同作用控制求和电路中负载电阻的大小，从而来调节整个镜像抑制混频器电路的增益补偿。求和电路将四路正交差分信号转换为两路差分信号IFP和IFN，经端口SP、SN分别输出。

本发明能够应用于GPS和北斗射频接收机中，采用0.18微米硅工艺设计生产，并测试成功。

Claims (7)

1.一种射频信号收发机芯片中的镜像抑制混频器，其特征在于，包括：

缓冲单元，用于隔离混频器核心单元与前级二分频电路；

混频器核心单元，采用共射频输入端的双平衡正交混频结构实现对输入信号的下变频功能，并为后级无源多相滤波器提供下变频后的四路正交差分信号；

无源多相滤波器，用于实现对镜像干扰信号的窄带抑制；

求和电路，通过两位二进制数字控制信号控制缓冲单元、混频器核心单元、无源多相滤波器和偏置电路的增益补偿效果；

偏置电路，用于为缓冲单元提供可变的尾电流，并为混频器核心单元中的跨导级和开关级提供相应的偏置电压。

2.根据权利要求1所述的镜像抑制混频器，其特征在于：

混频器核心单元包括偏置电流输入端口IPT150、射频输入端口RFIN，跨导级偏置电压输入端口VRFM，开关级偏置电压输入端口VLOM，信号输入端口LOIP、LOIN、LOQP、LOQN，信号输出端口IFIP、IFIN、IFQP、IFQN，四个反相器inv_rf，NMOS管M51、M50、M85、M83、M66、M63、M84、M69、M60、M53、M58、M59、M56、M55、M15、M16、M14、M11，电阻R34、R36、R37、R38，电容C47、C48、C50、C49、C52、C51、C53、C54，以及桥电容C43、C44、C45、C46；

偏置电流输入端口IPT150接NMOS管M51的漏端，NMOS管M51的源端分别连接NMOS管M50、M83、M66、M63的栅端、M85的漏端以及可调电容C32的一端；

输入的数字控制信号BM0、BM1分别通过两个反相器inv_rf后送入NMOS管M69和M84的栅端，进而与外部输入的偏置电流IPT150一起控制整个混频器核心单元的尾电流部分；NMOS管M69和M84的源端分别接NMOS管M66和M63的漏端，NMOS管M69和M84的漏端一起连接到NMOS管M60和M53的源端；

射频输入端口RFIN接NMOS管M60的栅端，NMOS管M53的栅端经桥电容C55、C56、C57耦合到地；

跨导级偏置电压输入端口VRFM经电阻R33和R35分别连接到NMOS管M60和M53的栅端；

开关级偏置电压输入端口VLOM经电阻R32、R31、R30和R29分别连接到NMOS管M55、M58、M59、M56、M15、M11、M16、M14的栅端；

信号输入端口LOIP接NMOS管M58和M55的栅端，LOIN接NMOS管M59和M56的栅端、LOQP连接到NMOS管M15和M11的栅端、LOQN连接到NMOS管M16和M14的栅端；

R34与电容C47和C48，R36与电容C50和C49，R37与电容C52和C51，以及R38与电容C53和C54分别构成第一RC滤波负载、第二RC滤波负载、第三RC滤波负载和第四RC滤波负载；

桥电容C43、C44并联后，一端接第一RC滤波负载的一端、NMOS管M58和M56的漏端，另一端接第二RC滤波负载的一端、NMOS管M59和M55的漏端；

桥电容C45、C46并联后，一端接第三RC滤波负载的一端、NMOS管M15和M14的漏端，另一端接第四RC滤波负载的一端、NMOS管M16和M11的漏端；第一RC滤波负载、第二RC滤波负载、第三RC滤波负载和第四RC滤波负载的另一端均接负载端电源VDD_mix；

信号输出端口IFIP、IFIN、IFQP、IFQN分别接NMOS管M58和M56、M59和M55、M15和M14、M11和M16的漏端。

3.根据权利要求1或2所述的镜像抑制混频器，其特征在于：求和电路基于叠加原理和运放原理设计。

4.根据权利要求3所述的镜像抑制混频器，其特征在于：

求和电路包括偏置电流输入端口IPT25_SUM，信号输入端口A、AN、B、BN，信号输出端口SP、SN，NMOS管M49、M30、M47、M28、M38、M2、M19、M21、M20，PMOS管M3、M1、M0、M68，电阻R7、R5、R8、R6、R4、R0，以及五个反相器inv_rf、一个与门and_rf；

偏置电流输入端口IPT25_SUM接NMOS管M49的漏端，M49的漏端接M30、M28、M38的栅端、M47的漏端以及可调电容C0的一端；NMOS管M30、M47、M28、M38的源端、可调电容C0的另一端均接GND_SUM；

NMOS管M47的栅端与一个与门and_rf的输出端相接，与门and_rf的输入端接使能信号EN_SUM和模式选择信号MODE；NMOS管M49的栅端与第一个反相器inv_rf的输出端相接，该反相器inv_rf的输入端也接所述与门and_rf的输出端；

第二、第三个反相器inv_rf串联,第二个反相器inv_rf输入端接数字控制信号BS0，第二个反相器inv_rf输入端接PMOS管M0、M68的栅端；第四、五个反相器inv_rf串联，第四个反相器inv_rf输入端接数字控制信号BS1，五个反相器inv_rf输出端接PMOS管M1、M3的栅端；

PMOS管M3的漏端与NMOS管M2的漏端之间接电阻R8，PMOS管M68的漏端与PMOS管M3的漏端之间接R5，VDD_SUM与PMOS管M68的漏端之间接R7；

PMOS管M1的漏端与NMOS管M20的漏端之间接电阻R0，PMOS管M1的漏端与PMOS管M0的漏端之间接R4，VDD_SUM与PMOS管M0的漏端之间接R6；

信号输入端口A接NMOS管M2的栅端，AN接NMOS管M21的栅端，B接NMOS管M19的栅端、BN接NMOS管M20的栅端；NMOS管M2、M19的源端均接NMOS管M28的漏端，M2、M19的漏端分别接信号输出端口SP和SN；NMOS管M21、M20的源端均接NMOS管M38的漏端，M21、M20的漏端分别接信号输出端口SP和SN。

5.根据权利要求4所述的镜像抑制混频器，其特征在于：缓冲单元由两个相同的、并行设置的缓冲电路LO_BUF_v1p1构成；每个缓冲电路包括偏置电流输入端口I25,信号输入端口LOP、LON，信号输出端口LON_OUT、LOP_OUT，NMOS管M1、M2、M3、M4、M5、M6,可调电容C1、C2、C3、C4、C5、C6、C7，电阻R1、R2、R3、R4；

偏置电流输入端口I25连接NMOS管M5和M6的栅端；可调电容C1一端也接在NMOS管M5的栅端；NMOS管M5和M6的源端和可调电容C1的另一端均接GND；

NMOS管M3和M4构成一对差分对管，NMOS管M6的漏端接差分对管的源端；NMOS管M3和M4的栅端分别接输入信号端口LOP、LON；

可调电容C2，电阻R3、R1，NMOS管M1构成第一负载端；电阻R1一端接电源VDD，另一端接电容C2的一端和NMOS管M1的栅端，NMOS管M1的漏端和源端分别接电源VDD和电阻R3的一端，R3的另一端接NMOS管M3的漏端；可调电容C3，电阻R4、R2，NMOS管M2构成与第一负载端结构对称的第二负载端；

电容C4、C5并联后，一端接NMOS管M1的源端，另一端接信号输出端口LON_OUT；电容C6、C7并联后，一端接NMOS管M2的源端，另一端接信号输出端口LOP_OUT。

6.根据权利要求5所述的镜像抑制混频器，其特征在于：无源多项滤波器采用两级无源多项滤波器，每级均由基本的RC_CR电路构成。

7.根据权利要求6所述的镜像抑制混频器，其特征在于：

偏置电路包括偏置电流输入端口ICON25，信号输出端口，NMOS管M49、M48、M47、M0、M5、M77、M76、M78、M3、M79，PMOS管M68、M21、M43、M1、M2，开关级偏置电压输出端口VLOM、跨导级偏置电压输出端口VRFM、偏置电流输出端口I25_1、I25_2，以及九个反相器inv_rf、一个与门and_rf；

偏置电流输入端口ICON25与NMOS管M49的漏端相接，NMOS管M49的源端接NMOS管M48、M0、M5、M79、M77、M76的栅端、M47的漏端以及可调电容C1的一端，NMOS管M49的栅端接与门and_rf的输出端，与门and_rf的输入端接使能信号EN_MIX和模式选择信号MODE；

与门and_rf的输出端还接第一个反相器inv_rf的输入端，第一个反相器inv_rf的输出端接NMOS管M47的栅端；

第二、第三个反相器inv_rf的输入端接数字控制信号BB0，第二、第三个反相器inv_rf的输出端接PMOS管M68的栅端，PMOS管M68的源端接VDD_MIX，PMOS管M68的漏端依次通过R40、R42接NMOS管M5的漏端、信号输出端VLOM；

第四、第五个反相器inv_rf的输入端接数字控制信号BB1，第四、第五个反相器inv_rf的输出端接PMOS管M21的栅端，PMOS管M21的源端接VDD_MIX，PMOS管M21的漏端通过R42接NMOS管M5的漏端、开关级偏置电压输出端口VLOM；

第六、第七个反相器inv_rf的输入端接数字控制信号BL0，第六、第七个反相器inv_rf的输出端接NMOS管M78的栅端，NMOS管M78的源端接NMOS管M76的漏端，NMOS管M78的漏端接NMOS管M3、M79的漏端以及PMOS管M43的漏端；

第八、第九个反相器inv_rf的输入端接数字控制信号BL1，第八、第九个反相器inv_rf的输出端接NMOS管M3的栅端，NMOS管M3的源端接NMOS管M77的漏端，NMOS管M3的漏端接PMOS管M43的漏端；

PMOS管M1、M43、M2的栅端均相连，PMOS管M1、M43、M2的源端均接VDD_MIX；PMOS管M1、M2的漏端分别接偏置电流输出端口I25_1、I25_2；

VDD_MIX与NMOS管M0之间串联有电阻R14、R46，跨导级偏置电压输出端口VRFM接在R46与NMOS管M0之间。