CN111756348A - 一种跨导电容可配置N-path带通滤波器 - Google Patents

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Abstract

本发明公开了一种跨导电容可配置N‑path带通滤波器，所述滤波器包括N‑path带通滤波器、四相位时钟源、Gm‑C低通滤波器和数字控制信号接口，其中：N‑path带通滤波器的输入端为跨接电容组；带通滤波通道N‑path1和N‑path2连接跨接电容组的同相输出端口；四相位时钟源的时钟输出连接至N‑path带通滤波器；跨导Gm‑C低通滤波器连接N‑path带通滤波器的差分输出端口；数字控制信号接口连接至跨接电容组、N‑path带通滤波器、可配置跨导Gm‑C低通滤波器。该滤波器避免了现有技术中N‑path滤波器的通带带宽不足、线性度不佳、谐波失真大、带内纹波大的特点，在实现宽范围中心频率调谐的基础上，实现通带带宽可调、带内纹波可调的功能。

Description

一种跨导电容可配置N-path带通滤波器
技术领域
本发明属于电子信息技术领域，涉及一种应用于射频无线收发机中的带通滤波器，具体涉及一种应用于射频前端基于跨导电容均可配置的N-path带通滤波器。
背景技术
目前通信系统以及集成电路发展迅猛，通信系统要求其电子设备具备可快速连续调谐、集成化、可重构、多功能等特点，因此目前多模多频收发机的设计需求朝着低功耗、全集成、多功能、小芯片尺寸的方向发展。作为收发机不可或缺的一部分，前端滤波器可以起到滤除干扰信号以提高收发机的整体性能的作用，因此射频前端滤波器的可调谐、集成化的研究具有重要意义。
N-path带通滤波器使用N个特性相同的单通道滤波单元并列组合而成，每一个单通道由开关电容组成，通过外加时钟发生器驱动，其不会造成大量的面积消耗，在品质因数、线性度、可调谐性、动态范围等方面更加具有优势。
发明内容
本发明的目的是提供一种跨导电容可配置N-path带通滤波器，该滤波器避免了现有技术中N-path滤波器的通带带宽不足、线性度不佳、谐波失真大、带内纹波大的特点，在实现宽范围中心频率调谐的基础上，实现通带带宽可调、带内纹波可调的功能。
本发明的目的是通过以下技术方案实现的：
一种跨导电容可配置N-path带通滤波器，包括N-path带通滤波器、四相位时钟源、Gm-C低通滤波器和数字控制信号接口，其中：
所述N-path带通滤波器的输入端为跨接电容组，用于通带纹波调节和增益调节；
所述跨接电容组包括N组(N≥2)可通过开关自由选通的跨接电容；
所述N-path带通滤波器含有带通滤波通道N-path1和带通滤波通道N-path2两个不同的N-path滤波通道，带通滤波通道N-path1与带通滤波通道N-path2同相输入，差分输出；
所述带通滤波通道N-path1连接跨接电容组的同相输出端口，对输入信号进行带通滤波，由于跨导模块的频率搬移作用，其中心频率为flo+Δf，flo为滤波器通带中心频率，Δf为中心频率偏移量；
所述带通滤波通道N-path2连接跨接电容组的同相输出端口，对输入信号进行带通滤波，由于跨导模块的频率搬移作用，其中心频率为flo-Δf；
所述四相位时钟源的时钟输出连接至N-path带通滤波器，四相位时钟源产生频率可变的四相位不交叠时钟信号作为N-path带通滤波器中的开关控制信号，调节通带中心频率；
所述跨导Gm-C低通滤波器为可配置跨导电容滤波器，连接N-path带通滤波器的差分输出端口，对输入信号进行低通滤波，以消除奇次谐波；
所述数字控制信号接口连接至跨接电容组、N-path带通滤波器、可配置跨导Gm-C低通滤波器，提供数字控制信号。
相比于现有技术，本发明具有如下优点：
1、加入输入跨接电容组进行滤波器通带增益及通带纹波调节；加入两支N-path带通滤波通道，通过跨导模块产生反向相频率搬移作用，对输出差分增加通带带宽，同时消除偶次谐波；加入可调跨导单元与5位可调通道电容组可实现范围内通带带宽调节的功能。
2、四相位时钟源采用两个D锁存器首尾相连组成四相位时钟生成电路，因此欲实现中心频率flo的滤波性能时，只需输入2flo的时钟信号，而不是传统的4flo，如此可以显著降低对高频时钟源质量的要求。
3、在N-path带通滤波通道的差分输出端加入可调Gm-C低通滤波器，通过数字信号改变负载电容以调整低通滤波器截止频率，对N-path滤波器的带通信号进行滤波，以抑制奇次谐波，提高带外抑制比。
4、本发明可增加滤波器通带带宽且带宽可调，能较好消除或抑制谐波影响，并且提高电路线性度，降低芯片面积。
附图说明
图1为本发明可配置N-path带通滤波器的结构示意图；
图2为本发明中输入跨接电容组与两支N-path带通滤波通道电路；
图3为本发明中N-path滤波通道中的可调跨导单元；
图4为本发明中N-path滤波通道中的可调通道电容组；
图5为本发明中的四相位时钟源电路；
图6为本发明中的可调Gm-C低通滤波器中的可调负载电容组；
图7为本发明中的数字控制信号接口电路；
图8为本发明可配置N-path带通滤波器的频率可调范围曲线；
图9为本发明可配置N-path带通滤波器分别在100MHz、1GHz时的通带带宽调节范围曲线；
图10为本发明可配置N-path带通滤波器中可调Gm-C低通滤波器的调频曲线；
图11为本发明可配置N-path带通滤波器加入可调Gm-C低通滤波器的前后的频谱对比。
具体实施方式
下面结合附图对本发明的技术方案作进一步的说明，但并不局限于此，凡是对本发明技术方案进行修改或者等同替换，而不脱离本发明技术方案的精神和范围，均应涵盖在本发明的保护范围中。
本发明提供了一种跨导电容可配置N-path带通滤波器，如图1所示，所述滤波器包括N-path带通滤波器1、Gm-C低通滤波器3、四相位时钟源2和数字控制信号接口4，其中：
所述四相位时钟源2的时钟输出连接至N-path带通滤波器1；
所述N-path带通滤波器1的包含带通滤波通道N-path1和带通滤波通道N-path2两个N-path滤波通道，其通过四相位时钟源2产生的可变频率的四相位采样脉冲序列来调节通带中心频率，同时分别通过可配置跨导模块使滤波器中心频率向不同方向偏移；
所述N-path带通滤波器1为单端输入，输入端为跨接电容组，通过输入电容Cs转化为同相信号跨接到带通滤波通道N-path1和带通滤波通道N-path2中，并对滤波后的信号进行差分输出；
所述N-path带通滤波器1的两支路径输入同相信号，输出差分信号并连接至可配置Gm-C低通滤波器3；
所述数字控制信号接口4的第一输出端连接至N-path带通滤波器1；
所述数字控制信号接口4的第二输出端连接至可调谐Gm-C低通滤波器3。
工作原理如下：
输入信号通过跨接电容组输出同相信号进入带通滤波通道N-path1和带通滤波通道N-path2中。同时，由四相位时钟源2提供4相25％占空比时钟作为N-path滤波器1中开关的控制信号，在时钟频率为flo时，N-path带通滤波器1对输入信号进行带通滤波，由于跨导模块提供的频率搬移作用，其中心频率为flo-Δf，N-path带通滤波器1对输入信号进行带通滤波，由于跨导模块提供的频率搬移作用，其中心频率为flo+Δf，通过将两者取差分实现两路径信号频域叠加以增加通带带宽。差分输出不含偶次谐波失真，但奇次谐波失真严重，因此在N-path带通滤波器1后级加入可调Gm-C低通滤波器3以抑制奇次谐波，提高带外抑制比。最后通过数字信号接口4来实现控制信号的写入。
下面将分别描述本发明中的N-path带通滤波器、四相位时钟源、Gm-C低通滤波器和数字信号控制接口电路。
如图2所示，N-path带通滤波器的输入端接入四组可配置跨接电容Cs、Cs1p和Cs1n、Cs2p和Cs2n、Cs3，用于通带纹波调节和增益调节。此电容组下极板连接至信号输入端，上极板分别通过数字信号控制的开关跨接至带通滤波通道N-path1和带通滤波通道N-path2，具体组数与电容大小可根据实际情况配置。该电容组通过开关自由选通，其目的是在输入路径中使用相对较高的串联电容阻抗来分离输入信号并在路径之间提供隔离，其将输入电压分配给两条路径，同时使两条路径之间的相互作用尽可能小。另外，由于电路的不对称性即P端通道增益与N端通道增益不一致，在频率合成时可能会导致滤波器通带的不对称性，此时便可通过调节两条路径上的输入电容来减小通带纹波系数，对滤波器通带增益起到调整作用。
如图2所示，跨接电容组连接两个不同的N-path滤波通道，带通滤波通道N-path1和带通滤波通道N-path2同相输入，差分输出，其中：
对于带通滤波通道N-path1，输入同相信号经过P1、P2、P3、P4控制的开关连接至四个可调通带电容的节点Ap、Bp、Cp、Dp上，再经过P1、P2、P3、P4控制的开关连接至输出端Vop。其中的四个节点连接到两个可调跨导单元Gm，具体地，节点Ap连接到可配置跨导单元Gm1的正输入端和Gm2的负输出端，节点Bp连接到可配置跨导单元Gm1的负输入端和可配置跨导单元Gm2的正输出端，节点Cp连接到可配置跨导单元Gm1的负输出端和可配置跨导单元Gm2的负输入端，节点Dp连接到可配置跨导单元Gm1的负输出端和可配置跨导单元Gm2的正输入端。
对于带通滤波通道N-path2，输入同相信号经过P1、P2、P3、P4控制的开关连接至四个可调通带电容的节点上An、Bn、Cn、Dn上，再经过P1、P2、P3、P4控制的开关连接至输出端Vop。其中的四个节点连接到两个可调跨导单元Gm，具体地，节点An连接到可配置跨导单元Gm3的正输入端和可配置跨导单元Gm4的负输出端，节点Bn连接到可配置跨导单元Gm3的负输入端和可配置跨导单元Gm4的正输出端，节点Cn连接到可配置跨导单元Gm3的负输出端和可配置跨导单元Gm4的负输入端，节点Dn连接到可配置跨导单元Gm3的正输出端和可配置跨导单元Gm4的负输入端。该电路通过可配置跨导Gm单元以使N-path带通滤波器的中心频率相对于时钟频率进行偏移。使可配置跨导Gm单元分别按照顺时针或是逆时针方向与具有容性基带导纳的N-path带通滤波器的基带节点相连，N-path带通滤波器的中心频率可以变为flo+gm/(2πCBB)或者flo-gm/(2πCBB)。N-path带通滤波器的输出函数可表示为：
Figure BDA0002546550190000071
其中，Rx＝Rs+Rw，Rs为电源阻抗，Rw为开关阻抗，CBB为通道电容大小，Gm为跨导值，ωlo为滤波器通带中心频率，所以，总的传递函数T(s)＝T1(s)-T2(s)的表示为：
Figure BDA0002546550190000081
其中，ωc1＝ωlo+Gm/CBB，ωc2＝ωlo-Gm/CBB，可以发现N-path带通滤波器的传递函数与可配置跨导单元Gm与通道电容器CBB密切相关，即可配置跨导单元Gm值确定了N-path带通滤波器的通带形状，而通道电容器CBB的值确定N-path带通滤波器的带宽。由于本发明中的N-path带通滤波器需要实现通带带宽可调，因此采用了可变跨导值与可变通道电容的方法来进行N-path带通滤波器中心频率及通带带宽的调节。
如图3所示，可配置跨导单元具有双输入输出端口，IN+端口连接到PMOS管Mp1、Mp2、Mp3和NMOS管Mn1、Mn2、Mn3的栅极，IN-端口连接到PMOS管Mp4、Mp5、Mp6和NMOS管Mn4、Mn5、Mn6的栅极，IN+端口通过负反馈电阻RF跨接到负输出端口OUT-，IN-端口通过负反馈电阻RF跨接到正输出端口OUT+；PMOS管Mp1、Mp2、Mp3、Mp4、Mp5、Mp6的源级连接到电源端口VDD，NMOS管Mn1、Mn2、Mn3、Mn4、Mn5、Mn6的源级连接到电源端口VSS，PMOS Mp1、Mp6的漏极分别连接到OUT-、OUT+输出端口，NMOS Mn1、Mn6的漏极分别连接到OUT-、OUT+输出端口；PMOS管Mp2、Mp3的漏极分别通过EN1-和EN2-控制的PMOS管Mp7、Mp8连接到负输出端口OUT-，PMOS管Mp4、Mp5的漏极分别通过EN2-和EN1-控制的PMOS管Mp9、Mp10连接到正输出端口OUT+，NMOS管Mn2、Mn3的漏极分别通过EN1和EN2控制的NMOS管Mn7、Mn8连接到负输出端口OUT-，NMOS管Mn4、Mn5的漏极分别通过EN2和EN1控制的NMOS管Mn9、Mn10连接到正输出端口OUT+，其中EN1-和EN2-是EN1和EN2反相信号。
为了进一步说明可配置通道电容，在N-path带通滤波器中选用8个可配置通道电容，通过数字信号控制连接进入通路中的电容大小进行通带带宽的调节。如图4所示，每个可调通带电容含有6个MIM电容C0、C1、C2、C3、C4、C5，所有电容的下极板连接到输入端VI，C1、C2、C3、C4、C5的两端分别跨接数字信号S1-、S2-、S3-、S4-、S5-控制的开关，MIM电容C0与C1、C2、C3、C4、C5的上极板分别直接和通过数字信号S1、S2、S3、S4、S5控制的开关连接至输出端VO。其中，S1-、S2-、S3-、S4-、S5-是S1、S2、S3、S4、S5的反相信号。
本发明中，对于可变跨导，可采用简单反相器作为基础跨导以满足高频域的要求，并在输入端与反相输出端加入负反馈电阻稳定共模电压，并加入两组开关可控的MOS管，通过开关控制信号选通相应的MOS管并联到反相器中以增大其宽长比以增加跨导值。对于可调通带电容，采用5位控制信号提供00000～11111等32个控制挡位进行带宽控制。
如图8所示，中心频率调频范围覆盖100MHz～1GHz，滤波器增益-1～0dB左右，通带纹波<0.5dB，带外抑制>-40dB。进一步地，分别在100MHz和1GHz处进行带宽调节仿真，如图9所示，带宽可调范围为20MHz～60MHz，该组数据仅作为本发明的一个实例，该组结构可通过电路参数的调节实现不同系统的性能要求。
如图5所示，四相位时钟源可采用两个D锁存器首尾相连组成四相位时钟生成电路，其包含两个D锁存器：Dlatch1和Dlatch2，D锁存器结构中，CK进行使能控制，D与Dn端口输入时钟信号，Q与Dn端口进行锁存。其中，Dlatch1的Q端接Dlatch2的D端并输出P1S信号，Dlatch2的Q端接Dlatch1的Dn端并输出P2S信号，Dlatch1的Qn端接Dlatch2的Dn端并输出P3S信号，Dlatch2的Qn端接Dlatch1的D端并输出P4S信号，Dlatch1的时钟控制信号为clk，Dlatch2的时钟控制信号为clkn，两者互为反相信号。对于D锁存器Dlatch1与Dlatch2，其含有PMOS管Mp1、Mp2和NMOS管Mn1、Mn2、Mn3、Mn4。PMOS管Mp1、Mp2的栅极连接至时钟输入端CK，源级连接至电源端口VDD，Mp1的漏极连接至数据输出口Qn端，Mp2的漏极连接至数据输出口Q端，Qn端口还连接至NMOS管Mn1、Mn2的漏极和Mn3的栅极，Q端口还连接至NMOS管Mn3、Mn4的漏极和Mn2的栅极，NMOS管Mn1、Mn2、Mn3、Mn4的源级连接至电源端口VSS。锁存器输出的时钟信号P1S、P2S、P3S、P4S再通过缓冲器输出最终四相位不交叠时钟P1、P2、P3、P4。不同于传统的D触发器级联的形式，本电路在时钟下降沿亦可操作，因此欲实现中心频率flo的滤波性能时，只需输入2fo的时钟信号，而不是传统的4flo，如此可以显著降低对高频时钟源质量的要求。
本发明中，使用了可配置跨导Gm-C低通滤波器以抑制谐波并显著降低滤波器的带外抑制比。可配置跨导Gm-C低通滤波器可采用级联双二次可配置跨导Gm-C低通滤波器进行设计，跨导-电容滤波器的截止频率一般与跨导成正比例关系，与负载电容成反比例关系。
本发明中，可配置Gm-C低通滤波器采用五位可调负载电容进行滤波器截止频率调节，vi和vo通过基础负载电容C0和C1连接在一起，中间接地。另外有五组电容C2和C3、C4和C5、C6和C7、C8和C9、C10和C11，分别通过五组开关连接到电路的输入输出端口。
本发明中，为实现滤波器截止频率可调设计，不改动跨导值，因此通过调节负载电容调节截止频率，作为本发明的一个实施例，可设置五位可调的电容阵列共32档，如图6所示，通过MOS开关的导通与截止控制接入负载电容值，实现要求频率范围内的调节。如图10为本发明可配置N-path带通滤波器中可调谐Gm-C低通滤波器的调频曲线，其截止频率能实现100MHz～1GHz的连续可调。图11为500MHz时，本发明可配置N-path带通滤波器在加入四阶Gm-C低通滤波器前后的电路的频谱响应，在奇次谐波的分析中，由于三次谐波分量较高，加入之前的三次谐波抑制比为-21dB，而加入低通滤波器之后，谐波抑制比变为-52.5dB。
本发明中，为了实现滤波器中心频率可调节、通带带宽可调节、通带增益可调节等诸多可配置控制信号，设计了基于锁存器的数字信号控制模块来实现所提出的滤波器可配置功能(控制信号的写入)。如图7所示，数字控制信号接口包含一个2-4译码器，其通过一个2位信号用于选通4个控制模块：Cs_ctr、Cbb_ctr、Gm_ctr、Cbpf_ctr，分别对应N-path BPF的输入电容组、可调通道电容组、可调跨导模块与Gm-C LPF的可调负载电容组，四组模块具有相同的输入。该模块将4组共17个端口复用为5个端口，并利用2-4译码器选取写入组别，并加上使能端口与复位端口，大大节省了芯片面积，减少了端口数量。
本发明中，每个控制模块由若个锁存器构成，当选中此模块时，锁存器会将输入信号转存到锁存器的输出并作为相应电路的控制信号，其中锁存器采用的置零与复位的逻辑为：
S＝Sel*in*Rst_n+int*Rst；
R＝Sel*in_n*Rst_n+int_n*Rst；
其中，Sel为选通信号，int为初始信号，in为输入信号，in_n为输入信号的反相信号，Rst为复位信号，Rst_n为复位信号的反向信号，当Rst_n为高时，锁存器会根据输入信号将输出信号置位或者清零，并通过SR锁存器稳定住输出信号。
由上述实施方案可以看出，本发明可实现中心频率可调节、通带带宽可调节、通带增益可调节的带通滤波器功能，并提供了相应的数字接口便于控制，从而可以满足多模多频的需要，可用于射频前端滤波器。

Claims (10)

1.一种跨导电容可配置N-path带通滤波器，其特征在于所述滤波器包括N-path带通滤波器、四相位时钟源、Gm-C低通滤波器和数字控制信号接口，其中：
所述N-path带通滤波器的输入端为跨接电容组，用于通带纹波调节和增益调节；
所述N-path带通滤波器含有带通滤波通道N-path1和带通滤波通道N-path2两个不同的N-path滤波通道，带通滤波通道N-path1与带通滤波通道N-path2同相输入，差分输出；
所述带通滤波通道N-path1连接跨接电容组的同相输出端口，对输入信号进行带通滤波，其中心频率为flo+Δf，flo为滤波器通带中心频率，Δf为中心频率偏移量；
所述带通滤波通道N-path2连接跨接电容组的同相输出端口，对输入信号进行带通滤波，其中心频率为flo-Δf；
所述四相位时钟源的时钟输出连接至N-path带通滤波器，四相位时钟源产生频率可变的四相位不交叠时钟信号作为N-path带通滤波器中的开关控制信号，调节通带中心频率；
所述跨导Gm-C低通滤波器连接N-path带通滤波器的差分输出端口，对输入信号进行低通滤波，以消除奇次谐波；
所述数字控制信号接口连接至跨接电容组、N-path带通滤波器、可配置跨导Gm-C低通滤波器，提供数字控制信号。
2.根据权利要求1所述的跨导电容可配置N-path带通滤波器，其特征在于所述跨接电容组包括N组可通过开关自由选通的跨接电容，N≥2。
3.根据权利要求2所述的跨导电容可配置N-path带通滤波器，其特征在于所述跨接电容含有6个MIM电容C0、C1、C2、C3、C4、C5，所有电容的下极板连接到输入端VI，C1、C2、C3、C4、C5的两端分别跨接数字信号S1-、S2-、S3-、S4-、S5-控制的开关，MIM电容C0与C1、C2、C3、C4、C5的上极板分别直接和通过数字信号S1、S2、S3、S4、S5控制的开关连接至输出端VO。
4.根据权利要求1或2所述的跨导电容可配置N-path带通滤波器，其特征在于所述跨接电容组的下极板连接至信号输入端，上极板分别通过数字信号控制的开关跨接至带通滤波通道N-path1和带通滤波通道N-path2。
5.根据权利要求1所述的跨导电容可配置N-path带通滤波器，其特征在于所述带通滤波通道N-path1中，输入同相信号经过P1、P2、P3、P4控制的开关连接至四个可调通带电容的节点Ap、Bp、Cp、Dp上，再经过P1、P2、P3、P4控制的开关连接至输出端Vop；节点Ap连接到可配置跨导单元Gm1的正输入端和可配置跨导单元Gm2的负输出端，节点Bp连接到可配置跨导单元Gm1的负输入端和可配置跨导单元Gm2的正输出端，节点Cp连接到可配置跨导单元Gm1的负输出端和可配置跨导单元Gm2的负输入端，节点Dp连接到可配置跨导单元Gm1的负输出端和可配置跨导单元Gm2的正输入端；
所述带通滤波通道N-path2中，输入同相信号经过P1、P2、P3、P4控制的开关连接至四个可调通带电容的节点上An、Bn、Cn、Dn上，再经过P1、P2、P3、P4控制的开关连接至输出端Vop；节点An连接到可配置跨导单元Gm3的正输入端和可配置跨导单元Gm4的负输出端，节点Bn连接到可配置跨导单元Gm3的负输入端和可配置跨导单元Gm4的正输出端，节点Cn连接到可配置跨导单元Gm3的负输出端和可配置跨导单元Gm4的负输入端，节点Dn连接到可配置跨导单元Gm3的正输出端和可配置跨导单元Gm4的负输入端。
6.根据权利要求5所述的跨导电容可配置N-path带通滤波器，其特征在于所述可配置跨导单元Gm1、Gm2、Gm3和Gm4具有双输入输出端口，IN+端口连接到PMOS管Mp1、Mp2、Mp3和NMOS管Mn1、Mn2、Mn3的栅极，IN-端口连接到PMOS管Mp4、Mp5、Mp6和NMOS管Mn4、Mn5、Mn6的栅极，IN+端口通过负反馈电阻RF跨接到负输出端口OUT-，IN-端口通过负反馈电阻RF跨接到正输出端口OUT+；PMOS管Mp1、Mp2、Mp3、Mp4、Mp5、Mp6的源级连接到电源端口VDD，NMOS管Mn1、Mn2、Mn3、Mn4、Mn5、Mn6的源级连接到电源端口VSS，PMOS Mp1、Mp6的漏极分别连接到OUT-、OUT+输出端口，NMOS Mn1、Mn6的漏极分别连接到OUT-、OUT+输出端口；PMOS管Mp2、Mp3的漏极分别通过EN1-和EN2-控制的PMOS管Mp7、Mp8连接到负输出端口OUT-，PMOS管Mp4、Mp5的漏极分别通过EN2-和EN1-控制的PMOS管Mp9、Mp10连接到正输出端口OUT+，NMOS管Mn2、Mn3的漏极分别通过EN1和EN2控制的NMOS管Mn7、Mn8连接到负输出端口OUT-，NMOS管Mn4、Mn5的漏极分别通过EN2和EN1控制的NMOS管Mn9、Mn10连接到正输出端口OUT+，其中EN1-和EN2-是EN1和EN2反相信号。
7.根据权利要求1所述的跨导电容可配置N-path带通滤波器，其特征在于所述四相位时钟源采用两个D锁存器首尾相连组成四相位时钟生成电路，其包含两个D锁存器：Dlatch1和Dlatch2，D锁存器结构中，CK进行使能控制，D与Dn端口输入时钟信号，Q与Dn端口进行锁存，其中：Dlatch1的Q端接Dlatch2的D端并输出P1S信号，Dlatch2的Q端接Dlatch1的Dn端并输出P2S信号，Dlatch1的Qn端接Dlatch2的Dn端并输出P3S信号，Dlatch2的Qn端接Dlatch1的D端并输出P4S信号；Dlatch1的时钟控制信号为clk，Dlatch2的时钟控制信号为clkn，两者互为反相信号；P1S信号、P2S信号、P3S信号、P4S信号再通过缓冲器输出最终四相位不交叠时钟P1、P2、P3、P4。
8.根据权利要求7所述的跨导电容可配置N-path带通滤波器，其特征在于所述Dlatch1与Dlatch2含有PMOS管Mp1、Mp2和NMOS管Mn1、Mn2、Mn3、Mn4。PMOS管Mp1、Mp2的栅极连接至时钟输入端CK，源级连接至电源端口VDD，Mp1的漏极连接至数据输出口Qn端，Mp2的漏极连接至数据输出口Q端，Qn端口还连接至NMOS管Mn1、Mn2的漏极和Mn3的栅极，Q端口还连接至NMOS管Mn3、Mn4的漏极和Mn2的栅极，NMOS管Mn1、Mn2、Mn3、Mn4的源级连接至电源端口VSS。
9.根据权利要求1所述的跨导电容可配置N-path带通滤波器，其特征在于所述跨导Gm-C低通滤波器为可配置跨导电容滤波器。
10.根据权利要求1所述的跨导电容可配置N-path带通滤波器，其特征在于所述数字控制信号接口包含一个2-4译码器，其通过一个2位信号用于选通4个控制模块：Cs_ctr、Cbb_ctr、Gm_ctr、Cbpf_ctr，分别对应N-path带通滤波器的输入电容组、可调通道电容组、可调跨导模块与跨导Gm-C低通滤波器的可调负载电容组。
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