CN109148302A - 一种全包围栅极鳍式场效应晶体管的制作方法 - Google Patents

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Abstract

本发明公开了一种全包围栅极鳍式场效应晶体管的制作方法,包括:在半导体衬底上依次淀积金属栅薄膜和高K金属薄膜;在金属栅薄膜和高K金属薄膜上淀积二氧化硅薄膜并图形化,形成鳍的图形;以氢气为还原剂,将二氧化硅还原成硅;第一次图形化高K金属薄膜和金属栅薄膜,形成位于鳍下方的高K金属图形和金属栅图形;再次淀积高K金属薄膜和金属栅薄膜,第二次图形化高K金属薄膜和金属栅薄膜,形成从四周包围鳍的高K金属图形和金属栅图形。本发明增加了沟道宽度,使沟道的有效面积得到提升,可在保证所需器件特性的同时,解决现有技术工艺复杂,成本高等问题,具有成本低,易于实施等优点。

Description

一种全包围栅极鳍式场效应晶体管的制作方法
技术领域
本发明涉及集成电路工艺制造技术领域,更具体地,涉及一种全包围栅极鳍式场效应晶体管的制作方法。
背景技术
随着半导体技术的不断发展,传统的平面器件已不能满足人们对高性能器件的需求。
鳍式场效应晶体管(Fin Field-Effect Transistor,FinFET)是一种立体型器件,包括在衬底上垂直形成的鳍以及与鳍相交的堆叠栅。由于栅极结构在鳍的三个表面上围绕鳍状物,因此所形成的晶体管在本质上具有通过鳍状物的沟道区控制电流的三个栅极。这三个栅极允许鳍状物内的更完全的耗尽,并且由于较陡峭的阈值电流摆动(SS)和较小的漏极感应势垒下降(DIBL)而产生较小的短沟道效应。
最近又开发出了一种全包围栅极(GAA:Gate all around)结构,其中栅极电极和源极/漏极接触部环绕半导体鳍部的整个四周。这种结构能有效地限制短沟道效应。
目前的全包围栅极结构基本都是采用悬栅结构,其主要形成方法可包括如下步骤:首先,采用平面工艺形成所需要的有源区;然后,采用各种方法将其下部掏空,形成悬栅;最后,淀积多晶硅,形成控制栅极。
然而,上述这些形成全包围栅结构的工艺非常复杂,成本高昂。同时,将鳍部底部掏空后,鳍部容易倒下,从而影响器件的性能。另一方面,现有技术还没有提供一种能够很好地将全包围栅极结构和鳍式场效应晶体管结构结合起来的制造技术。
因此,如何提供一种工艺简单,可靠,低成本的全包围栅极鳍式场效应晶体管的制作方法,并保证器件性能稳定,是本领域技术人员亟待解决的技术问题之一。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷,提供一种全包围栅极鳍式场效应晶体管的制作方法。
为实现上述目的,本发明的技术方案如下:
一种全包围栅极鳍式场效应晶体管的制作方法,包括以下步骤:
提供一半导体衬底,在所述半导体衬底上依次淀积金属栅薄膜和高K金属薄膜;
在所述金属栅薄膜和高K金属薄膜上淀积一层二氧化硅薄膜;
图形化二氧化硅薄膜,形成鳍的图形;
以氢气为还原剂,将鳍的二氧化硅材料还原成硅;
第一次图形化高K金属薄膜,形成位于鳍下方的高K金属图形;
第一次图形化金属栅薄膜,形成位于鳍下方的金属栅图形;
在上述结构表面再次淀积高K金属薄膜;
第二次图形化高K金属薄膜,形成从四周包围鳍的高K金属图形;
在上述结构表面再次淀积金属栅薄膜;
第二次图形化金属栅薄膜,形成从四周包围鳍和高K金属图形的金属栅图形。
进一步地,第一次图形化高K金属薄膜时,使形成的位于鳍下方的高K金属图形的宽度与鳍的宽度一致,且位置对齐。
进一步地,第一次图形化金属栅薄膜时,使形成的位于鳍下方的金属栅图形与鳍的图形中心对齐,且金属栅图形的两个侧面凸出于鳍的两个侧面。
进一步地,所述金属栅图形的每个侧面凸出于鳍的侧面1nm~5nm。
进一步地,采用低温ALD工艺制造方法淀积二氧化硅薄膜,其淀积温度为50~200℃。
进一步地,采用去耦合等离子体氢的方法,将鳍的二氧化硅材料还原成硅。
进一步地,还原时的功率是25~900W,氢气的流量是200~500sccm。
进一步地,根据设计所需的材料为硅的鳍的高度和宽度尺寸,并根据二氧化硅与硅之间的还原体积比关系,确定材料为二氧化硅的鳍的图形对应的高度和宽度尺寸。
进一步地,所述金属栅薄膜材料是Ti或者TiAl。
进一步地,所述高K金属薄膜材料是Hf,Hf的氧化物,Zr,Zr的氧化物,Al,Al的氧化物中的至少其中一种。
从上述技术方案可以看出,本发明通过采用与集成电路平面工艺兼容的方法,使形成的栅极结构以全包围的形式从四面有效地控制沟道,相比双栅或者三栅结构,增加了沟道宽度,从而使得沟道的有效面积得到提升;同时,本发明利用去耦合等离子体氢的方法,能快速地将二氧化硅还原成硅,可避免形成鳍时发生倒塌现象,在保证所需器件特性的同时,解决了现有技术工艺复杂,成本高等问题,具有成本低,易于实施等优点。
附图说明
图1是本发明一较佳实施例的一种全包围栅极鳍式场效应晶体管的制作方法流程示意图。
图2~图11是根据图1的方法形成一种全包围栅极鳍式场效应晶体管时的工艺步骤示意图。
具体实施方式
下面结合附图,对本发明的具体实施方式作进一步的详细说明。
需要说明的是,在下述的具体实施方式中,在详述本发明的实施方式时,为了清楚地表示本发明的结构以便于说明,特对附图中的结构不依照一般比例绘图,并进行了局部放大、变形及简化处理,因此,应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中,请参阅图1,图1是本发明一较佳实施例的一种全包围栅极鳍式场效应晶体管的制作方法流程示意图;同时,请参阅图2~图11,图2~图11是根据图1的方法形成一种全包围栅极鳍式场效应晶体管时的工艺步骤示意图。如图1所示,本发明的一种全包围栅极鳍式场效应晶体管的制作方法,可包括以下步骤:
步骤S01:如图2所示,提供一半导体衬底100,在半导体衬底100上依次淀积金属栅薄膜101和高K金属薄膜102。
可采用业界通用的ALD工艺制造方法,在半导体衬底100上依次淀积一层金属栅薄膜101和高K金属薄膜102。
其中,半导体衬底100可采用硅衬底100。也可采用其他适用的任意衬底材料。
淀积的栅极金属薄膜101材料可以是Ti或者TiAl;淀积的高K金属薄膜102材料可以是Hf,Zr,Al及其对应的氧化物。
淀积的栅极金属薄膜101和高K金属薄膜102材料厚度可在1nm~5nm之间。
步骤S02:如图3所示,在金属栅薄膜101和高K金属薄膜102上淀积一层二氧化硅薄膜103。
淀积二氧化硅103时,可采用低温ALD工艺制造方法,其淀积温度可为50~200℃。淀积的二氧化硅103的厚度可在8nm~30nm之间。
步骤S03:如图4所示,图形化二氧化硅薄膜103,形成鳍的图形103’。
可采用业界通用的工艺制造方法,通过在器件表面涂布光刻胶,并执行光刻显影,然后通过刻蚀二氧化硅薄膜103,形成若干个材料为二氧化硅的鳍的图形103’。
步骤S04:如图5所示,以氢气为还原剂,将鳍103’的二氧化硅材料还原成硅,形成鳍式场效应晶体管的鳍结构104。
通入氢气(H2),以氢气为还原剂,并采用去耦合等离子体氢的方法,能快速将二氧化硅还原成硅。
采用去耦合等离子体氢的方法将二氧化硅还原成硅时,所用的功率可以是25~900W,氢气的流量可以是200~500sccm。
采用本方法不仅可降低工艺难度,而且可以精确地控制鳍部104的宽度和高度。
可根据设计所需的材料为硅的鳍104的高度和宽度尺寸,并根据二氧化硅与硅之间的还原体积比关系,确定材料为二氧化硅的鳍的图形103’对应的高度和宽度尺寸。
步骤S05:如图6所示,第一次图形化高K金属薄膜102,形成对应位于鳍下方的高K金属图形102’。
可采用业界通用的工艺制造方法,执行涂布光刻胶,并光刻显影,对高K金属薄膜102进行第一次刻蚀,以第一次图形化高K金属薄膜102,并去除光刻胶,形成对应位于鳍下方的高K金属图形102’。
第一次图形化高K金属薄膜102时,使形成的对应位于鳍下方的高K金属图形102’的宽度与鳍104的宽度一致并保持位置对齐。
步骤S06:如图7所示,第一次图形化金属栅薄膜101,形成对应位于鳍下方的金属栅图形101’。
可采用业界通用的工艺制造方法,执行涂布光刻胶,并光刻显影,对金属栅薄膜101进行第一次刻蚀,以第一次图形化金属栅薄膜101,并去除光刻胶,形成对应位于鳍和上述的高K金属图形下方的金属栅薄膜101’。
第一次图形化金属栅薄膜101时,使形成的对应位于鳍下方的金属栅图形101’与鳍的图形104中心对齐,且使得金属栅图形101’位于宽度方向上的两个侧面凸出于鳍的两个侧面。例如,可使得金属栅图形101’的每个侧面凸出于鳍104的侧面1nm~5nm。
步骤S07:如图8所示,在上述结构表面再次淀积高K金属薄膜105(与高K金属薄膜102材料相同)。
仍可采用业界通用的ALD工艺制造方法,在上述形成的器件结构表面再次淀积一层高K金属薄膜105,将鳍104的表面(包括顶部和侧部)以及露出的高K金属图形102’表面、金属栅图形101’表面覆盖。
步骤S08:如图9所示,第二次图形化高K金属薄膜105,形成从四周包围鳍的高K金属图形105’(其含有高K金属图形102’)。
仍可采用业界通用的工艺制造方法,执行涂布光刻胶,并光刻显影,对高K金属薄膜105进行第二次刻蚀,以第二次图形化高K金属薄膜105,将位于金属栅图形101’侧部的高K金属薄膜105材料完全去除,并之后去除光刻胶,形成从四周包围鳍的高K金属图形105’。
步骤S09:如图10所示,在上述结构表面再次淀积金属栅薄膜106(与金属栅薄膜101材料相同)。
仍可采用业界通用的ALD工艺制造方法,在上述形成的器件结构表面再次淀积一层金属栅薄膜106,将鳍104的表面完全覆盖,包括将从四周包围鳍的高K金属图形105’表面以及上述露出的金属栅图形101’表面完全覆盖。
步骤S10:如图11所示,第二次图形化金属栅薄膜106,形成从四周包围鳍104和高K金属图形105’的金属栅图形106’。
仍可采用业界通用的工艺制造方法,执行涂布光刻胶,并光刻显影,对金属栅薄膜106进行第二次刻蚀,以第二次图形化金属栅薄膜106,按照工艺标准,将相邻鳍104之间以及其他部位多余的金属栅薄膜106材料去除,并之后去除光刻胶,形成从四周包围鳍104和高K金属图形105’的金属栅图形106’(其含有金属栅图形101’),并形成全包围栅极鳍式场效应晶体管的最终结构。
此外,在完成上述步骤后,可继续执行形成CMOS器件的其他工艺,这些工艺步骤可以采用本领域技术人员所熟悉的方法形成,在此不赘述。
综上所述,本发明通过采用与集成电路平面工艺兼容的方法,使形成的栅极结构以全包围的形式从四面有效地控制沟道,相比双栅或者三栅结构,增加了沟道宽度,从而使得沟道的有效面积得到提升;同时,本发明利用去耦合等离子体氢的方法,能快速地将二氧化硅还原成硅,可避免形成鳍时发生倒塌现象,在保证所需器件特性的同时,解决了现有技术工艺复杂,成本高等问题。本发明可与现有的集成电路平面工艺相兼容,具有成本低,易于实施等优点。
以上所述的仅为本发明的优选实施例,所述实施例并非用以限制本发明的专利保护范围,因此凡是运用本发明的说明书及附图内容所作的等同结构变化,同理均应包含在本发明的保护范围内。

Claims (10)

1.一种全包围栅极鳍式场效应晶体管的制作方法,其特征在于,包括以下步骤:
提供一半导体衬底,在所述半导体衬底上依次淀积金属栅薄膜和高K金属薄膜;
在所述金属栅薄膜和高K金属薄膜上淀积一层二氧化硅薄膜;
图形化二氧化硅薄膜,形成鳍的图形;
以氢气为还原剂,将鳍的二氧化硅材料还原成硅;
第一次图形化高K金属薄膜,形成位于鳍下方的高K金属图形;
第一次图形化金属栅薄膜,形成位于鳍下方的金属栅图形;
在上述结构表面再次淀积高K金属薄膜;
第二次图形化高K金属薄膜,形成从四周包围鳍的高K金属图形;
在上述结构表面再次淀积金属栅薄膜;
第二次图形化金属栅薄膜,形成从四周包围鳍和高K金属图形的金属栅图形。
2.根据权利要求1所述的全包围栅极鳍式场效应晶体管的制作方法,其特征在于,第一次图形化高K金属薄膜时,使形成的位于鳍下方的高K金属图形的宽度与鳍的宽度一致,且位置对齐。
3.根据权利要求1所述的全包围栅极鳍式场效应晶体管的制作方法,其特征在于,第一次图形化金属栅薄膜时,使形成的位于鳍下方的金属栅图形与鳍的图形中心对齐,且金属栅图形的两个侧面凸出于鳍的两个侧面。
4.根据权利要求3所述的全包围栅极鳍式场效应晶体管的制作方法,其特征在于,所述金属栅图形的每个侧面凸出于鳍的侧面1nm~5nm。
5.根据权利要求1所述的全包围栅极鳍式场效应晶体管的制作方法,其特征在于,采用低温ALD工艺制造方法淀积二氧化硅薄膜,其淀积温度为50~200℃。
6.根据权利要求1所述的全包围栅极鳍式场效应晶体管的制作方法,其特征在于,采用去耦合等离子体氢的方法,将鳍的二氧化硅材料还原成硅。
7.根据权利要求6所述的全包围栅极鳍式场效应晶体管的制作方法,其特征在于,还原时的功率是25~900W,氢气的流量是200~500sccm。
8.根据权利要求1所述的全包围栅极鳍式场效应晶体管的制作方法,其特征在于,根据设计所需的材料为硅的鳍的高度和宽度尺寸,并根据二氧化硅与硅之间的还原体积比关系,确定材料为二氧化硅的鳍的图形对应的高度和宽度尺寸。
9.根据权利要求1所述的全包围栅极鳍式场效应晶体管的制作方法,其特征在于,所述金属栅薄膜材料是Ti或者TiAl。
10.根据权利要求1所述的全包围栅极鳍式场效应晶体管的制作方法,其特征在于,所述高K金属薄膜材料是Hf,Hf的氧化物,Zr,Zr的氧化物,Al,Al的氧化物中的至少其中一种。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1937180A (zh) * 2005-09-23 2007-03-28 三星电子株式会社 富硅氧化物的制造方法及半导体器件的制造方法
CN1941293A (zh) * 2005-09-28 2007-04-04 中芯国际集成电路制造(上海)有限公司 用于半导体器件的使用预处理的材料原子层沉积的方法
CN100428446C (zh) * 2004-06-10 2008-10-22 台湾积体电路制造股份有限公司 半导体元件及其制作方法
CN104332408A (zh) * 2014-10-17 2015-02-04 上海集成电路研发中心有限公司 一种鳍式场效应晶体管鳍部的制作方法
US20150147868A1 (en) * 2012-11-27 2015-05-28 International Business Machines Corporation Locally isolated protected bulk finfet semiconductor device
US20150294975A1 (en) * 2012-11-14 2015-10-15 Ps5 Luxco S.A.R.L. Semiconductor device and method of manufacturing the same
CN106373875A (zh) * 2015-07-20 2017-02-01 台湾积体电路制造股份有限公司 半导体部件及其制造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100428446C (zh) * 2004-06-10 2008-10-22 台湾积体电路制造股份有限公司 半导体元件及其制作方法
CN1937180A (zh) * 2005-09-23 2007-03-28 三星电子株式会社 富硅氧化物的制造方法及半导体器件的制造方法
CN1941293A (zh) * 2005-09-28 2007-04-04 中芯国际集成电路制造(上海)有限公司 用于半导体器件的使用预处理的材料原子层沉积的方法
US20150294975A1 (en) * 2012-11-14 2015-10-15 Ps5 Luxco S.A.R.L. Semiconductor device and method of manufacturing the same
US20150147868A1 (en) * 2012-11-27 2015-05-28 International Business Machines Corporation Locally isolated protected bulk finfet semiconductor device
CN104332408A (zh) * 2014-10-17 2015-02-04 上海集成电路研发中心有限公司 一种鳍式场效应晶体管鳍部的制作方法
CN106373875A (zh) * 2015-07-20 2017-02-01 台湾积体电路制造股份有限公司 半导体部件及其制造方法

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