CN109075148A - 半导体封装体、模块及电气设备 - Google Patents

半导体封装体、模块及电气设备 Download PDF

Info

Publication number
CN109075148A
CN109075148A CN201780026378.0A CN201780026378A CN109075148A CN 109075148 A CN109075148 A CN 109075148A CN 201780026378 A CN201780026378 A CN 201780026378A CN 109075148 A CN109075148 A CN 109075148A
Authority
CN
China
Prior art keywords
electrode
parallel
electrode pad
semiconductor layer
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201780026378.0A
Other languages
English (en)
Other versions
CN109075148B (zh
Inventor
河合弘治
八木修
八木修一
越后谷祥子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yuanshan New Material Technology Co., Ltd
Original Assignee
Santian Co
Powdec KK
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Santian Co, Powdec KK filed Critical Santian Co
Priority claimed from PCT/JP2017/034411 external-priority patent/WO2018056426A1/ja
Publication of CN109075148A publication Critical patent/CN109075148A/zh
Application granted granted Critical
Publication of CN109075148B publication Critical patent/CN109075148B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

一种半导体封装体，具备：半导体芯片(C)，在绝缘基板(10)的第1主面上设置有构成三端子半导体元件的半导体层(20)，在半导体层(20)上以三角形配置有源极(30)、漏极(40)及栅极；电极焊盘(60、70)等，分别与源极(30)、漏极(40)及栅极电连接，被拉出到半导体层(20)的外部；及电绝缘性的树脂(90)，对半导体层(20)、源极(30)、漏极(40)、栅极及绝缘基板(10)的侧面进行密封。

Description

半导体封装体、模块及电气设备
技术领域
本发明涉及半导体封装体、模块及电气设备，特别是，涉及使用了氮化镓(GaN)系半导体的三端子或两端子半导体元件，例如对GaN系场效应晶体管(FET)或GaN系二极管进行了封装而成的半导体封装体、包含该半导体封装体的模块及包含该模块的电气设备。
背景技术
对于以往的高压电力系统的电子元件，主流的是硅(Si)-MOS晶体管、绝缘栅双极型晶体管(IGBT)及碳化硅(SiC)-MOS晶体管。这些电子元件具有将漏极设置在下表面且将源极和栅极设置在上表面的纵型结构。在这种纵型元件中，由于电极形成在上表面和下表面，因此要拉出电极，或者电路布线成为立体布线。另外，还公知有对多个上述的纵型元件的芯片进行整合封装化的方法。而且，在上述的纵型元件的裸芯片的安装中，一般使用在铜(Cu)基底基板上依次堆叠了氮化硅(SiN)层和Cu层的DBC(direct bonding Copper，覆铜陶瓷)基板。此时，在纵型元件的结构上，需要进行基于引线键合、导电条、端子等的立体布线。
另一方面，由本发明人提出了利用了极化超结(Polarization Super Junction；PSJ)的、具有横型结构的功率GaN系场效应晶体管(FET)(参照专利文献1、2)。在该功率极化超结GaN系FET中，与上述的纵型元件不同，在构成FET的半导体层的同一面上设置有源极、漏极及由p电极构成的栅极。
现有技术文献
专利文献
专利文献1：日本专利第5669119号说明书
专利文献2：日本专利第5828435号说明书
发明内容
发明所要解决的课题
对于上述以往的纵型元件的封装及集成化的技术，实际情况是在低成本化、高频化、省体积化、低热阻化等中，正在达到技术饱和点。
因此，本发明所要解决的课题在于，提供如下的半导体封装体、使用了该半导体封装体的高性能的模块及使用了该模块的高性能的电气设备：不使用具有纵型结构的电子元件而使用作为具有横型结构的电子元件的功率极化超结GaN系FET甚至GaN系二极管，更一般地说，使用在形成于绝缘基板上的半导体层的同一面上形成有所有的电极的三端子或两端子半导体元件，使该半导体元件以面朝上来容易地安装到基板上，且与以往相比能够实现大幅的低成本化、高频化、省体积化、低热阻化等。
用于解决课题的手段
为了解决所述课题，本发明提供一种半导体封装体，具有：
半导体芯片，在绝缘基板的第1主面上设置有构成三端子半导体元件的半导体层，在所述半导体层上以三角形配置有第1电极、第2电极及第3电极；
第1电极焊盘、第2电极焊盘及第3电极焊盘，分别与所述第1电极、所述第2电极及所述第3电极电连接，被拉出到所述半导体层的外部或上方；及
电绝缘性的树脂，对所述半导体层、所述第1电极、所述第2电极、所述第3电极及所述绝缘基板的侧面进行密封。
在典型的一例中，第1电极焊盘、第2电极焊盘及第3电极焊盘在分别从第1电极、第2电极及第3电极与半导体层和绝缘基板平行地在树脂上延伸之后垂直地弯曲而沿着该树脂的侧面与半导体层和绝缘基板的侧面平行地延伸，以与绝缘基板的第2主面相同的高度终止。或者，在其他的例子中，第1电极焊盘、第2电极焊盘及第3电极焊盘分别从第1电极、第2电极及第3电极经由树脂上而向与半导体层和绝缘基板平行的方向突出。另外，半导体层在典型的情况下具有长方形状的平面形状，第1电极焊盘、第2电极焊盘及第3电极焊盘在典型的情况下以与该半导体层的包含彼此不同的四个角部中的彼此不同的一个或两个角部的规定的区域重叠的方式延伸。在典型的情况下，所述规定的区域具有在一个顶点包含一个或两个角部的长方形的平面形状。而且，在另一例子中，第1电极焊盘、第2电极焊盘及第3电极焊盘分别在被从第1电极、第2电极及第3电极相对于半导体层向垂直上方拉出之后，在半导体层的上方与半导体层平行地延伸。此时，在典型的情况下，半导体层具有长方形状的平面形状，第1电极焊盘、第2电极焊盘及第3电极焊盘以跨越半导体层的四个边中的彼此不同的一个边的方式延伸。
密封用的树脂根据需要从第1电极焊盘、第2电极焊盘及第3电极焊盘之间的区域在这些第1电极焊盘、第2电极焊盘及第3电极焊盘上延伸。由此，能够充分确保树脂的厚度，能够实现半导体封装体的强度的提高。或者，该树脂也可以从绝缘基板的侧面在该绝缘基板的第2主面上以留下该第2主面的中央部的区域的方式延伸到该中央部的区域。由此，同样能够充分确保树脂的厚度，能够实现半导体封装体的强度的提高。此时，根据需要，在该绝缘基板的第2主面的中央部的区域(也可以换言之形成于在绝缘基板的第2主面上延伸的树脂的开口)设置导热层。
在典型的情况下，虽然半导体层为GaN系半导体层，三端子半导体元件为GaN系场效应晶体管、尤其是极化超结GaN系场效应晶体管(参照专利文献1、2)，但是并不限定于此。此时，第1电极、第2电极及第3电极为源极、漏极及栅极。
关于绝缘基板，优选的是蓝宝石基板，且在典型的情况下为C面蓝宝石基板，但是并不限定于此。对于该绝缘基板，优选的是使用薄的基板，以使得充分进行通过该绝缘基板的散热。例如，在该绝缘基板为蓝宝石基板时，其厚度优选选为150μm以下，一般例如选为50μm以上，更优选的是选为50μm以上120μm以下。
另外，本发明提供一种模块，具备：
金属基板；
一个或多个半导体封装体，安装在所述金属基板的一个主面上；及
配线，以构成规定的电路的方式设置在所述一个或多个半导体封装体上，
所述半导体封装体具备：
半导体芯片，在绝缘基板的第1主面上设置有构成三端子半导体元件的半导体层，在所述半导体层上以三角形配置有第1电极、第2电极及第3电极；
第1电极焊盘、第2电极焊盘及第3电极焊盘，分别与所述第1电极、所述第2电极及所述第3电极电连接，被拉出到所述半导体层的外部或上方；及
电绝缘性的树脂，对所述半导体层、所述第1电极、所述第2电极、所述第3电极及所述绝缘基板的侧面进行密封，
所述半导体封装体以使所述绝缘基板与所述金属基板接触的方式安装在所述金属基板的所述主面上，所述第1电极焊盘、所述第2电极焊盘及所述第3电极焊盘与所述规定的配线的规定的部位连接而构成所述规定的电路。
此处，作为金属基板，最好使用散热性的基板，例如Cu基板、铝(Al)基板等。另外，虽然不特别限定以在半导体封装体上构成规定的电路的方式设置的配线的形成方法，但是例如使用一层或二层以上的引线框架。此时，在典型的情况下，设置有引线框架以与安装在金属基板上的半导体封装体的第1电极焊盘、第2电极焊盘及第3电极电连接。或者，也可以代替引线框架，使用双层柔性聚酰亚胺基板、或使用了环氧树脂基板的双面印刷配线基板(PCB)等。此时，能够通过形成在该双层柔性聚酰亚胺基板或环氧树脂基板的两面的Cu层的图案化来形成配线。
另外，本发明提供一种电气设备，具备一个或多个模块，
至少一个所述模块是如下的模块，即，具备：
金属基板；
一个或多个半导体封装体，安装在所述金属基板的一个主面上；及
配线，以构成规定的电路的方式设置在所述一个或多个半导体封装体上，
所述半导体封装体，具备：
半导体芯片，在绝缘基板的第1主面上设置有构成三端子半导体元件的半导体层，在所述半导体层上以三角形配置有第1电极、第2电极及第3电极；
第1电极焊盘、第2电极焊盘及第3电极焊盘，分别与所述第1电极、所述第2电极及所述第3电极电连接，被拉出到所述半导体层的外部或上方；及
电绝缘性的树脂，对所述半导体层、所述第1电极、所述第2电极、所述第3电极及所述绝缘基板的侧面进行密封，
所述半导体封装体以使所述绝缘基板与所述金属基板接触的方式安装在所述金属基板的所述主面上，所述第1电极焊盘、所述第2电极焊盘及所述第3电极焊盘与所述规定的配线的规定的部位连接而构成所述规定的电路。
此处，电气设备大致包含所有的使用电器的设备，与用途、功能、大小等无关，例如，存在电子设备、移动体、动力装置、建设机械、工作机械等。电子设备为机器人、计算机、游戏设备、车载设备、家电产品(空调等)、工业产品、便携电话、移动设备、IT设备(服务器等)、在太阳能发电系统中使用的功率调节器、送电系统等。移动体为，铁路车辆、汽车(电动车等)、摩托车、飞机、火箭、航天器等。
在所述模块和电气设备的各发明中，只要不与其性质相悖，则与所述半导体封装体的发明优选的说明成立。
另外，本发明提供一种半导体封装体，具备：
半导体芯片，在绝缘基板的第1主面上设置有构成两端子半导体元件的半导体层，在所述半导体层上彼此相对地配置有第1电极和第2电极；
第1电极焊盘和第2电极焊盘，分别与所述第1电极和所述第2电极电连接，被拉出到所述半导体层的外部或上方；及
电绝缘性的树脂，对所述半导体层、所述第1电极、所述第2电极及所述绝缘基板的侧面进行密封。
另外，本发明提供一种模块，具备：
金属基板；
一个或多个半导体封装体，安装在所述金属基板的一个主面上；及
配线，以构成规定的电路的方式设置在所述一个或多个半导体封装体上，
所述半导体封装体具备：
半导体芯片，在绝缘基板的第1主面上设置有构成两端子半导体元件的半导体层，在所述半导体层上彼此相对地配置有第1电极和第2电极；
第1电极焊盘和第2电极焊盘，分别与所述第1电极和所述第2电极电连接，被拉出到所述半导体层的外部或上方；及
电绝缘性的树脂，对所述半导体层、所述第1电极、所述第2电极及所述绝缘基板的侧面进行密封，
所述半导体封装体以使所述绝缘基板与所述金属基板接触的方式安装到所述金属基板的所述主面上，所述第1电极焊盘和所述第2电极焊盘与所述规定的配线的规定的部位连接而构成所述规定的电路。
另外，本发明提供一种电气设备，具备一个或多个模块，
至少一个所述模块是如下的模块，即，具备：
金属基板；
一个或多个半导体封装体，安装在所述金属基板的一个主面上；及
配线，以构成规定的电路的方式设置在所述一个或多个半导体封装体上，
所述半导体封装体具备：
半导体芯片，在绝缘基板的第1主面上设置有构成两端子半导体元件的半导体层，在所述半导体层上彼此相对地配置有第1电极和第2电极；
第1电极焊盘和第2电极焊盘，分别与所述第1电极和所述第2电极电连接，被拉出到所述半导体层的外部或上方；及
电绝缘性的树脂，对所述半导体层、所述第1电极、所述第2电极及所述绝缘基板的侧面进行密封，
所述半导体封装体以使所述绝缘基板与所述金属基板接触的方式安装到所述金属基板的所述主面上，所述第1电极焊盘和所述第2电极焊盘与所述规定的配线的规定的部位连接而构成所述规定的电路。
在上述的两端子半导体元件的半导体封装体、模块及电气设备的各发明中，只要不与其性质相悖，则与所述半导体封装体、模块及电气设备的各发明有关的说明成立。
发明效果
根据本发明，使用如下的半导体封装体，即该半导体封装体具备：半导体芯片，在绝缘基板的第1主面上设置有构成三端子或两端子半导体元件的半导体层，第1电极、第2电极及第3电极以三角形配置在该半导体层上，或者，第1电极和第2电极彼此相对配置；及第1电极焊盘、第2电极焊盘及第3电极焊盘或者第1电极焊盘和第2电极焊盘，分别与第1电极、第2电极及第3电极或者与第1电极和第2电极电连接，拉出到半导体层的外部或上方，并且使该半导体封装体的半导体芯片的绝缘基板侧朝向金属基板，拉出到半导体层的外部或上方的第1电极焊盘、第2电极焊盘及第3电极焊盘或者第1电极焊盘和第2电极焊盘与形成在半导体封装体上的配线连接，从而能够容易将三端子或两端子半导体元件以面朝上安装到金属基板上，与以往相比能够实现大幅的低成本化、高频化、省体积化、低热阻化等。而且，第1电极、第2电极及第3电极配置为三角形，因此第1电极焊盘、第2电极焊盘及第3电极焊盘也能够配置为三角形，因此能够将半导体封装体上的配线形成为彼此不交叉。由此，能够容易实现安装有半导体封装体的高性能的模块。并且，通过使用该模块能够便宜地实现高性能的电气设备。
附图说明
图1是示出本发明的第1实施方式的半导体封装体的俯视图。
图2是示出本发明的第1实施方式的半导体封装体的仰视图。
图3是沿着图1的X-X线的剖视图。
图4是沿着图1的Y-Y线的剖视图。
图5是示出本发明的第1实施方式的半导体封装体中的半导体芯片C的具体例的俯视图。
图6A是用于说明本发明的第1实施方式的半导体封装体的制造方法的剖视图。
图6B是用于说明本发明的第1实施方式的半导体封装体的制造方法的剖视图。
图6C是用于说明本发明的第1实施方式的半导体封装体的制造方法的剖视图。
图6D是用于说明本发明的第1实施方式的半导体封装体的制造方法的剖视图。
图6E是用于说明本发明的第1实施方式的半导体封装体的制造方法的剖视图。
图7是用于说明本发明的第1实施方式的半导体封装体的制造方法的俯视图。
图8是用于说明本发明的第1实施方式的半导体封装体的制造方法的俯视图。
图9是用于说明本发明的第1实施方式的半导体封装体的制造方法的俯视图。
图10是示出本发明的第1实施方式的被半导体封装体密封的、构成极化超结GaN系FET的半导体芯片的一例的剖视图。
图11是示出本发明的第1实施方式的被半导体封装体密封的、构成极化超结GaN系FET的半导体芯片的另一例的剖视图。
图12是用于说明安装本发明的第1实施方式的半导体封装体的方法的剖视图。
图13A是示出安装了本发明的第1实施方式的半导体封装体的模块的电路图。
图13B是示出安装了本发明的第1实施方式的半导体封装体的模块的俯视图。
图14是示出在安装了本发明的第1实施方式的半导体封装体的模块中使用的反接保护用二极管的俯视图。
图15是用于说明在本发明的第2实施方式中安装第1实施方式的半导体封装体的方法的剖视图。
图16是用于说明在本发明的第3实施方式中安装第1实施方式的半导体封装体的方法的剖视图。
图17是用于说明在本发明的第4实施方式中安装第1实施方式的半导体封装体和GaN系半导体芯片的方法的剖视图。
图18是用于说明在本发明的第5实施方式中安装第1实施方式的半导体封装体和GaN系半导体芯片的方法的剖视图。
图19是示出本发明的第6实施方式的半导体封装体的剖视图。
图20是示出本发明的第7实施方式的半导体封装体的俯视图。
图21是示出本发明的第7实施方式的半导体封装体的仰视图。
图22是沿着图20的X-X线的剖视图。
图23是沿着图20的Y-Y线的剖视图。
图24A是用于说明本发明的第7实施方式的半导体封装体的制造方法的剖视图。
图24B是用于说明本发明的第7实施方式的半导体封装体的制造方法的剖视图。
图24C是用于说明本发明的第7实施方式的半导体封装体的制造方法的剖视图。
图24D是用于说明本发明的第7实施方式的半导体封装体的制造方法的剖视图。
图25A是用于说明本发明的第7实施方式的半导体封装体的制造方法的剖视图。
图25B是用于说明本发明的第7实施方式的半导体封装体的制造方法的剖视图。
图26A是用于说明本发明的第7实施方式的半导体封装体的制造方法的剖视图。
图26B是用于说明本发明的第7实施方式的半导体封装体的制造方法的剖视图。
图26C是用于说明本发明的第7实施方式的半导体封装体的制造方法的剖视图。
图27是用于说明本发明的第7实施方式的半导体封装体的制造方法的俯视图。
图28是用于说明安装本发明的第7实施方式的半导体封装体的方法的剖视图。
图29是示出本发明的第8实施方式的半导体封装体的电路结构的示意图。
图30A是示出本发明的第8实施方式的半导体封装体的俯视图。
图30B是示出本发明的第8实施方式的半导体封装体的仰视图。
图30C是示出本发明的第8实施方式的半导体封装体的剖视图。
图31是示出本发明的第9实施方式的半导体封装体的电路结构的示意图。
图32A是示出本发明的第9实施方式的半导体封装体的俯视图。
图32B是示出本发明的第9实施方式的半导体封装体的仰视图。
图33是示出本发明的第10实施方式的半导体封装体的电路结构的示意图。
图34是示出本发明的第10实施方式的半导体封装体的俯视图。
具体实施方式
以下，对用于实施发明的方式(以下，称为实施方式)进行说明。
<1.第1实施方式>
[半导体封装体]
对第1实施方式的半导体封装体进行说明。该半导体封装体具有与QFN封装(QuadFlat Non-leaded package：四侧无引脚扁平封装)相同的结构。该半导体封装体是对构成具有源极、漏极及栅极设置在同一面的横型结构的GaN系FET的半导体芯片进行了树脂密封的封装。将该半导体封装体示出在图1～图4。图1是俯视图，图2是仰视图(后视图)，图3是沿着图1的X-X线的剖视图，图4是沿着图1的Y-Y线的剖视图。
如图1～图4所示，该半导体封装体，除了后述的电极焊盘60、70、80的突出部以外，整体上具有偏平的长方体形状。在该半导体封装体中，在电绝缘性的绝缘基板10的第1主面上设置有构成GaN系FET的半导体层20，在该半导体层20上设置有源极30、漏极40及栅极50的半导体芯片C被树脂密封。虽然不特别限定绝缘基板10，但是在典型的情况下为蓝宝石基板，尤其是C面蓝宝石基板，厚度优选为150μm以下，更优选为120μm以下，且优选为50μm以上。关于半导体层20，一并示意地示出构成GaN系FET的多层GaN系半导体层。能够根据GaN系FET的种类等适当设计半导体层20。该半导体芯片C具有长方形(包含正方形)的平面形状。使该半导体芯片C的四个边在逆时针方向上依次为第1边、第2边、第3边、第4边，分别表示为S1、S2、S3、S4。这些源极30、漏极40及栅极50被配置为三角形。换言之，这些源极30、漏极40及栅极50的各自的中心配置在三角形的各顶点。源极30与漏极40彼此相对。可以从以往公知的材料中根据需要选择构成这些源极30、漏极40及栅极50的材料。不特别限定这些源极30、漏极40及栅极50的平面形状，可以根据需要选择。在该例子中，源极30具有长方形形状，该长方形具有与半导体芯片C的边S1平行的长边和与垂直于边S1的边S2平行的短边，且源极30靠近边S1、S2地设置，源极30的长边的长度比边S1的长度短。另外，漏极40具有长方形形状，该长方形具有平行于与半导体芯片C的边S1相对的边S3的长边和与边S2平行的短边，且漏极40靠近边S2、S3地设置，漏极40的长边和短边的长度与源极30大致相同。另外，栅极50具有长方形形状，该长方形具有与半导体芯片C的边S4平行的长边和与边S1平行的短边，且栅极50在源极30与边S4之间的区域中靠近边S1、S4地设置。源极30和漏极40在典型的情况下形成为梳型结构(interdigital structure)。在图5中示出其一例。
在源极30、漏极40及栅极50上分别电连接有电极焊盘60、70、80。由于源极30、漏极40及栅极50配置为三角形，因此这些电极焊盘60、70、80也能够配置为三角形。可以从以往公知的材料中根据需要选择构成这些电极焊盘60、70、80的材料。没有被这些电极焊盘60、70、80覆盖的部分的半导体层20、源极30、漏极40及栅极50的表面与绝缘基板10和半导体层20的侧面被电绝缘性的树脂90覆盖并被密封。覆盖半导体层20、源极30、漏极40及栅极50的表面的树脂90形成为比电极焊盘60、70、80的厚度充分大的厚度，延伸到电极焊盘60、70、80的中途。覆盖绝缘基板10和半导体层20的侧面的树脂90，也可以如在图3和图4中由点划线所示延伸到电极焊盘60、70、80的末端。可以根据需要选择树脂90的材料，例如为环氧树脂。电极焊盘60、70、80向与半导体层20平行的方向延伸，分别垂直地横穿半导体芯片C的边S1、S3、S4并向树脂90的轮廓的外部突出。电极焊盘60以与半导体层20的、包含边S1与边S2交叉的一个角部的长方形的区域重叠的方式延伸。电极焊盘70以与半导体层20的、包含边S2与边S3交叉的角部和边S3与边S4交叉的角部且长边的长度与边S3相同的长方形的区域重叠的方式延伸。电极焊盘80以与半导体层20的、包含边S1与边S4交叉的一个角部的长方形的区域重叠的方式延伸。
当例举该半导体封装体的各部分的尺寸的一例时，绝缘基板10的一边的长度为2～5mm，从绝缘基板10的背面到源极30、漏极40及栅极50的上表面为止的高度为约0.15mm，电极焊盘60、70、80的厚度为0.3mm，绝缘基板10的侧面的树脂90的厚度为0.6mm，从电极焊盘60、70、80的上表面到设置在其上的树脂90的上表面为止的高度为0.3mm，电极焊盘60、70、80从树脂90的突出长度为0.7mm。
[半导体封装体的制造方法]
图6A、图6B、图6C、图6D及图6E示出该半导体封装体的制造方法的一例。
如图6A所示，首先，准备引线框架形成用的金属板100。作为金属板100可以从以往公知的材料中根据需要来选择，例如为Cu合金或铁(Fe)-镍(Ni)系合金等。
接着，如图6B所示，通过冲压加工，以与所制造的QFN封装对应的规定的重复图案来部分地对金属板100进行冲孔，形成规定形状的引线框架110。将该引线框架110的平面形状示出在图7。其中，图7是从下方观察图6B所示的引线框架110时的俯视图。图6B是沿着图7的B-B线的剖视图。在该引线框架110形成最终成为电极焊盘60、70、80的电极焊盘形成部111、112、113。
接着，如图6C所示，在半导体芯片C的源极30、漏极40及栅极50上分别形成焊料(未图示)的状态下使这些源极30、漏极40及栅极50朝向下方分别接触到引线框架110的冲孔部的周边部的表面之后，通过进行热处理来使焊料熔化。由此，将源极30、漏极40及栅极50分别焊接到引线框架110。将该状态的俯视图示出在图8。其中，图8是从下方观察了图6C所示的引线框架110和半导体芯片C时的俯视图。图6C是沿着图8的C-C线的剖视图。
接着，如图6D所示，进行树脂模塑，以填埋引线框架110的冲孔部中的半导体芯片C的半导体层20的下方的空间、或者覆盖绝缘基板10和半导体层20的侧面和电极焊盘60、70、80的根部的部分等，除了绝缘基板10的背面以外通过树脂90对半导体芯片C进行密封。将该状态的俯视图示出在图9。其中，图9是从下方观察了图6D所示的引线框架110、半导体芯片C及树脂90时的俯视图。图6D是沿着图9的D-D线的剖视图。
之后，沿着图6D和图9中由双点划线所示的规定的切断线切断引线框架111，如图6E所示进行分割。由此，制造作为目的的图1～图4所示的半导体封装体。
[GaN系FET的具体例1]
图10示出极化超结GaN系FET(参照专利文献2)。如图10所示，在该极化超结GaN系FET中，在GaN系半导体进行C表面生长的、例如C面蓝宝石基板等绝缘基板10上，依次堆叠低温生长GaN缓冲层21、未掺杂GaN层22、厚度为25nm以上47nm以下的未掺杂AlxGa1-xN层23(0.17≦x≦0.35)、未掺杂GaN层24及掺杂有Mg的p型GaN层25。该极化超结GaN系FET具有彼此分割设置的极化超结区域(PSJ区域)和p电极接触区域。在p电极接触区域中的p型GaN层25上，还设置有仅在该p电极接触区域中与p型GaN层25接触而比该p型GaN层25更高浓度地掺杂有Mg的p+型GaN接触层26。在该p+型GaN接触层26上设置有由p电极构成的栅极50。在未掺杂AlxGa1-xN层23上设置有源极30和漏极40。这些源极30、漏极40及栅极50配置为三角形。
[GaN系FET的具体例2]
图11示出极化超结GaN系FET(参照专利文献1)。如图11所示，在该极化超结GaN系FET中，在GaN系半导体进行C表面生长的、例如C面蓝宝石基板等绝缘基板10上，依次堆叠低温生长GaN缓冲层21、未掺杂GaN层22、AlxGa1-xN层23、未掺杂GaN层24及掺杂有Mg的p型GaN层25。该极化超结GaN系FET具有彼此分割设置的极化超结区域(PSJ区域)和p电极接触区域。p型GaN层25不设置在极化超结区域，仅设置在p电极接触区域。在p电极接触区域中的p型GaN层25上，还设置有仅在该p电极接触区域中与p型GaN层25接触而比该p型GaN层25更高浓度地掺杂有Mg的p+型GaN接触层26。在该p+型GaN接触层26上设置有由p电极构成的栅极50。在AlxGa1-xN层23上设置有源极30和漏极40。这些源极30、漏极40及栅极50配置为三角形。
[半导体封装体的安装方法]
对该半导体封装体的安装方法进行说明。此处，对作为安装基板使用金属基板的情况进行说明。
图12示出该模块。如图12所示，在该模块中，在作为基底基板的金属基板800上安装有多个第1实施方式的半导体封装体300。此时，各半导体封装体300的绝缘基板10的背面与该金属基板800直接接触。该金属基板800为散热基板，与一般的安装基板不同，没有形成有配线。作为该金属基板800，例如使用Cu基板、Al基板等，但是并不限定于此。作为散热基板使用金属基板800，从而能够使对从半导体封装体300产生的热进行散热时的热阻极小化。在图12中的两个半导体封装体300的电极焊盘60、70、80上，通过由双级堆叠的Ag焊剂等构成的导电层500连接有规定的配线810。在典型的情况下，该配线810通过引线框架法而形成。在半导体封装体300的树脂90上，该配线810隔着导电层500设置在树脂90的上表面。金属基板800、半导体封装体300及配线810彼此之间的间隙和配线810之间的间隙通过树脂820而被密封。在配线810的一端和另一端设置有端子830、840。
[模块的构成例]
使该半导体封装体为半导体封装体300。图13A是示出具有使用四个该半导体封装体300、一个市场上销售的SiMOS晶体管SOS封装、四个反接保护用二极管来构成的级联电路的模块的电路图，图13B示出该模块的构成例。另外，在该半导体封装体300中，在作为半导体芯片C使用具体例1、2的功率极化超结GaN系FET时，由于在这些功率极化超结GaN系FET中不具备体二极管，因此不一定需要反接保护用二极管。如图13B所示，在该模块中，为了级联电路的大电流化而并联连接有四个半导体封装体300。在并联连接的半导体封装体300的焊盘电极70与SiMOS晶体管SOS封装600的源极端子601、602之间并联连接有四个反接保护用二极管900。如图14所示，反接保护用二极管900通过在半导体封装体300中省略连接到栅极50的电极焊盘80的形成而构成，将漏极40用作正极，将源极30用作负极。由于在该反接保护用二极管900中也不使用栅极50，因此也可以使用从一开始没有形成栅极50和电极焊盘80的半导体芯片C。如上所述，在没有形成栅极50和电极焊盘80时，将焊盘电极60形成为与焊盘电极70相同的大小，也可以关于边S1与边S3之间的中心线对称地设置焊盘电极60和焊盘电极70，也可以关于边S2与边S4之间的中心线对称地设置半导体芯片C上的源极30和漏极40，使源极30和漏极40的边S4侧的边与边S2侧的边同样靠近边S4。如图13B所示，对于四个半导体封装体300的焊盘电极60、70、80、SiMOS晶体管SOS封装600的源极端子601、602、漏极端子603、604、605、栅极端子606及与用作反接保护用二极管900的正极和负极的漏极40和源极30连接的电极焊盘70，60的配线，优选使用通过引线框架法形成的配线810，从上方接触。
根据该第1实施方式，能够得到如下所述的各种优点。即，通过树脂90对半导体芯片C进行密封，该半导体芯片C在绝缘基板10的第1主面上设置构成GaN系FET的半导体层20，在半导体层20上以三角形配置源极30、漏极40及栅极50，电极焊盘60、70、80分别从这些源极30、漏极40及栅极50以与半导体层20平行地拉出到该半导体层20的外部，从而能够构成QFN封装状的半导体封装体300。并且，使该半导体封装体300的半导体芯片C的绝缘基板10侧朝向作为基底基板的金属基板800，将电极焊盘60、70、80与形成在半导体封装体300上的配线810连接，从而能够容易使GaN系FET以面朝上安装到金属基板800上，与以往相比能够实现大幅的低成本化、高频化、省体积化、低热阻化等。另外，由于金属基板800与其上的设备部分被完全分割，因此模块的设计容易。另外，由于用作散热基板的金属基板800一般导热率高且散热性良好，因此能够使热阻极小化。而且，源极30、漏极40及栅极50配置为三角形，因此电极焊盘60、70、80也能够配置为三角形，因此能够使半导体封装体300上的配线形成为彼此不交叉，从而能够容易实现安装有半导体封装体300的高性能的模块。并且，通过使用该模块能够便宜地实现高性能的电气设备。
<2.第2实施方式>
[模块]
在第2实施方式中，对将多个第1实施方式的半导体封装体安装到金属基板上的模块进行说明。
图15示出该模块。如图15所示，在该模块中，在作为基底基板的金属基板800上安装有多个第1实施方式的半导体封装体300及在这些半导体封装体300上连接有配线810这些点与第1实施方式相同。在该模块中，进一步地在配线810上设置有规定的第二层配线850。该第二层配线850通过由双级堆叠的Ag焊剂等构成分导电层500与第一层配线810的规定部分连接。在配线850上设置有端子860。在图15所示的第二层配线850或者未图示的配线上，根据需要连接有一个或多个无源部件或者有源部件(未图示)。无源部件例如为电容器(电容)，有源部件例如为驱动器或级联用SiMOS晶体管等。该模块的其他部分与第1实施方式相同。
根据该第2实施方式，能够得到与第1实施方式相同的优点。
<3.第3实施方式>
[模块]
在第3实施方式中，对将多个第1实施方式的半导体封装体安装到金属基板上的模块进行说明。
图16示出该模块。如图16所示，在该模块中，在作为基底基板的金属基板800上安装有多个第1实施方式的半导体封装体300、在这些半导体封装体300上连接有配线810及在配线810上设置有规定的第二层配线850这些点与第2实施方式相同。在该模块中，配线810和配线850分别形成在双层柔性聚酰亚胺基板910的下表面和上表面这一点与第2实施方式不同。即，配线810通过双层柔性聚酰亚胺基板910的下层的Cu层的图案化而形成，配线850通过双层柔性聚酰亚胺基板910的上层的Cu层的图案化而形成。配线850穿过形成在柔性聚酰亚胺基板911的通孔912与下层的配线810连接。此时，金属基板800、半导体封装体300及配线810彼此之间的间隙及配线810之间的间隙被通过由二氧化硅(SiO2)或有机物等电绝缘性材料构成的填料形成的绝缘层920填埋。在第2实施方式中没有设置有在配线850上设置的端子860。与第2实施方式同样，在图16所示的第二层配线850或未图示的配线上，根据需要连接有一个或多个无源部件或者有源部件(未图示)。实际上，例如，在双层柔性聚酰亚胺基板910的配线810上安装有半导体封装体300的部件，以半导体封装体300的绝缘基板10的背面与金属基板800接触的方式粘贴在金属基板800上。该模块的其他部分与第1实施方式相同。
根据该第3实施方式，能够得到与第1和第2实施方式相同的优点。
<4.第4实施方式>
[模块]
在第4实施方式中，对将多个第1实施方式的半导体封装体和作为裸芯片的GaN系半导体芯片安装到金属基板上的模块进行说明。
图17示出该模块。在该模块中，在作为基底基板的金属基板800上与第3实施方式同样安装有多个第1实施方式的半导体封装体300，省略其图示。如图17所示，与第3实施方式同样，通过双层柔性聚酰亚胺基板910的下层的Cu层的图案化来形成配线810，通过双层柔性聚酰亚胺基板910的上层的Cu层的图案化来形成配线850。配线810连接在半导体封装体300的焊盘电极60、70、80上(未图示)。在该模块中，进一步地安装有三端子半导体元件，尤其是例如形成有已经作为GaN系FET的具体例1、2叙述的极化超结GaN系FET的半导体芯片C。该半导体芯片C具有与半导体封装体300的半导体芯片C相同的结构。该半导体芯片C的绝缘基板10的背面直接与金属基板800接触。该半导体芯片C的源极30、漏极40及栅极50与形成在双层柔性聚酰亚胺基板910的下表面的配线810连接。在双层柔性聚酰亚胺基板910的上层的配线850，安装有电容器等无源部件930，其端子931、932与配线850连接，并且安装有驱动器或级联用SiMOS晶体管等有源部件940，其端子941、942等与配线850连接。金属基板800、半导体封装体300、半导体芯片C及配线810彼此之间的间隙及配线810之间的间隙，被通过由二氧化硅或有机物等电绝缘性材料构成的填料形成的绝缘层920填埋。实际上，例如，在双层柔性聚酰亚胺基板910的配线810上安装半导体封装体300和半导体芯片C且在配线850上安装无源部件930和有源部件940的部件，以半导体封装体300的绝缘基板10的背面和半导体芯片C的绝缘基板10的背面与金属基板800接触的方式粘贴在金属基板800上。该模块的其他部分与第3实施方式相同。
根据该第4实施方式，除了能够得到与第1和第2实施方式相同的优点以外，还能够得到作为模块能够容易实现散热特性特别好的IPM(integrated power module，智能功率模块)。
<5.第5实施方式>
[模块]
在第5实施方式中，对将多个第1实施方式的半导体封装体和作为裸芯片的GaN系半导体芯片安装到金属基板上的模块进行说明。
图18示出该模块。在该模块中，在双层柔性聚酰亚胺基板910的形成于下表面的配线810与金属基板800之间设置有散热用蓝宝石基板950。散热用蓝宝石基板950的背面与金属基板800直接接触。在散热用蓝宝石基板950的表面设置有电极960，该电极960与配线810连接。该模块工作时从GaN系半导体芯片C等产生的热，经由配线810、电极960及散热用蓝宝石基板950高效地传导到金属基板800，从该金属基板800散热。该模块的其他部分与第4实施方式相同。
根据该第5实施方式，能够得到与第1、第2及第4实施方式相同的优点。
<6.第6实施方式>
[半导体封装体]
对第6实施方式的半导体封装体进行说明。该半导体封装体也与第1实施方式的半导体封装体同样，是对GaN系FET进行了树脂密封的封装，具有与QFN封装相同的结构。图19示出该半导体封装体的剖视图。该半导体封装体的俯视图和仰视图(后视图)与图1和图2所示相同。图19相当于沿着图1的X-X线的剖视图。
如图19所示，该半导体封装体除了半导体层20和电极焊盘60、70、80上的树脂90的厚度大，树脂90从绝缘基板10的侧面延伸到背面的周边部，在绝缘基板10的背面的中央部形成有与由树脂90形成的绝缘基板10相似形状的开口，在该开口的内部与绝缘基板10的背面接触而埋入导热层750这些点以外，与第1实施方式的半导体封装体同样构成。导热层750由例如包含纳米Cu粒子的导电性焊剂等构成。该导热层750的厚度例如为0.15mm。其他结构与第1实施方式相同。
当例举该半导体封装体的各部分的尺寸的一例时，绝缘基板10的一边的长度为2～5mm，从绝缘基板10的背面到源极30、漏极40及栅极50的上表面为止的高度为约0.15mm，电极焊盘60、70、80的下方的树脂90的厚度为0.3mm，电极焊盘60、70、80的厚度为0.2mm，绝缘基板10的侧面的树脂90的厚度为0.6mm，导热层750的侧面的树脂90的厚度为1.2mm，从电极焊盘60、70、80的上表面到设置在其上的树脂90的上表面为止的高度为0.8mm，电极焊盘60、70、80从树脂90的突出长度为0.6mm。
[半导体封装体的制造方法]
该半导体封装体的制造方法基本上与第1实施方式的半导体封装体的制造方法相同。导热层750例如能够如下所述形成。即，在引线框架上以在绝缘基板10的背面的中央部形成开口的方式通过树脂模具形成树脂90，之后在引线框架的该树脂90的开口露出的面上涂布包含纳米Cu粒子的导电性焊剂，通过刮刀去除不需要的导电性焊剂，仅在树脂90的开口的内部残留导电性焊剂。之后，通过干燥来形成导热层750。
[GaN系FET的具体例]
GaN系FET的具体例例如与第1实施方式的半导体封装体的具体例1、2相同。
[半导体封装体的安装方法]
该半导体封装体的安装方法与在第1实施方式中说明的半导体封装体的安装方法相同。
[模块的构成例]
能够使用半导体封装体300构成与第1实施方式相同的模块。
根据该第6实施方式，能够得到与第1实施方式相同的优点。
<7.第7实施方式>
[半导体封装体]
对第7实施方式的半导体封装体进行说明。该半导体封装体为CSP(chipsizepackage：芯片尺寸封装)。该半导体封装体也与第1实施方式的半导体封装体同样，对GaN系FET进行了树脂密封。将该半导体封装体示出在图20～图23。图20为俯视图，图21为仰视图(后视图)，图22为沿着图20的X-X线的剖视图，图23为沿着图20的Y-Y线的剖视图。
如图20～图23所示，该半导体封装体的平面形状为大致正方形，并且作为整体具有偏平的长方体形状。在该半导体封装体中，与第1实施方式相同的半导体芯片C被树脂密封。源极30和漏极40在典型的情况下形成为梳型结构，此时的一例如图5所示。
在源极30、漏极40及栅极50上分别通过由包含纳米Ag粒子的导电性焊剂或焊料等构成的导电层500电连接有电极焊盘60、70、80。没有被这些电极焊盘60、70、80覆盖的部分的半导体层20、源极30、栅极50等的表面与绝缘基板10和半导体层20的侧面被电绝缘性的树脂90覆盖并被密封。关于树脂90的轮廓，比半导体芯片C的尺寸大半导体芯片C的侧面的树脂90的厚度的量，但与半导体芯片C的外形基本相似。与源极30连接的电极焊盘60由与源极30平行地延伸且具有与源极30相同的宽度的直线状的下部60a和跨过半导体层20的边S1而在其两侧与半导体层20平行地延伸的具有长方形的平面形状的平板状的上部60b构成。换言之，电极焊盘60是被从源极30相对于半导体层20向垂直上方拉出下部60a之后，上部60b在半导体层20的上方与半导体层20平行地延伸。电极焊盘60的下部60a相对于源极30向源极30的宽度方向偏移，该半导体封装体的中心侧的单侧部分通过形成在该下部60a的上表面的导电层500与源极30电连接。另外，电极焊盘60被设置为，除了源极30的栅极50侧的一端部以外覆盖源极30。与漏极40连接的电极焊盘70，由与漏极40平行地延伸且具有与漏极40相同的宽度的直线状的下部70a和跨过半导体层20的边S3而在其两侧与半导体层20平行地延伸的具有长方形的平面形状的平板状的上部70b构成。换言之，电极焊盘70是在被从漏极40相对于半导体层20向垂直上方拉出下部70a之后，上部70b在半导体层20的上方与半导体层20平行地延伸。电极焊盘70的下部70a相对于漏极40向漏极40的宽度方向偏移，该半导体封装体的中心侧的单侧部分通过形成在该下部70a的上表面的导电层500与漏极40电连接。另外，电极焊盘70被设置为覆盖漏极40的全体。与栅极50连接的电极焊盘80由与栅极50平行地延伸且具有与栅极50相同的宽度的直线状的下部80a和跨过半导体层20的边S4而在其两侧与半导体层20平行地延伸的具有长方形的平面形状的平板状的上部80b构成。换言之，电极焊盘80是被从栅极50相对于半导体层20向垂直上方拉出下部80a之后，上部80b在半导体层20的上方与半导体层20平行地延伸。电极焊盘80的下部80a相对于栅极50向栅极50的宽度方向偏移，该半导体封装体的中心侧的单侧部分通过形成在该下部80a的上表面的导电层500与栅极50电连接。另外，电极焊盘80被设置为覆盖栅极50的全体。电极焊盘60的外侧的前端、电极焊盘70的外侧的前端及电极焊盘80的外侧的前端与树脂90的轮廓一致。
当例举该半导体封装体的各部分的尺寸的一例时，绝缘基板10的一边的长度为2～5mm，从绝缘基板10的背面到源极30、漏极40及栅极50的上表面为止的高度为约0.12mm，电极焊盘60、70、80的下部60a、70a、80a的厚度为约0.15mm，上部60b、70b、80b的厚度为约0.2mm，电极焊盘60与电极焊盘70之间的距离为约1.5mm，源极30、漏极40及栅极50的宽度为约0.15mm，因此电极焊盘60、70、80的下部60a、70a、80a的宽度为约0.15mm。
[半导体封装体的制造方法]
图24A、图24B、图24C、图24D、图25A、图25B、图26A、图26B及图26C示出该半导体封装体的制造方法的一例。
如图24A所示，首先，准备引线框架形成用的金属板100。作为金属板100根据需要从以往公知的材料中选择，例如为Cu合金或Fe-Ni系合金等。在金属板100上形成有由包含纳米Ag粒子的导电性焊剂或焊料等构成的导电层500。
接着，如图24B所示，通过冲压加工，按照与所制造的半导体封装体对应的规定的重复图案，部分地对金属板100和导电层500进行冲孔，以形成比电极焊盘60、70、80的轮廓稍大的轮廓。
接着，如图24C所示，通过冲压加工，在金属板100形成阶梯差，以形成与电极焊盘60、70、80的下部60a、70a、80a相当的部分。
接着，如图24D所示，通过冲压加工，部分地对金属板100进行冲孔，以形成电极焊盘60、70、80的轮廓，形成规定形状的引线框架110。将该引线框架110的平面形状示出在图27。其中，图27是从下方观察了图24D所示的引线框架110时的俯视图。图24D是沿着图27的D-D线的剖视图。在图27中，通过点划线示出最终制造的半导体封装体的轮廓。
接着，如图25A所示，在使半导体芯片C的源极30、漏极40及栅极50朝向下方，分别与引线框架110的、电极焊盘60、70、80的下部60a、70a、80a相当的部分的表面的导电层500接触之后，通过进行热处理来接合。
接着，如图25B所示，通过厚板971、972夹住图25A所示的结构体的上下。对于厚板971、972，虽然不特别限定，但是例如能够使用玻璃板或者不锈钢等的金属板。
接着，如图26A所示，进行树脂模塑以填埋形成在厚板971、972之间的空间，并通过树脂90对半导体芯片C进行密封。
接着，如图26B所示，去除厚板971、972。
之后，沿着图26B中双点划线所示的规定的切断线切断引线框架110，以图26C所示进行分割。由此，制造作为目的的图20～图23所示的半导体封装体。
[半导体封装体的安装方法]
对该半导体封装体的安装方法进行说明。此处，对将该半导体封装体安装到金属基板上的模块进行说明。
图28示出该模块。如图28所示，在该模块中，在作为基底基板的金属基板800上，安装有多个图20～图23所示的半导体封装体，并且在散热用蓝宝石基板950上设置有电极960的散热用虚拟元件以散热用蓝宝石基板950朝向下方安装在金属基板800。散热用蓝宝石基板950的背面与金属基板800直接接触。可以选择使散热用蓝宝石基板950与电极960的合计厚度与半导体封装体的厚度相同。散热用蓝宝石基板950的侧面被电绝缘性的树脂90覆盖并被密封。在这些半导体封装体和散热用虚拟元件上设置有环氧树脂制的双面印刷配线基板980，形成在双面印刷配线基板980的下表面的配线981与半导体封装体的电极焊盘60、70、80及散热用虚拟元件的电极960通过导电层500电连接。在露出到配线981之间的部分的双面印刷配线基板980的下表面和配线981的表面设置有抗蚀剂掩膜982。此时，金属基板800与双面印刷配线基板980之间的间隙被由填料形成的绝缘层920填埋，该填料由SiO2或有机物等电绝缘性材料构成。在双面印刷配线基板980的上表面形成有配线983。在露出到配线983之间的部分的双面印刷配线基板980的上表面和配线983的表面设置有抗蚀剂掩膜984。在双面印刷配线基板980的上表面的配线983，安装有电容器等无源部件930和驱动器或级联用SiMOS晶体管等有源部件940。无源部件930的端子931、932与配线983连接。有源部件940的端子941、942与配线983连接。在双面印刷配线基板980形成有通孔配线985，双面印刷配线基板980的下表面的配线981与上表面的配线983通过该通孔配线985彼此连接。另外，在双面印刷配线基板980形成有埋入配线986。无源部件930彼此通过该埋入配线986连接。在双面印刷配线基板980进而在有源部件940与散热用虚拟元件之间的部分形成有通孔987，在该通孔987被AlN等高导热填料988填埋。
根据该第7实施方式，电极焊盘60、70、80的大部分形成在半导体芯片C的半导体层20上，稍微从半导体芯片C突出，因此能够构成CSP状的半导体封装体。并且，使该半导体封装体的半导体芯片C的绝缘基板10侧朝向金属基板800来安装，并且使电极焊盘60、70、80与形成在双面印刷配线基板980的下表面的配线981连接，从而能够容易地使GaN系FET面朝上来安装到金属基板800上，与以往相比能够实现大幅的低成本化、高频化、省体积化、低热阻化等。而且，源极30、漏极40及栅极50配置为三角形，因此电极焊盘60、70、80也能够配置为三角形，从而能够使形成在双面印刷配线基板980的下表面的配线981形成为彼此不交叉，能够容易实现安装有半导体封装体的高性能的模块。并且，通过使用该模块能够便宜地实现高性能的电气设备。
<8.第8实施方式>
[半导体封装体]
对第8实施方式的半导体封装体进行说明。该半导体封装体是将两个CSP一体化的封装，一个CSP为对GaN系FET进行了树脂密封的第11实施方式的半导体封装体，另一个CSP为对GaN系二极管进行了树脂密封的封装。
图29示出该半导体封装体的电路。如图29所示，在该半导体封装体中，在GaN系FET的漏极连接GaN系二极管的负极而构成逆变器。
图30A、图30B及图30C示出该半导体封装体，图30A是俯视图，图30B是仰视图，图30C沿着图30A的C-C线的剖视图。如图30A、图30B及图30C所示，该半导体封装体是对GaN系FET进行了树脂密封的第7实施方式的CSP状的半导体封装体P1与对GaN系二极管进行了树脂密封的CSP状的半导体封装体P2通过各自的一个侧面彼此接合的封装，平面形状为长方形且作为全体具有偏平的长方体形状。此处，GaN系二极管通过在第7实施方式的半导体封装体中省略与栅极50连接的电极焊盘80的形成而构成，将漏极40用作正极，将源极30用作负极，作为电极焊盘仅形成有电极焊盘60、70。半导体封装体P1的电极焊盘70与半导体封装体P2的电极焊盘60将它们的侧面彼此相互接触而电连接。
根据该第8实施方式，能够实现具有如图29所示的电路结构的CSP状的半导体封装体。
<9.第9实施方式>
[半导体封装体]
对第9实施方式的半导体封装体进行说明。该半导体封装体是使四个CSP一体化的封装，两个CSP是对GaN系FET进行了树脂密封的第11实施方式的半导体封装体，剩下的两个CSP为对GaN系二极管进行了树脂密封的封装。
图31示出该半导体封装体的电路。如图31所示，在该半导体封装体中，在并联连接的两个GaN系FET的漏极，连接并联连接的两个GaN系二极管的负极而构成逆变器。
图32A和图32B示出该半导体封装体，图32A是俯视图，图32B是仰视图。如图32A和图32B所示，该半导体封装体是对GaN系FET进行了树脂密封的第11实施方式的CSP状的半导体封装体P11、P12与对GaN系二极管进行了树脂密封的CSP状的半导体封装体P13、P14通过侧面彼此接合而成，平面形状为大致正方形且作为全体具有偏平的长方体形状。此处，GaN系二极管通过在第7实施方式的半导体封装体中省略与栅极50连接的电极焊盘80的形成而构成，将漏极40用作正极，将源极30用作负极，作为电极焊盘仅形成有电极焊盘60、70。半导体封装体P11的电极焊盘70与半导体封装体P13的电极焊盘60是它们的侧面彼此相互接触而电连接。半导体封装体P12的电极焊盘70与半导体封装体P14的电极焊盘60使它们的侧面彼此相互接触而电连接。半导体封装体P11的电极焊盘80与半导体封装体P12的电极焊盘80使它们的侧面彼此相互接触而电连接。
根据该第9实施方式，能够实现具有如图31所示的电路结构的CSP状的半导体封装体。
<10.第10实施方式>
[半导体封装体]
对第10实施方式的半导体封装体进行说明。该半导体封装体是使四个CSP一体化的封装，两个CSP是对GaN系FET进行了树脂密封的第7实施方式的半导体封装体，剩余的两个CSP是对GaN系二极管进行了树脂密封的封装。
图33示出该半导体封装体的电路。如图33所示，在该半导体封装体中，在并联连接的两个GaN系FET的漏极，连接并联连接的两个GaN系二极管的正极而构成DC/DC上变频器。
图34是示出该半导体封装体的俯视图。如图34所示，该半导体封装体是对GaN系FET进行了树脂密封的第7实施方式的CSP状的半导体封装体P21、P22与对GaN系二极管进行了树脂密封的CSP状的半导体封装体P23、P24通过侧面彼此接合而成的封装，平面形状为大致正方形且作为全体具有偏平的长方体形状。此处，GaN系二极管通过在第7实施方式的半导体封装体中省略与栅极50连接的电极焊盘80的形成而构成，将漏极40用作正极，将源极30用作负极，作为电极焊盘仅形成有电极焊盘60、70。半导体封装体P21的电极焊盘70与半导体封装体P13的电极焊盘70使它们的侧面彼此相互接触而电连接。半导体封装体P22的电极焊盘70与半导体封装体P24的电极焊盘70使它们的侧面彼此相互接触而电连接。半导体封装体P21的电极焊盘80与半导体封装体P22的电极焊盘80使它们的侧面彼此相互接触而连接。
根据该第10实施方式，能够实现具有如图33所示的电路结构的CSP状的半导体封装体。
以上，虽然具体说明了本发明的实施方式，但是本发明并不限定于上述的实施方式，能够进行基于本发明的技术思想的各种变形。
例如，在上述的实施方式中例举的数值、结构、形状、材料等只不过是例子，也可以根据需要使用与这些不同的数值、结构、形状、材料等。
另外，在上述的第4和第5实施方式中，虽然将半导体封装体300和半导体芯片C安装到金属基板800上，但是也可以在双层柔性聚酰亚胺基板910的配线810上不安装半导体封装体300，而仅将作为裸芯片的半导体芯片C安装到金属基板800上。此时，在双层柔性聚酰亚胺基板910的配线810上安装半导体芯片C且在配线850上安装无源部件930和有源部件940的部件，以半导体芯片C的绝缘基板10的背面与金属基板800接触的方式粘贴在金属基板800上。由此，能够容易实现散热特性良好的IPM。
标号说明
10 绝缘基板
20 半导体层
30 源极
40 漏极
50 栅极
60、70、80 焊盘电极
90 树脂
C 半导体芯片
100 金属板
110 引线框架
300 半导体封装体
800 金属基板
900 反接保护用二极管
910 双层柔性聚酰亚胺基板
950 散热用蓝宝石基板

Claims (12)

1.一种半导体封装体，具备：
半导体芯片，具有长方形的平面形状，在绝缘基板的第1主面上设置有构成三端子半导体元件的半导体层，在所述半导体层上以三角形配置有第1电极、第2电极及第3电极；
第1电极焊盘、第2电极焊盘及第3电极焊盘，分别与所述第1电极、所述第2电极及所述第3电极电连接，被拉出到所述半导体层的外部；及
电绝缘性的树脂，对所述第1电极、所述第2电极、所述第3电极、所述半导体层及所述绝缘基板的侧面进行密封，
当设所述半导体芯片的四个边在逆时针方向上依次为第1边、第2边、第3边、第4边时，所述第1电极具有具备与所述第1边平行的长边和与所述第2边平行的短边的细长的长方形形状，并且所述第1电极靠近所述第1边和所述第2边地设置，所述第1电极的长边的长度比所述第1边的长度短，所述第2电极具有具备与所述第3边平行的长边和与所述第2边平行的短边的细长的长方形形状，并且所述第2电极靠近所述第2边和所述第3边地设置，所述第2电极的长边的长度比所述第3边的长度短，所述第3电极具有具备与所述第4边平行的长边和与所述第1边平行的短边的长方形形状，并且所述第3电极在所述第1电极与所述第4边之间的区域中靠近所述第1边和所述第4边地设置，
所述第1电极焊盘从所述第1电极经由所述树脂上而向与所述第1边垂直的方向且与所述半导体层和所述绝缘基板平行的方向突出，该突出的所述第1电极焊盘的前端与所述第1边平行，所述第2电极焊盘从所述第2电极经由所述树脂上而向与所述第3边垂直的方向且与所述半导体层和所述绝缘基板平行的方向突出，该突出的所述第2电极焊盘的前端与所述第3边平行，所述第3电极焊盘从所述第3电极经由所述树脂上而向与所述第4边垂直的方向且与所述半导体层和所述绝缘基板平行的方向突出，该突出的所述第3电极焊盘的前端与所述第4边平行。
2.一种半导体封装体，具备：
半导体芯片，具有长方形的平面形状，在绝缘基板的第1主面上设置有构成三端子半导体元件的半导体层，在所述半导体层上以三角形配置有第1电极、第2电极及第3电极；
第1电极焊盘、第2电极焊盘及第3电极焊盘，分别与所述第1电极、所述第2电极及所述第3电极电连接，被拉出到所述半导体层的上方；及
电绝缘性的树脂，对所述第1电极、所述第2电极、所述第3电极、所述半导体层及所述绝缘基板的侧面进行密封，
当设所述半导体芯片的四个边在逆时针方向上依次为第1边、第2边、第3边、第4边时，所述第1电极具有具备与所述第1边平行的长边和与所述第2边平行的短边的细长的长方形形状，并且所述第1电极靠近所述第1边和所述第2边地设置，所述第1电极的长边的长度比所述第1边的长度短，所述第2电极具有具备与所述第3边平行的长边和与所述第2边平行的短边的细长的长方形形状，并且所述第2电极靠近所述第2边和所述第3边地设置，所述第2电极的长边的长度比所述第3边的长度短，所述第3电极具有具备与所述第4边平行的长边和与所述第1边平行的短边的长方形形状，并且所述第3电极在所述第1电极与所述第4边之间的区域中靠近所述第1边和所述第4边地设置，
所述第1电极焊盘在被从所述第1电极相对于所述半导体层向垂直上方拉出之后，以跨过所述第1边的方式在所述半导体层的上方与所述半导体层平行地延伸，所述第1电极焊盘的外侧的前端与所述第1边平行，所述第2电极焊盘在被从所述第2电极相对于所述半导体层向垂直上方拉出之后，以跨过所述第3边的方式在所述半导体层的上方与所述半导体层平行地延伸，所述第2电极焊盘的外侧的前端与所述第3边平行，所述第3电极焊盘在被从所述第3电极相对于所述半导体层向垂直上方拉出之后，以跨过所述第4边的方式在所述半导体层的上方与所述半导体层平行地延伸，所述第3电极焊盘的外侧的前端与所述第4边平行，
所述树脂的轮廓比所述半导体芯片大所述半导体芯片的侧面的所述树脂的厚度的量，但与所述半导体芯片的外形基本相似，
所述第1电极焊盘的所述前端、所述第2电极焊盘的所述前端及所述第3电极焊盘的所述前端与所述树脂的轮廓一致。
3.根据权利要求1或2所述的半导体封装体，其中，
所述半导体层为GaN系半导体层，所述三端子半导体元件为GaN系场效应晶体管。
4.根据权利要求3所述的半导体封装体，其中，
所述GaN系场效应晶体管为极化超结GaN系场效应晶体管。
5.根据权利要求3或4所述的半导体封装体，其中，
所述第1电极为源极，所述第2电极为漏极，所述第3电极为栅极。
6.一种模块，具备：
金属基板；
一个或多个半导体封装体，安装在所述金属基板的一个主面上；及
配线，以构成规定的电路的方式设置在所述一个或多个半导体封装体上，
所述半导体封装体具备：
半导体芯片，具有长方形的平面形状，在绝缘基板的第1主面上设置有构成三端子半导体元件的半导体层，在所述半导体层上以三角形配置有第1电极、第2电极及第3电极；
第1电极焊盘、第2电极焊盘及第3电极焊盘，分别与所述第1电极、所述第2电极及所述第3电极电连接，被拉出到所述半导体层的外部；及
电绝缘性的树脂，对所述第1电极、所述第2电极、所述第3电极、所述半导体层及所述绝缘基板的侧面进行密封，
当设所述半导体芯片的四个边在逆时针方向上依次为第1边、第2边、第3边、第4边时，所述第1电极具有具备与所述第1边平行的长边和与所述第2边平行的短边的细长的长方形形状，并且所述第1电极靠近所述第1边和所述第2边地设置，所述第1电极的长边的长度比所述第1边的长度短，所述第2电极具有具备与所述第3边平行的长边和与所述第2边平行的短边的细长的长方形形状，并且所述第2电极靠近所述第2边和所述第3边地设置，所述第2电极的长边的长度比所述第3边的长度短，所述第3电极具有具备与所述第4边平行的长边和与所述第1边平行的短边的长方形形状，并且所述第3电极在所述第1电极与所述第4边之间的区域中靠近所述第1边和所述第4边地设置，
所述第1电极焊盘从所述第1电极经由所述树脂上而向与所述第1边垂直的方向且与所述半导体层和所述绝缘基板平行的方向突出，该突出的所述第1电极焊盘的前端与所述第1边平行，所述第2电极焊盘从所述第2电极经由所述树脂上而向与所述第3边垂直的方向且与所述半导体层和所述绝缘基板平行的方向突出，该突出的所述第2电极焊盘的前端与所述第3边平行，所述第3电极焊盘从所述第3电极经由所述树脂上而向与所述第4边垂直的方向且与所述半导体层和所述绝缘基板平行的方向突出，该突出的所述第3电极焊盘的前端与所述第4边平行，
所述半导体封装体以使所述绝缘基板与所述金属基板接触的方式安装在所述金属基板的所述主面上，所述第1电极焊盘、所述第2电极焊盘及所述第3电极焊盘与所述规定的配线的规定的部位连接而构成所述规定的电路。
7.一种模块，具备：
金属基板；
一个或多个半导体封装体，安装在所述金属基板的一个主面上；及
配线，以构成规定的电路的方式设置在所述一个或多个半导体封装体上，
所述半导体封装体具备：
半导体芯片，具有长方形的平面形状，在绝缘基板的第1主面上设置有构成三端子半导体元件的半导体层，在所述半导体层上以三角形配置有第1电极、第2电极及第3电极；
第1电极焊盘、第2电极焊盘及第3电极焊盘，分别与所述第1电极、所述第2电极及所述第3电极电连接，被拉出到所述半导体层的上方；及
电绝缘性的树脂，对所述第1电极、所述第2电极、所述第3电极、所述半导体层及所述绝缘基板的侧面进行密封，
当设所述半导体芯片的四个边在逆时针方向上依次为第1边、第2边、第3边、第4边时，所述第1电极具有具备与所述第1边平行的长边和与所述第2边平行的短边的细长的长方形形状，并且所述第1电极靠近所述第1边和所述第2边地设置，所述第1电极的长边的长度比所述第1边的长度短，所述第2电极具有具备与所述第3边平行的长边和与所述第2边平行的短边的细长的长方形形状，并且所述第2电极靠近所述第2边和所述第3边地设置，所述第2电极的长边的长度比所述第3边的长度短，所述第3电极具有具备与所述第4边平行的长边和与所述第1边平行的短边的长方形形状，并且所述第3电极在所述第1电极与所述第4边之间的区域中靠近所述第1边和所述第4边地设置，
所述第1电极焊盘在被从所述第1电极相对于所述半导体层向垂直上方拉出之后，以跨过所述第1边的方式在所述半导体层的上方与所述半导体层平行地延伸，所述第1电极焊盘的外侧的前端与所述第1边平行，所述第2电极焊盘在被从所述第2电极相对于所述半导体层向垂直上方拉出之后，以跨过所述第3边的方式在所述半导体层的上方与所述半导体层平行地延伸，所述第2电极焊盘的外侧的前端与所述第3边平行，所述第3电极焊盘在被从所述第3电极相对于所述半导体层向垂直上方拉出之后，以跨过所述第4边的方式在所述半导体层的上方与所述半导体层平行地延伸，所述第3电极焊盘的外侧的前端与所述第4边平行，
所述树脂的轮廓比所述半导体芯片大所述半导体芯片的侧面的所述树脂的厚度的量，但与所述半导体芯片的外形基本相似，
所述第1电极焊盘的所述前端、所述第2电极焊盘的所述前端及所述第3电极焊盘的所述前端与所述树脂的轮廓一致，
所述半导体封装体以使所述绝缘基板与所述金属基板接触的方式安装在所述金属基板的所述主面上，所述第1电极焊盘、所述第2电极焊盘及所述第3电极焊盘与所述规定的配线的规定的部位连接而构成所述规定的电路。
8.根据权利要求6或7所述的模块，其中，
在所述一个或多个半导体封装体上设置有双面印刷配线基板，所述配线通过该双面印刷配线基板的配线形成。
9.一种电气设备，具备一个或多个模块，
至少一个所述模块是如下的模块，即，具备：
金属基板；
一个或多个半导体封装体，安装在所述金属基板的一个主面上；及
配线，以构成规定的电路的方式设置在所述一个或多个半导体封装体上，
所述半导体封装体具备：
半导体芯片，具有长方形的平面形状，在绝缘基板的第1主面上设置有构成三端子半导体元件的半导体层，在所述半导体层上以三角形配置有第1电极、第2电极及第3电极；
第1电极焊盘、第2电极焊盘及第3电极焊盘，分别与所述第1电极、所述第2电极及所述第3电极电连接，被拉出到所述半导体层的外部；及
电绝缘性的树脂，对所述第1电极、所述第2电极、所述第3电极、所述半导体层及所述绝缘基板的侧面进行密封，
当设所述半导体芯片的四个边在逆时针方向上依次为第1边、第2边、第3边、第4边时，所述第1电极具有具备与所述第1边平行的长边和与所述第2边平行的短边的细长的长方形形状，并且所述第1电极靠近所述第1边和所述第2边地设置，所述第1电极的长边的长度比所述第1边的长度短，所述第2电极具有具备与所述第3边平行的长边和与所述第2边平行的短边的细长的长方形形状，并且所述第2电极靠近所述第2边和所述第3边地设置，所述第2电极的长边的长度比所述第3边的长度短，所述第3电极具有具备与所述第4边平行的长边和与所述第1边平行的短边的长方形形状，并且所述第3电极在所述第1电极与所述第4边之间的区域中靠近所述第1边和所述第4边地设置，
所述第1电极焊盘从所述第1电极经由所述树脂上而向与所述第1边垂直的方向且与所述半导体层和所述绝缘基板平行的方向突出，该突出的所述第1电极焊盘的前端与所述第1边平行，所述第2电极焊盘从所述第2电极经由所述树脂上而向与所述第3边垂直的方向且与所述半导体层和所述绝缘基板平行的方向突出，该突出的所述第2电极焊盘的前端与所述第3边平行，所述第3电极焊盘从所述第3电极经由所述树脂上而向与所述第4边垂直的方向且与所述半导体层和所述绝缘基板平行的方向突出，该突出的所述第3电极焊盘的前端与所述第4边平行，
所述半导体封装体以使所述绝缘基板与所述金属基板接触的方式安装在所述金属基板的所述主面上，所述第1电极焊盘、所述第2电极焊盘及所述第3电极焊盘与所述规定的配线的规定的部位连接而构成所述规定的电路。
10.一种电气设备，具备一个或多个模块，
至少一个所述模块是如下的模块，即，具备：
金属基板；
一个或多个半导体封装体，安装在所述金属基板的一个主面上；及
配线，以构成规定的电路的方式设置在所述一个或多个半导体封装体上，
所述半导体封装体具备：
半导体芯片，具有长方形的平面形状，在绝缘基板的第1主面上设置有构成三端子半导体元件的半导体层，在所述半导体层上以三角形配置有第1电极、第2电极及第3电极；
第1电极焊盘、第2电极焊盘及第3电极焊盘，分别与所述第1电极、所述第2电极及所述第3电极电连接，被拉出到所述半导体层的上方；及
电绝缘性的树脂，对所述第1电极、所述第2电极、所述第3电极、所述半导体层及所述绝缘基板的侧面进行密封，
当设所述半导体芯片的四个边在逆时针方向上依次为第1边、第2边、第3边、第4边时，所述第1电极具有具备与所述第1边平行的长边和与所述第2边平行的短边的细长的长方形形状，并且所述第1电极靠近所述第1边和所述第2边地设置，所述第1电极的长边的长度比所述第1边的长度短，所述第2电极具有具备与所述第3边平行的长边和与所述第2边平行的短边的细长的长方形形状，并且所述第2电极靠近所述第2边和所述第3边地设置，所述第2电极的长边的长度比所述第3边的长度短，所述第3电极具有具备与所述第4边平行的长边和与所述第1边平行的短边的长方形形状，并且所述第3电极在所述第1电极与所述第4边之间的区域中靠近所述第1边和所述第4边地设置，
所述第1电极焊盘在被从所述第1电极相对于所述半导体层向垂直上方拉出之后，以跨过所述第1边的方式在所述半导体层的上方与所述半导体层平行地延伸，所述第1电极焊盘的外侧的前端与所述第1边平行，所述第2电极焊盘在被从所述第2电极相对于所述半导体层向垂直上方拉出之后，以跨过所述第3边的方式在所述半导体层的上方与所述半导体层平行地延伸，所述第2电极焊盘的外侧的前端与所述第3边平行，所述第3电极焊盘在被从所述第3电极相对于所述半导体层向垂直上方拉出之后，以跨过所述第4边的方式在所述半导体层的上方与所述半导体层平行地延伸，所述第3电极焊盘的外侧的前端与所述第4边平行，
所述树脂的轮廓比所述半导体芯片大所述半导体芯片的侧面的所述树脂的厚度的量，但与所述半导体芯片的外形基本相似，
所述第1电极焊盘的所述前端、所述第2电极焊盘的所述前端及所述第3电极焊盘的所述前端与所述树脂的轮廓一致，
所述半导体封装体以使所述绝缘基板与所述金属基板接触的方式安装在所述金属基板的所述主面上，所述第1电极焊盘、所述第2电极焊盘及所述第3电极焊盘与所述规定的配线的规定的部位连接而构成所述规定的电路。
11.一种半导体封装体，具备：
半导体芯片，具有长方形的平面形状，在绝缘基板的第1主面上设置有构成二极管的半导体层，在所述半导体层上彼此相对地配置有第1电极和第2电极；
第1电极焊盘和第2电极焊盘，分别与所述第1电极和所述第2电极电连接，被拉出到所述半导体层的外部；及
电绝缘性的树脂，对所述第1电极、所述第2电极、所述半导体层及所述绝缘基板的侧面进行密封，
当设所述半导体芯片的四个边在逆时针方向上依次为第1边、第2边、第3边、第4边时，所述第1电极具有具备与所述第1边平行的长边和与所述第2边平行的短边的细长的长方形形状，并且所述第1电极靠近所述第1边地设置，所述第1电极的长边的长度比所述第1边的长度短，所述第2电极具有具备与所述第3边平行的长边和与所述第2边平行的短边的细长的长方形形状，并且所述第2电极靠近所述第3边地设置，所述第2电极的长边的长度比所述第3边的长度短，
所述第1电极焊盘从所述第1电极经由所述树脂上而向与所述第1边垂直的方向且与所述半导体层和所述绝缘基板平行的方向突出，该突出的所述第1电极焊盘的前端与所述第1边平行，所述第2电极焊盘从所述第2电极经由所述树脂上而向与所述第3边垂直的方向且与所述半导体层和所述绝缘基板平行的方向突出，该突出的所述第2电极焊盘的前端与所述第3边平行，
所述第1电极和所述第2电极构成正极和负极，所述第1电极焊盘和所述第2电极焊盘构成正极焊盘和负极焊盘。
12.一种半导体封装体，具备：
半导体芯片，具有长方形的平面形状，在绝缘基板的第1主面上设置有构成二极管的半导体层，在所述半导体层上彼此相对地配置有第1电极和第2电极；
第1电极焊盘和第2电极焊盘，分别与所述第1电极和所述第2电极电连接，被拉出到所述半导体层的上方；及
电绝缘性的树脂，对所述第1电极、所述第2电极、所述半导体层及所述绝缘基板的侧面进行密封，
当设所述半导体芯片的四个边在逆时针方向上依次为第1边、第2边、第3边、第4边时，所述第1电极具有具备与所述第1边平行的长边和与所述第2边平行的短边的细长的长方形形状，并且所述第1电极靠近所述第1边地设置，所述第1电极的长边的长度比所述第1边的长度短，所述第2电极具有具备与所述第3边平行的长边和与所述第2边平行的短边的细长的长方形形状，并且所述第2电极靠近所述第3边地设置，所述第2电极的长边的长度比所述第3边的长度短，
所述第1电极焊盘在被从所述第1电极相对于所述半导体层向垂直上方拉出之后，以跨过所述第1边的方式在所述半导体层的上方与所述半导体层平行地延伸，所述第1电极焊盘的外侧的前端与所述第1边平行，所述第2电极焊盘在被从所述第2电极相对于所述半导体层向垂直上方拉出之后，以跨过所述第3边的方式在所述半导体层的上方与所述半导体层平行地延伸，所述第2电极焊盘的外侧的前端与所述第3边平行，
所述树脂的轮廓比所述半导体芯片大所述半导体芯片的侧面的所述树脂的厚度的量，但与所述半导体芯片的外形基本相似，
所述第1电极焊盘的所述前端和所述第2电极焊盘的所述前端与所述树脂的轮廓一致，
所述第1电极和所述第2电极构成正极和负极，所述第1电极焊盘和所述第2电极焊盘构成正极焊盘和负极焊盘。
CN201780026378.0A 2016-09-26 2017-09-25 半导体封装体、安装有半导体封装体的模块及电气设备 Active CN109075148B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2016-186741 2016-09-26
JP2016186741 2016-09-26
JP2017018254A JP6304700B2 (ja) 2016-09-26 2017-02-03 半導体パッケージ、モジュールおよび電気機器
JP2017-018254 2017-08-24
PCT/JP2017/034411 WO2018056426A1 (ja) 2016-09-26 2017-09-25 半導体パッケージ、モジュールおよび電気機器

Publications (2)

Publication Number Publication Date
CN109075148A true CN109075148A (zh) 2018-12-21
CN109075148B CN109075148B (zh) 2019-08-16

Family

ID=61828442

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780026378.0A Active CN109075148B (zh) 2016-09-26 2017-09-25 半导体封装体、安装有半导体封装体的模块及电气设备

Country Status (2)

Country Link
JP (2) JP6304700B2 (zh)
CN (1) CN109075148B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110113877A (zh) * 2019-06-06 2019-08-09 景旺电子科技(龙川)有限公司 一种激光切割法制作金属基线路板的方法
CN112687740A (zh) * 2020-12-30 2021-04-20 江苏大学 一种AlGaN/GaN高电子迁移率晶体管及制造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021002225A1 (ja) * 2019-07-01 2021-01-07 ローム株式会社 半導体装置
JP7298467B2 (ja) * 2019-12-17 2023-06-27 三菱電機株式会社 半導体モジュールおよび半導体装置
WO2022055248A1 (ko) * 2020-09-08 2022-03-17 한양대학교에리카산학협력단 열전 복합체 및 그 제조방법, 그리고 열전 복합체를 포함하는 열전 소자 및 반도체 소자
KR102597072B1 (ko) * 2020-09-08 2023-11-01 한양대학교 에리카산학협력단 이성분계 산화물 2deg 및 2dhg 열전 소자 기반 능동 냉각 장치 및 그 제조방법
JP7337034B2 (ja) * 2020-09-15 2023-09-01 三菱電機株式会社 半導体パッケージおよび半導体装置
JP2023114355A (ja) * 2022-02-04 2023-08-17 株式会社デンソー 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1459855A (zh) * 2002-05-21 2003-12-03 株式会社日立制作所 半导体器件及其制造方法
CN101399250A (zh) * 2007-09-26 2009-04-01 冲电气工业株式会社 半导体芯片及安装了多个半导体芯片的半导体装置
JP2010283265A (ja) * 2009-06-08 2010-12-16 Mitsubishi Electric Corp 電気回路用気密パッケージ及び電気回路用気密パッケージの製造方法
CN104821302A (zh) * 2014-01-30 2015-08-05 株式会社东芝 半导体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06821Y2 (ja) * 1987-12-25 1994-01-05 シチズン時計株式会社 半導体装置の実装構造
JP2001168123A (ja) * 1999-12-09 2001-06-22 Seiko Epson Corp 半導体装置及びその製造方法、半導体装置の製造装置、回路基板並びに電子機器
JP2001358259A (ja) * 2000-06-15 2001-12-26 Seiko Epson Corp 半導体パッケージ
JP3918681B2 (ja) * 2002-08-09 2007-05-23 カシオ計算機株式会社 半導体装置
JP4386239B2 (ja) * 2003-03-12 2009-12-16 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JP2006049682A (ja) * 2004-08-06 2006-02-16 Toshiba Corp 半導体装置及びその製造方法
JP4549171B2 (ja) * 2004-08-31 2010-09-22 三洋電機株式会社 混成集積回路装置
JP5378380B2 (ja) * 2008-07-23 2013-12-25 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2010050286A (ja) * 2008-08-21 2010-03-04 Toshiba Corp 半導体装置
JP5155989B2 (ja) * 2009-11-30 2013-03-06 旭化成エレクトロニクス株式会社 半導体装置及びその製造方法
JP2014143326A (ja) * 2013-01-24 2014-08-07 Transphorm Japan Inc 半導体装置、半導体装置の製造方法、リード、及びリードの製造方法
JP5828435B1 (ja) * 2015-02-03 2015-12-09 株式会社パウデック 半導体素子、電気機器、双方向電界効果トランジスタおよび実装構造体
JP2016171197A (ja) * 2015-03-12 2016-09-23 株式会社東芝 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1459855A (zh) * 2002-05-21 2003-12-03 株式会社日立制作所 半导体器件及其制造方法
CN101399250A (zh) * 2007-09-26 2009-04-01 冲电气工业株式会社 半导体芯片及安装了多个半导体芯片的半导体装置
JP2010283265A (ja) * 2009-06-08 2010-12-16 Mitsubishi Electric Corp 電気回路用気密パッケージ及び電気回路用気密パッケージの製造方法
CN104821302A (zh) * 2014-01-30 2015-08-05 株式会社东芝 半导体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110113877A (zh) * 2019-06-06 2019-08-09 景旺电子科技(龙川)有限公司 一种激光切割法制作金属基线路板的方法
CN110113877B (zh) * 2019-06-06 2021-11-05 景旺电子科技(龙川)有限公司 一种激光切割法制作金属基线路板的方法
CN112687740A (zh) * 2020-12-30 2021-04-20 江苏大学 一种AlGaN/GaN高电子迁移率晶体管及制造方法

Also Published As

Publication number Publication date
JP2018056538A (ja) 2018-04-05
JP2018093221A (ja) 2018-06-14
JP6744610B2 (ja) 2020-08-19
CN109075148B (zh) 2019-08-16
JP6304700B2 (ja) 2018-04-04

Similar Documents

Publication Publication Date Title
CN109075148B (zh) 半导体封装体、安装有半导体封装体的模块及电气设备
US10128165B2 (en) Package with vertically spaced partially encapsulated contact structures
US9691673B2 (en) Power module semiconductor device
KR102585450B1 (ko) 브레이징된 전기 전도성 층을 포함하는 칩 캐리어를 구비한 몰딩된 패키지
US9443787B2 (en) Electronic component and method
US20200303278A1 (en) Semiconductor power device with corresponding package and related manufacturing process
EP1679745A2 (en) Package for gallium nitride semiconductor devices
CN105679720B (zh) 散热器、包括散热器的电子模块及其制作方法
CN103390612B (zh) 半导体器件、半导体器件模块以及半导体器件的制造方法
CN102005441A (zh) 混合封装栅极可控的半导体开关器件及制备方法
CN108735692A (zh) 半导体装置
CN214043635U (zh) 一种智能功率模块及电力电子设备
CN109935561A (zh) 一种氮化镓器件及氮化镓器件的封装方法
JP6534677B2 (ja) スタックされたチップ及びインターポーザを備えた部分的に薄化されたリードフレームを有するコンバータ
CN104037152B (zh) 芯片载体结构、芯片封装及其制造方法
CN208298838U (zh) 氮化镓高迁移率晶体管
EP3297022B1 (en) Top side cooling for gan power device
US11876028B2 (en) Package with electrically insulated carrier and at least one step on encapsulant
WO2018159018A1 (ja) 半導体装置
WO2018056426A1 (ja) 半導体パッケージ、モジュールおよび電気機器
US11107755B2 (en) Packaging for lateral high voltage GaN power devices
CN102074539A (zh) 半导体器件的封装
CN207753000U (zh) 一种氮化镓器件
CN109075198A (zh) 电力用半导体装置
CN111816623A (zh) 封装半导体器件及其封装方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20201119

Address after: No.9 Haichuan Road, high tech Zone, Jining City, Shandong Province

Patentee after: Yuanshan New Material Technology Co., Ltd

Address before: Tochigi County, Japan

Patentee before: POWDEC Kabushiki Kaisha

TR01 Transfer of patent right