CN109065503A - 一种阵列基板的制备方法及阵列基板 - Google Patents

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Abstract

本发明实施例公开了一种阵列基板的制备方法，包括步骤：在衬底基板上沉积第一金属层；在所述衬底基板及第一金属层上沉积一层栅绝缘层，并在其面内区域形成第一过孔；在所述栅绝缘层的面内区域及面外区域分别沉积第二金属层，其中，位于面内区域的第二金属层充满第一过孔；在所述第二金属层、栅绝缘层上沉积钝化层，并在所述钝化层的面内区域上形成第二过孔；在所述钝化层的面外区域上分别形成第三过孔、第四过孔；在钝化层的面内区域及面外区域分别沉积透明导电层，位于面内区域的透明导电层充满所述第二过孔；位于面外区域的透明导电层充满所述第三过孔和第四过孔。本发明还公开了相应的阵列基板。实施本发明实施例，可以提高产品良率。

Description

一种阵列基板的制备方法及阵列基板
技术领域
本发明涉及显示领域，特别涉及一种阵列基板的制备方法及阵列基板。
背景技术
在薄膜晶体管液晶显示器(TFT-LCD)的阵列基板中，对于TFT中的有源层，目前应用较为广泛的是高迁移率的IGZO(铟镓锌氧化物)材料，同时拼接屏也越来越广泛的应用于我们的生活中。IGZO有源层的栅绝缘层材料一般采用SiOx或者SiOx/SiNx复合材料，相对SiNx来说，SiOx的刻蚀速率较低，刻蚀时间较长。如图1示出了现有的一种具有一道挖孔制程的阵列基板的结构示意图。在图1中，其采用了背沟道刻蚀型(Back channel etching,BCE)结构的TFT的局部结构示意图，主要示出了其包括依次在玻璃基板10’上沉积的第一金属层11’、栅绝缘层12’、第二金属层13’(形成IGZO有源层和源漏极)、钝化层14’和ITO(铟锡氧化物)层15’，从中可以看出，其中ITO层15’与第二金属层13’及第一金属层11’的连接，是通过在沉积钝化层后进行一次挖孔制程，形成深浅孔而实现。但是这样的制程会存在不足之处，因为为配合深孔刻蚀，浅孔刻蚀时间过长会出现过孔焦化残留，从而导致过孔接触阻抗过大而传导性能不佳，可能会导致显示异常。这种情形一般发生在面内小孔处。
为解决面内过孔残留的问题，在一些制程中会增加一道栅绝缘层挖孔步骤，即在栅绝缘层和钝化层分别进行挖孔，这样不会出现深浅孔的情形。如图2所示，示出了现有的一种具有两道挖孔制程的阵列基板的局部结构示意图。但是这种方法虽然可以解决面内过孔残留的问题，但是在如下图3所示的拼接屏中，其中上半屏(AA-1)和下半屏(AA-2)分别与绑定区17’连接，但因为上下半屏在制程中会存在电荷不匹配，如果此时上下半屏的面外区域都采用栅绝缘层挖孔制程，则在干燥过程中易累计静电，使上下半屏电荷在公共电极层16’(COM)的中间分屏位置有压差存在形成静电释放(ESD)，造成显示面板无法正常显示，甚至因为ESD造成薄膜剥落(Peeling)，无法进行后续制程。
发明内容
本发明所要解决的技术问题在于，提供一种阵列基板的制备方法及阵列基板，可以改善面外及面内的产品性能，提高产品良率。
为了解决上述技术问题，本发明的实施例的一方面提供一种阵列基板的制备方法，包括步骤：
在衬底基板的面内区域及面外区域上分别沉积有第一金属层；
在所述衬底基板及第一金属层上沉积一层栅绝缘层，在所述栅绝缘层的面内区域形成第一过孔，所述第一过孔直达面内的所述第一金属层表面；
在所述栅绝缘层的面内区域及面外区域分别沉积有第二金属层，其中，位于面内区域的第二金属层充满所述第一过孔；
在所述第二金属层、栅绝缘层上沉积钝化层，并在所述钝化层的面内区域形成直达面内区域的第二金属层表面的第二过孔；在所述钝化层的面外区域形成直达面外区域的第二金属层表面的第三过孔，在所述钝化层的面外区域形成直达面外区域的第一金属层表面的第四过孔；
在所述钝化层的面内区域及面外区域分别沉积透明导电层，位于面内区域的透明导电层充满所述第二过孔；位于面外区域的透明导电层充满所述第三过孔和第四过孔。
其中，所述栅绝缘层采用SiOx材料，或SiOx/SiNx叠层复合材料，所述透明导电层为ITO薄膜层。
其中，所述第一过孔正对且位于面内区域的第一金属层之上，所述第二过孔正对且位于面内区域的第二金属层之上；所述第三过孔正对且位于面外区域的第二金属层之上，所述第四过孔正对且位于面外区域的第一金属层之上。
其中，所述第一过孔和所述第二过孔相互错开。
其中，所述第二过孔、第三过孔、第四过孔采用同一道光罩获得。
相应地，本发明还提供一种阵列基板，其至少包括：
衬底基板；
在衬底基板的面内区域沉积有第一金属层；
在所述衬底基板及第一金属层上沉积有一层栅绝缘层；
在所述栅绝缘层的面内区域位于第一金属层上的位置形成有第一过孔，所述第一过孔直达所述第一金属层表面；
在所述栅绝缘层的面内区域沉积有第二金属层，其中，位于面内区域的第二金属层充满所述第一过孔；
在所述第二金属层、栅绝缘层上沉积有一层钝化层；在所述钝化层的面内区域位于所述第二金属层上的位置形成有直达第二金属层表面的第二过孔；
在所述钝化层的面内区域沉积有透明导电层，其中，位于面内区域的透明导电层充满所述第二过孔。
其中，在衬底基板的面外区域上沉积有第一金属层；
在所述栅绝缘层的面外区域沉积有第二金属层；
在所述钝化层的面外区域形成有直达面外的第二金属层表面的第三过孔，在所述钝化层的面外区域上形成有直达面外的第一金属层表面的第四过孔；
在所述钝化层的面外区域沉积有透明导电层，所述透明导电层充满所述第三过孔和第四过孔。
其中，所述栅绝缘层采用SiOx材料，或SiOx/SiNx叠层复合材料，所述透明导电层为ITO薄膜层。
其中，所述第一过孔和所述第二过孔相互错开。
其中，所述第二过孔、第三过孔、第四过孔采用同一道光罩获得。
实施本发明实施例，具有如下有益效果：
本发明提供的一种阵列基板的制备方法及阵列基板，通过在面内在栅绝缘层和钝化层分别挖孔的过孔设计，由于不存在深浅孔，可以更方便地控制每一孔的刻蚀时间，避免出现浅孔刻蚀时间过长而出现的焦化残留，从而可以保证面内接触阻抗正常，获得正常显示效果。
同时，在面外的过孔处仍使用钝化层时同时挖深浅孔设计，此时上下半屏的面外区域无需采用单独的栅绝缘层挖孔及干燥制程，故不易累计静电，从而避免上下半屏电荷在公共电极层的拼接处存在压差从而形成静电释放的发生概率，从而可以提高产品良率，降低生产成本。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1是现有技术中一种具有一道挖孔制程的阵列基板的结构示意图；
图2是现有技术中一种具有两道挖孔制程的阵列基板的结构示意图；
图3是现有技术中一种拼接屏的结构示意图；
图4是本发明提供的一种阵列基板的制备方法一个实施例的主流程示意图；
图5是对应于图4各步骤形成的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
在此，还需要说明的是，为了避免因不必要的细节而模糊了本发明，在附图中仅仅示出了与根据本发明的方案密切相关的结构和/或处理步骤，而省略了与本发明关系不大的其他细节。
如图4所示，示出了本发明提供的一种阵列基板的制备方法一个实施例的主流程示意图，一并结合图5所示的制备方法各步骤所对应的结构示意图。在该实施例中，所述制备方法包括如下步骤：
步骤S10，在衬底基板10的面内区域及面外区域上分别沉积第一金属层11，所述衬底基板10可以玻璃基板或PI基板；
步骤S11，在所述衬底基板10及第一金属层11上沉积一层栅绝缘层12，在所述栅绝缘层12的面内区域位于第一金属层11上的位置形成第一过孔120，所述第一过孔120直达所述第一金属层11表面；其中，所述栅绝缘层12采用SiOx材料，或SiOx/SiNx叠层复合材料；
步骤S12，在所述栅绝缘层12的面内区域及面外区域分别沉积第二金属层13，其中，位于面内区域的第二金属层13充满所述第一过孔120，从而使第二金属层13与第一金属层11实现电连接；所述第一过孔120正对且位于面内的第一金属层11之上。
步骤S13，在所述第二金属层13、栅绝缘层12上沉积钝化层14，并在所述钝化层14的面内区域位于所述第二金属层13上的位置形成直达所述第二金属层13表面的第二过孔140；在所述钝化层14的面外区域位于所述第二金属层13上的位置形成直达所述第二金属层13表面的第三过孔141，在所述钝化层14的面外区域位于所述第一金属层11上的位置形成直达所述第一金属层11表面的第四过孔142；其中，所述第一过孔120和所述第二过孔140相互错开；且在步骤S13中，所述第二过孔140、第三过孔141、第四过孔142通过同一个光罩获得；且，所述第二过孔140正对且位于面内的第二金属层13之上；所述第三过孔141正对且位于面外的第二金属层13之上，所述第四过孔142正对且位于面外的第一金属层11之上。
步骤S14，在所述钝化层14的面内区域及面外区域分别沉积透明导电层15，位于面内区域的透明导电层15充满所述第二过孔140，从而使透明导电层15与第二金属层13实现电连接；位于面外区域的透明导电层15充满所述第三过孔141和第四过孔142，从而使透明导电层15与第二金属层13、第一金属层11实现电连接。在一个例子中，所述透明导电层15具体可以是ITO薄膜层。
需要说明的是，本发明中“面内区域”是指液晶面板的显示区域，“面外区域”是指围绕前述显示区域而设的液晶面板的非显示区域。
相应地，本发明实施例还提供一种阵列基板，其应用于拼接屏中，其包括：
衬底基板10；
在衬底基板10的面内区域及面外区域上分别沉积有第一金属层11；
在所述衬底基板10及第一金属层11上沉积有一层栅绝缘层12；
在所述栅绝缘层12的面内区域位于第一金属层11上的位置形成有第一过孔120，所述第一过孔120直达所述第一金属11层表面；其中，所述栅绝缘层12采用SiOx材料，或SiOx/SiNx叠层复合材料；
在所述栅绝缘层12的面内区域及面外区域分别沉积有第二金属层13，其中，位于面内区域的第二金属层13充满所述第一过孔120；
在所述第二金属层13、栅绝缘层12上沉积有一层钝化层14；在所述钝化层14的面内区域位于所述第二金属层13上的位置形成有直达所述第二金属层13表面的第二过孔140，所述第二过孔140与所述第一过孔120相互错开；在所述钝化层14的面外区域位于所述第二金属层13上的位置形成有直达所述第二金属层13表面的第三过孔141，在所述钝化层14的面外区域位于所述第一金属层11上的位置形成有直达所述第一金属层11表面的第四过孔142；在一个例子中，所述第二过孔140、第三过孔141、第四过孔142采用同一道光罩获得；
在所述钝化层14的面内区域及面外区域分别沉积有ITO金属层15，其中，位于面内区域的ITO金属层15充满所述第二过孔140；位于面外区域的ITO金属层15充满所述第三过孔141和第四过孔142。
可以理解的是，本发明提供的阵列基板，由于面外的过孔处仍使用钝化层时同时挖深浅孔设计，由于无需采用单独的栅绝缘层挖孔及干燥制程，故不易累计静电，在应用于上下屏的拼接屏中时，可以避免上下半屏电荷在公共电极层的拼接处存在压差从而形成静电释放的发生概率，从而可以提高拼接屏的产品良率。
更详细的细节，请参考前述对图4和图5的描述，在此不进行详述。
实施本发明实施例，具有如下有益效果：
本发明提供的一种阵列基板的制备方法及阵列基板，通过在面内在栅绝缘层和钝化层分别挖孔的过孔设计，由于不存在深浅孔，可以更方便地控制每一孔的刻蚀时间，避免出现浅孔刻蚀时间过长而出现的焦化残留，从而可以保证面内接触阻抗正常，获得正常显示效果。
同时，在面外的过孔处仍使用钝化层时同时挖深浅孔设计，此时上下半屏的面外区域无需采用单独的栅绝缘层挖孔及干燥制程，故不易累计静电，从而避免上下半屏电荷在公共电极层的拼接处存在压差从而形成静电释放的发生概率，从而可以提高产品良率，降低生产成本。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上所述仅是本申请的具体实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (10)

1.一种阵列基板的制备方法，其特征在于，包括步骤：
在衬底基板的面内区域及面外区域上分别沉积有第一金属层；
在所述衬底基板及第一金属层上沉积一层栅绝缘层，在所述栅绝缘层的面内区域形成第一过孔，所述第一过孔直达面内区域的所述第一金属层表面；
在所述栅绝缘层的面内区域及面外区域分别沉积有第二金属层，其中，位于面内区域的第二金属层充满所述第一过孔；
在所述第二金属层、栅绝缘层上沉积钝化层，并在所述钝化层的面内区域形成直达面内区域的所述第二金属层表面的第二过孔；在所述钝化层的面外区域形成直达面外区域的所述第二金属层表面的第三过孔，在所述钝化层的面外区域形成直达面外区域的所述第一金属层表面的第四过孔；
在所述钝化层的面内区域及面外区域分别沉积透明导电层，位于面内区域的透明导电层充满所述第二过孔；位于面外区域的透明导电层充满所述第三过孔和第四过孔。
2.如权利要求1所述的制备方法，其特征在于，所述栅绝缘层采用SiOx材料，或SiOx/SiNx叠层复合材料，所述透明导电层为ITO薄膜层。
3.如权利要求1所述的特备方法，其特征在于，所述第一过孔正对且位于面内区域的第一金属层之上，所述第二过孔正对且位于面内区域的第二金属层之上；所述第三过孔正对且位于面外区域的第二金属层之上，所述第四过孔正对且位于面外区域的第一金属层之上。
4.如权利要求3所述的制备方法，其特征在于，所述第一过孔和所述第二过孔相互错开。
5.如权利要求4所述的制备方法，其特征在于，所述第二过孔、第三过孔、第四过孔采用同一道光罩获得。
6.一种阵列基板，其特征在于，至少包括：
衬底基板；
在衬底基板的面内区域沉积有第一金属层；
在所述衬底基板及第一金属层上沉积有一层栅绝缘层；
在所述栅绝缘层的面内区域位于第一金属层上的位置形成有第一过孔，所述第一过孔直达所述第一金属层表面；
在所述栅绝缘层的面内区域沉积有第二金属层，其中，位于面内区域的第二金属层充满所述第一过孔；
在所述第二金属层、栅绝缘层上沉积有一层钝化层；在所述钝化层的面内区域位于所述第二金属层上的位置形成有直达所述第二金属层表面的第二过孔；
在所述钝化层的面内区域沉积有透明导电层，其中，位于面内区域的透明导电层充满所述第二过孔。
7.如权利要求6所述的阵列基板，其特征在于，其中，
在衬底基板的面外区域上沉积有第一金属层；
在所述栅绝缘层的面外区域沉积有第二金属层；
在所述钝化层的面外区域形成有直达面外区域的第二金属层表面的第三过孔，在所述钝化层的面外区域上形成有直达面外区域的第一金属层表面的第四过孔；
在所述钝化层的面外区域沉积有透明导电层，所述透明导电层充满所述第三过孔和第四过孔。
8.如权利要求7所述的阵列基板，其特征在于，所述栅绝缘层采用SiOx材料，或SiOx/SiNx叠层复合材料，所述透明导电层为ITO薄膜层。
9.如权利要求8所述的阵列基板，其特征在于，所述第一过孔和所述第二过孔相互错开。
10.如权利要求9所述的阵列基板，其特征在于，所述第二过孔、第三过孔、第四过孔采用同一道光罩获得。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115225050A (zh) * 2022-09-20 2022-10-21 深圳新声半导体有限公司 用于谐振器制作的方法、体声波谐振器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104377167A (zh) * 2014-11-13 2015-02-25 京东方科技集团股份有限公司 薄膜晶体管阵列基板及其制作方法、显示面板和显示装置
CN107623009A (zh) * 2017-09-29 2018-01-23 京东方科技集团股份有限公司 阵列基板的制备方法、阵列基板和显示装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102116976B (zh) * 2009-12-31 2012-10-31 北京京东方光电科技有限公司 有源矩阵基板及其制造方法
CN107546247B (zh) * 2017-07-26 2020-03-17 武汉华星光电半导体显示技术有限公司 一种有源矩阵有机发光二极管显示器及其制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104377167A (zh) * 2014-11-13 2015-02-25 京东方科技集团股份有限公司 薄膜晶体管阵列基板及其制作方法、显示面板和显示装置
CN107623009A (zh) * 2017-09-29 2018-01-23 京东方科技集团股份有限公司 阵列基板的制备方法、阵列基板和显示装置

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* Cited by examiner, † Cited by third party
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CN115225050A (zh) * 2022-09-20 2022-10-21 深圳新声半导体有限公司 用于谐振器制作的方法、体声波谐振器
CN115225050B (zh) * 2022-09-20 2022-12-20 深圳新声半导体有限公司 用于谐振器制作的方法、体声波谐振器

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