CN109037349A - 薄膜晶体管及其制备方法、阵列基板 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 43
- 238000002360 preparation method Methods 0.000 title claims abstract description 35
- 239000010409 thin film Substances 0.000 title claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 70
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 54
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 54
- 229910052751 metal Inorganic materials 0.000 claims abstract description 46
- 239000002184 metal Substances 0.000 claims abstract description 46
- 238000009413 insulation Methods 0.000 claims abstract description 36
- 238000000034 method Methods 0.000 claims abstract description 26
- 238000000059 patterning Methods 0.000 claims abstract description 17
- 238000002161 passivation Methods 0.000 claims description 14
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 5
- 239000011787 zinc oxide Substances 0.000 claims description 5
- 229910052738 indium Inorganic materials 0.000 claims description 4
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical group [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 4
- 229910003437 indium oxide Inorganic materials 0.000 claims description 4
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 claims description 4
- 239000012774 insulation material Substances 0.000 claims description 4
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052733 gallium Inorganic materials 0.000 claims description 3
- 238000005530 etching Methods 0.000 abstract description 16
- 239000002253 acid Substances 0.000 abstract description 5
- 239000007788 liquid Substances 0.000 abstract description 5
- 239000010408 film Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
- 239000011701 zinc Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
本发明提供一种薄膜晶体管及其制备方法、阵列基板，所述制备方法包括步骤：提供一衬底；通过构图工艺在所述衬底上形成栅极和栅绝缘层，所述栅绝缘层包括源区、背沟道区、漏区，所述背沟道区位于所述源区和所述漏区之间；在所述栅绝缘层上沉积第一金属氧化物层、第一金属层，刻蚀所述第一金属氧化物层、第一金属层，以形成位于源区的第一半导体层和源极、位于漏区的第二半导体层和漏极；通过构图工艺在所述背沟道区形成第三半导体层，所述第一半导体层、第二半导体层、第三半导体层构成有源层。本发明提出的薄膜晶体管的制备方法，能够避免形成源极、漏极采用的酸蚀刻液对有源层造成损坏，提升薄膜晶体管的稳定性。
Description
技术领域
本发明涉及阵列基板制造技术领域，尤其涉及一种薄膜晶体管及其制备方法、阵列基板。
背景技术
金属氧化物半导体因具有迁移率高、漏电流低、均一性好的特点，适用于大尺寸、柔性透明等应用领域中，并可制备出尺寸较小的薄膜晶体管器件。将金属氧化物半导体作为薄膜晶体管器件的有源层，能够提高显示透过率，从而使得金属氧化物半导体在显示领域中得到了高度的重视和研究。
目前，金属氧化物薄膜晶体管(Oxide TFT)的难点与问题点主要集中在 OxideTFT的高温光照下的偏压稳定性(NBTIS、PBTIS)和对环境(水、氧) 的稳定性，而从工艺角度考虑，这主要是由于器件制备工艺过程中，金属层刻蚀时的酸蚀刻液与金属氧化物有源层反应或出现残留，造成对金属氧化物有源层的损坏，从而使器件稳定性变差。
发明内容
为了解决上述问题，本发明提供一种薄膜晶体管及其制备方法、阵列基板，能够避免对有源层造成损坏，提升器件的稳定性。
本发明提出的具体技术方案为：提供一种薄膜晶体管的制备方法，所述制备方法包括步骤：
提供一衬底；
通过构图工艺在所述衬底上形成栅极和栅绝缘层，所述栅绝缘层包括源区、背沟道区、漏区，所述背沟道区位于所述源区和所述漏区之间；
在所述栅绝缘层上沉积第一金属氧化物层、第一金属层，刻蚀所述第一金属氧化物层、第一金属层，以形成位于源区的第一半导体层和源极、位于漏区的第二半导体层和漏极；
通过构图工艺在所述背沟道区形成第三半导体层，所述第一半导体层、第二半导体层、第三半导体层构成有源层。
进一步地，在所述栅绝缘层上沉积第一金属氧化物层、第一金属层，刻蚀所述第一金属氧化物层、第一金属层，以形成位于源区的第一半导体层和源极、位于漏区的第二半导体层和漏极步骤具体包括：
在所述栅绝缘层上沉积第一金属氧化物层；
图案化所述第一金属氧化物层，以获得图案化的金属氧化物层；
在所述图案化的金属氧化物层上沉积第一金属层；
刻蚀所述第一金属层、图案化的金属氧化物层，形成位于源区的第一半导体层和源极、位于漏区的第二半导体层和漏极。
进一步地，在所述栅绝缘层上沉积第一金属氧化物层、第一金属层，刻蚀所述第一金属氧化物层、第一金属层，以形成位于源区的第一半导体层和源极、位于漏区的第二半导体层和漏极步骤具体包括：
在所述栅绝缘层上依次沉积第一金属氧化物层、第一金属层、光刻胶；
图案化所述第一金属氧化物层、第一金属层、光刻胶；
去除光刻胶，形成位于源区的第一半导体层和源极、位于漏区的第二半导体层和漏极。
进一步地，通过构图工艺在所述背沟道区形成第三半导体层步骤具体包括：
在所述源极、漏极上沉积第二金属氧化物层；
图形化所述第二金属氧化物层，在所述背沟道区形成第三半导体层。
进一步地，通过构图工艺在所述衬底上形成栅极和栅绝缘层步骤具体包括：
在所述衬底上沉积第二金属层；
图像化所述第二金属层，在所述衬底上形成栅极；
在所述衬底上沉积一绝缘材料层，形成栅绝缘层。
进一步地，在通过构图工艺在所述背沟道区形成第三半导体层步骤之后，所述制备方法还包括：
在所述源极、漏极上沉积钝化材料层，形成钝化层。
进一步地，所述第一金属氧化物层的材质为铟镓锌氧化物、铝掺杂氧化锌、氧化铟。
本发明还提供一种薄膜晶体管，采用如上任一项所述的方法制备而成。
本发明还提供了一种阵列基板，所述阵列基板包括如上所述的薄膜晶体管。
进一步地，所述阵列基板还包括像素电极层，所述像素电极层通过过孔与所述漏极连接。
本发明提出的薄膜晶体管的制备方法，在对所述第一金属层进行刻蚀得到源极、漏极时将第一金属氧化物层位于背沟道区中的部分也刻蚀掉，然后通过构图工艺在背沟道区形成第三半导体层，使得第一半导体层、第二半导体层、第三半导体层构成薄膜晶体管的有源层，从而避免了形成源极、漏极采用的酸蚀刻液对有源层造成损坏，提升了薄膜晶体管的稳定性。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1为实施例1中阵列基板的结构示意图；
图2a～2k为实施例1中薄膜晶体管的制备方法流程图；
图3a～3j为实施例2中薄膜晶体管的制备方法流程图。
具体实施方式
以下，将参照附图来详细描述本发明的实施例。然而，可以以许多不同的形式来实施本发明，并且本发明不应该被解释为限制于这里阐述的具体实施例。相反，提供这些实施例是为了解释本发明的原理及其实际应用，从而使本领域的其他技术人员能够理解本发明的各种实施例和适合于特定预期应用的各种修改。在附图中，相同的标号将始终被用于表示相同的元件。
实施例1
参照图1，本实施例中的阵列基板包括阵列设置的多个薄膜晶体管1，每个薄膜晶体管1包括衬底11、栅极12、栅绝缘层13、有源层14、源极15、漏极16。其中，薄膜晶体管1的结构为底栅结构，栅极12设置于衬底11上，栅绝缘层13覆盖衬底11和栅极12，栅绝缘层13包括源区10、背沟道区20、漏区30，背沟道区位于源区10和漏区30之间，源区10、背沟道区20、漏区30与栅极12相对设置。有源层14包括第一半导体层14a、第二半导体层14b、第三半导体层14c，第一半导体层14a、源极15沿着远离栅绝缘层13的方向依次堆叠设于源区10中，即源极15位于第一半导体层14a上，第二半导体层14b、漏极16沿着远离栅绝缘层13的方向依次堆叠设于漏区30中，即漏极16位于第二半导体层14b上，第三半导体层 14c位于背沟道区20中并与第一半导体层14a、第二半导体层14b连接。
薄膜晶体管1还包括钝化层17，钝化层17设于源极15、漏极16上并覆盖源极 15、漏极16。钝化层17起到保护源极15、漏极16的作用。
本实施例中的阵列基板还包括像素电极2，像素电极2设于钝化层17上并通过过孔40与漏极16连接。
参照图2a～2k，下面详细描述本实施例中薄膜晶体管1的制备方法，所述制备方法包括步骤：
S1、提供一衬底11，如图2a所示；
S2、通过构图工艺在衬底11上形成栅极12和栅绝缘层13，栅绝缘层13包括源区10、背沟道区20、漏区30，背沟道区20位于源区10和漏区30之间，如图2b～ 2d所示；
S3、在栅绝缘层13上沉积第一金属氧化物层21、第一金属层22，刻蚀第一金属氧化物层21、第一金属层22，以形成位于源区10的第一半导体层14a和源极 15、位于漏区30的第二半导体层14b和漏极16，如图2e～2h所示；
S4、通过构图工艺在背沟道区20形成第三半导体层14c，第一半导体层14a、第二半导体层14b、第三半导体层14c构成有源层14，如图2i～2j所示。
具体地，步骤S2包括：
S21、在衬底11上沉积第二金属层23，如图2b所示；
S22、图像化第二金属层23，在衬底11上形成栅极12，其中，图像化采用的是湿法刻蚀工艺，如图2c所示；
S23、在衬底11上沉积一绝缘材料层，形成栅绝缘层13，如图2d所示。
具体地，步骤S3包括：
S31、在栅绝缘层13上沉积第一金属氧化物层21，如图2e所示；
S32、图案化第一金属氧化物层21，以获得图案化的金属氧化物层24，如图 2f所示；
S33、在图案化的金属氧化物层24上沉积第一金属层22，如图2g所示；
S34、刻蚀第一金属层22、图案化的金属氧化物层24，形成位于源区10的第一半导体层14a和源极15、位于漏区30的第二半导体层14b和漏极16，这里的刻蚀方法为湿法刻蚀，如图2h所示。
具体地，步骤S4包括：
S41、在源极15、漏极16上沉积第二金属氧化物层25，如图2i所示；
S42、图形化第二金属氧化物层25，在背沟道区形成第三半导体层14c，如图2j所示。
本实施例中的薄膜晶体管1还包括钝化层17，在步骤S4之后，所述制备方法还包括步骤：
S5、在源极15、漏极16上沉积钝化材料层，形成钝化层17，如图2k所示。
本实施例中的第一金属氧化物层21、第二金属氧化物层25的材质均为铟镓锌氧化物(IGZO)、铝掺杂氧化锌(AZO)、氧化铟(In2O3)，即整个有源层 14的材质为IGZO、AZO、In2O3。
本实施例提出的薄膜晶体管的制备方法，在对第一金属层22进行刻蚀得到源极15、漏极16时将第一金属氧化物层21位于背沟道区20中的部分也刻蚀掉，然后通过构图工艺在背沟道区20形成第三半导体层14c，使得第一半导体层14a、第二半导体层14b、第三半导体层14c构成薄膜晶体管的有源层14，从而避免了形成源极15、漏极16采用的酸蚀刻液对有源层14造成损坏，提升了薄膜晶体管的稳定性。
实施例2
本实施例中阵列基板的结构与实施例1中相同，这里不再赘述。本实施例与实施例1的不同之处为薄膜晶体管的制备方法，参照图3a～3j，下面详细描述本实施例中薄膜晶体管1的制备方法，所述制备方法包括步骤：
S1、提供一衬底11，如图3a所示；
S2、通过构图工艺在衬底11上形成栅极12和栅绝缘层13，栅绝缘层13包括源区10、背沟道区20、漏区30，背沟道区20位于源区10和漏区30之间，如图3b～ 3d所示；
S3、在栅绝缘层13上沉积第一金属氧化物层21、第一金属层22，刻蚀第一金属氧化物层21、第一金属层22，以形成位于源区10的第一半导体层14a和源极 15、位于漏区30的第二半导体层14b和漏极16，如图3e～3g所示；
S4、通过构图工艺在背沟道区20形成第三半导体层14c，第一半导体层14a、第二半导体层14b、第三半导体层14c构成有源层14，如图3h～3i所示。
具体地，步骤S2包括：
S21、在衬底11上沉积第二金属层23，如图3b所示；
S22、图像化第二金属层23，在衬底11上形成栅极12，其中，图像化采用的是湿法刻蚀工艺，如图3c所示；
S23、在衬底11上沉积一绝缘材料层，形成栅绝缘层13，如图3d所示。
具体地，步骤S3包括：
S31、在栅绝缘层13上依次沉积第一金属氧化物层21、第一金属层22、光刻胶26，如图3e所示；
S32、图案化第一金属氧化物层21、第一金属层22、光刻胶26，如图3f所示，这里的图案化工艺包括曝光、显影、刻蚀工艺，其中刻蚀工艺为湿法刻蚀工艺，如图3f所示；
S33、去除光刻胶，形成位于源区10的第一半导体层14a和源极15、位于漏区30的第二半导体层14b和漏极16，如图3g所示。
具体地，步骤S4包括：
S41、在源极15、漏极16上沉积第二金属氧化物层25，如图3h所示；
S42、图形化第二金属氧化物层25，在背沟道区形成第三半导体层14c，如图3i所示。
本实施例中的薄膜晶体管1还包括钝化层17，在步骤S4之后，所述制备方法还包括步骤：
S5、在源极15、漏极16上沉积钝化材料层，形成钝化层17，如图3j所示。
本实施例提出的薄膜晶体管的制备方法相对于实施例1中的制备方法减少了图案化处理的次数，因此，本实施例中的制备方法在避免形成源极15、漏极 16采用的酸蚀刻液对有源层14造成损坏、提升薄膜晶体管的稳定性的同时简化了制备工艺、降低了成本。
以上所述仅是本申请的具体实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。
Claims (10)
1.一种薄膜晶体管的制备方法，其特征在于，所述制备方法包括步骤：
提供一衬底；
通过构图工艺在所述衬底上形成栅极和栅绝缘层，所述栅绝缘层包括源区、背沟道区、漏区，所述背沟道区位于所述源区和所述漏区之间；
在所述栅绝缘层上沉积第一金属氧化物层、第一金属层，刻蚀所述第一金属氧化物层、第一金属层，以形成位于源区的第一半导体层和源极、位于漏区的第二半导体层和漏极；
通过构图工艺在所述背沟道区形成第三半导体层，所述第一半导体层、第二半导体层、第三半导体层构成有源层。
2.根据权利要求1所述的制备方法，其特征在于，在所述栅绝缘层上沉积第一金属氧化物层、第一金属层，刻蚀所述第一金属氧化物层、第一金属层，以形成位于源区的第一半导体层和源极、位于漏区的第二半导体层和漏极步骤具体包括：
在所述栅绝缘层上沉积第一金属氧化物层；
图案化所述第一金属氧化物层，以获得图案化的金属氧化物层；
在所述图案化的金属氧化物层上沉积第一金属层；
刻蚀所述第一金属层、图案化的金属氧化物层，形成位于源区的第一半导体层和源极、位于漏区的第二半导体层和漏极。
3.根据权利要求1所述的制备方法，其特征在于，在所述栅绝缘层上沉积第一金属氧化物层、第一金属层，刻蚀所述第一金属氧化物层、第一金属层，以形成位于源区的第一半导体层和源极、位于漏区的第二半导体层和漏极步骤具体包括：
在所述栅绝缘层上依次沉积第一金属氧化物层、第一金属层、光刻胶；
图案化所述第一金属氧化物层、第一金属层、光刻胶；
去除光刻胶，形成位于源区的第一半导体层和源极、位于漏区的第二半导体层和漏极。
4.根据权利要求1-3任一所述的制备方法，其特征在于，通过构图工艺在所述背沟道区形成第三半导体层步骤具体包括：
在所述源极、漏极上沉积第二金属氧化物层；
图形化所述第二金属氧化物层，在所述背沟道区形成第三半导体层。
5.根据权利要求4所述的制备方法，其特征在于，通过构图工艺在所述衬底上形成栅极和栅绝缘层步骤具体包括：
在所述衬底上沉积第二金属层；
图像化所述第二金属层，在所述衬底上形成栅极；
在所述衬底上沉积一绝缘材料层，形成栅绝缘层。
6.根据权利要求1所述的制备方法，其特征在于，在通过构图工艺在所述背沟道区形成第三半导体层步骤之后，所述制备方法还包括：
在所述源极、漏极上沉积钝化材料层，形成钝化层。
7.根据权利要求1所述的制备方法，其特征在于，所述第一金属氧化物层的材质为铟镓锌氧化物、铝掺杂氧化锌、氧化铟。
8.一种薄膜晶体管，其特征在于，采用如权利要求1～7任一项所述的方法制备而成。
9.一种阵列基板，其特征在于，包括如权利要求7所述的薄膜晶体管。
10.根据权利要求9所述的阵列基板，其特征在于，所述阵列基板还包括像素电极层，所述像素电极层通过过孔与所述漏极连接。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810821146.0A CN109037349B (zh) | 2018-07-24 | 2018-07-24 | 薄膜晶体管及其制备方法、阵列基板 |
| PCT/CN2019/077873 WO2020019728A1 (zh) | 2018-07-24 | 2019-03-12 | 薄膜晶体管及其制备方法、阵列基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810821146.0A CN109037349B (zh) | 2018-07-24 | 2018-07-24 | 薄膜晶体管及其制备方法、阵列基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109037349A true CN109037349A (zh) | 2018-12-18 |
| CN109037349B CN109037349B (zh) | 2020-09-29 |
Family
ID=64644822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810821146.0A Active CN109037349B (zh) | 2018-07-24 | 2018-07-24 | 薄膜晶体管及其制备方法、阵列基板 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN109037349B (zh) |
| WO (1) | WO2020019728A1 (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020019728A1 (zh) * | 2018-07-24 | 2020-01-30 | 深圳市华星光电半导体显示技术有限公司 | 薄膜晶体管及其制备方法、阵列基板 |
| CN111564453A (zh) * | 2020-05-14 | 2020-08-21 | Tcl华星光电技术有限公司 | 背板、背板的制备方法和背光模组 |
| CN113488543A (zh) * | 2021-06-29 | 2021-10-08 | 惠科股份有限公司 | 薄膜晶体管及其制备方法、显示面板 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102569414A (zh) * | 2010-12-20 | 2012-07-11 | 佳能株式会社 | 沟道刻蚀型薄膜晶体管及其制造方法 |
| CN104157693A (zh) * | 2013-05-14 | 2014-11-19 | 乐金显示有限公司 | 氧化物薄膜晶体管及其制造方法 |
| US9741860B2 (en) * | 2011-09-29 | 2017-08-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102112283B1 (ko) * | 2013-08-20 | 2020-05-19 | 삼성디스플레이 주식회사 | 박막 트랜지스터를 포함하는 표시 기판 및 이의 제조 방법 |
| CN103730510B (zh) * | 2013-12-24 | 2016-12-14 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制备方法、阵列基板、显示装置 |
| CN104299915B (zh) * | 2014-10-21 | 2017-03-22 | 北京大学深圳研究生院 | 金属氧化物薄膜晶体管制备方法 |
| CN109037349B (zh) * | 2018-07-24 | 2020-09-29 | 深圳市华星光电半导体显示技术有限公司 | 薄膜晶体管及其制备方法、阵列基板 |
-
2018
- 2018-07-24 CN CN201810821146.0A patent/CN109037349B/zh active Active
-
2019
- 2019-03-12 WO PCT/CN2019/077873 patent/WO2020019728A1/zh active Application Filing
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102569414A (zh) * | 2010-12-20 | 2012-07-11 | 佳能株式会社 | 沟道刻蚀型薄膜晶体管及其制造方法 |
| US9741860B2 (en) * | 2011-09-29 | 2017-08-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| CN104157693A (zh) * | 2013-05-14 | 2014-11-19 | 乐金显示有限公司 | 氧化物薄膜晶体管及其制造方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2020019728A1 (zh) * | 2018-07-24 | 2020-01-30 | 深圳市华星光电半导体显示技术有限公司 | 薄膜晶体管及其制备方法、阵列基板 |
| CN111564453A (zh) * | 2020-05-14 | 2020-08-21 | Tcl华星光电技术有限公司 | 背板、背板的制备方法和背光模组 |
| CN111564453B (zh) * | 2020-05-14 | 2023-10-31 | Tcl华星光电技术有限公司 | 背板、背板的制备方法和背光模组 |
| CN113488543A (zh) * | 2021-06-29 | 2021-10-08 | 惠科股份有限公司 | 薄膜晶体管及其制备方法、显示面板 |
| CN113488543B (zh) * | 2021-06-29 | 2022-07-12 | 惠科股份有限公司 | 薄膜晶体管及其制备方法、显示面板 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2020019728A1 (zh) | 2020-01-30 |
| CN109037349B (zh) | 2020-09-29 |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant |