CN108922852A - 一种外延复合栅结构功率器件及其制作方法 - Google Patents

一种外延复合栅结构功率器件及其制作方法 Download PDF

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Abstract

本发明公开了一种外延复合栅结构功率器件及其制作方法，涉及半导体技术领域，该制作方法在常规制作方法的基础上进行改进，使得制作得到的功率器件在传统功率器件的基础上采用了外延本征硅、氮氧化硅、氮化硅、氧化硅和半绝缘多晶硅构成的多层复合栅结构，沟道的不同位置用不同结构栅极，通过创新的结构设计和材料匹配降低了器件沟道区的漏电，降低缺陷密度，从而降低了栅极缺陷和寄生电容，提升了制作得到的功率器件的产品性能和可靠性。

Description

一种外延复合栅结构功率器件及其制作方法
技术领域
本发明涉及半导体技术领域，尤其是一种外延复合栅结构功率器件及其制作方法。
背景技术
VDMOS(垂直双扩散金属-氧化物半导体场效应晶体管)的漏极和源极分别在器件的两侧，使得电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。
VDMOS最重要的性能参数是工作损耗，VDMOS的工作损耗包括导通损耗、截止损耗和开关损耗三部分，其中，导通损耗由导通电阻决定，截止损耗受反向漏电流大小影响，开关损耗是指器件开关过程中寄生电容充放电带来的损耗。在VDMOS工作状态下，导通损耗的很大一部分是栅极漏电产生的，栅极由于需要承受一定的工作电压，无法避免出现栅极漏电，栅极漏电除了会增加器件的导通损耗外，还会对器件的可靠性造成影响(漏电流会影响栅氧质量)。开关损耗由寄生电容大小决定，寄生电容可以分为栅源电容、栅漏电容和源漏电容三部分，其中栅漏电容对器件的开关损耗影响最大，栅漏电容可以分为氧化层电容和耗尽层电容两部分，氧化层电容受栅氧厚度影响，耗尽层电容受工艺和器件结构影响较大。如图1示出了常规的VDMOS的结构示意图，沟道区域的栅氧直接影响栅极漏电，JFET区域的栅氧影响寄生电容，栅氧结构的设计对VDMOS的工作损耗有较大影响。
发明内容
本发明人针对上述问题及技术需求，提出了一种外延复合栅结构功率器件及其制作方法，通过该制作方法制作得到的功率器件采用多层结构栅极，通过沟道的不同位置用不同的结构栅极，降低了栅极缺陷和寄生电容，提升了产品性能和可靠性。
本发明的技术方案如下：
一种外延复合栅结构功率器件的制作方法，该方法包括：
提供衬底，在衬底上生长外延层，在外延层上制作具有氧化硅制备窗口的氮化硅层；
在氧化硅制备窗口中热氧化形成氧化硅层，氮化硅层和氧化硅层构成复合硅层；
在复合硅层上生长半绝缘多晶硅层，并通过光刻和刻蚀工艺对半绝缘多晶硅层和复合硅层进行刻蚀，形成填充窗口；
在笑气气氛下进行高温氮化形成氮氧化硅层，并通过光刻和刻蚀工艺进行刻蚀直至暴露出填充窗口中的外延层以及半绝缘多晶硅层；
在填充窗口中的外延层上外延生长本征硅，复合硅层、半绝缘多晶硅层以及填充窗口中的氮氧化硅层和本征硅构成复合栅结构；
在复合栅结构上生长多晶硅层，并通过光刻和刻蚀工艺对多晶硅层和复合栅结构进行刻蚀，形成体区窗口；
通过体区窗口完成体区离子的注入和驱入形成体区，并通过体区窗口完成源区离子的注入和驱入形成源区；
生长介质层，并在器件的外表面形成金属层制作得到外延复合栅结构功率器件。
其进一步的技术方案为，制作方法中的刻蚀工艺采用干法刻蚀工艺。
一种外延复合栅结构功率器件，该功率器件使用上述制作方法制作得到，该外延复合栅结构功率器件包括：
衬底，以及设置在衬底表面的外延层；
设置在外延层内部的体区，以及设置在体区内部的源区；
设置在外延层表面的复合栅结构，复合栅结构包括复合硅层、半绝缘多晶硅层、氮氧化硅层和本征硅，本征硅设置在外延层的表面，氮氧化硅层设置在外延层的表面且位于本征硅外侧，复合硅层设置在外延层的表面且位于氮氧化硅层的外侧，复合硅层包括氮化硅层以及形成在氮化硅层的氧化硅制备窗口中的氧化硅层，半绝缘多晶硅层设置在复合硅层的表面，半绝缘多晶硅层、氮氧化硅层和本征硅的上表面齐平；
设置在复合栅结构表面的多晶硅层；
设置在外延层的表面且覆盖多晶硅层的介质层；
以及，设置在在外延层的表面且覆盖介质层的金属层。
本发明的有益技术效果是：
本申请公开了一种外延复合栅结构功率器件及其制作方法，通过本申请公开的制作方法制作得到的功率器件在传统功率器件的基础上采用外延本征硅、氮氧化硅、氮化硅、氧化硅和半绝缘多晶硅构成的多层复合栅结构，沟道的不同位置用不同结构栅极，通过创新的结构设计和材料匹配降低了器件沟道区的漏电，降低缺陷密度，从而降低了栅极缺陷和寄生电容，使得栅氧可靠性大幅提升，同时对器件的其他性能不会产生影响，提升了产品性能和可靠性。
附图说明
图1是现有常规的VDMOS的结构示意图。
图2是本申请公开的外延复合栅结构功率器件的制作方法的流程图。
图3是本申请公开的功率器件的制作方法的制作工艺示意图。
图4是本申请公开的功率器件的制作方法的另一制作工艺示意图。
图5是本申请公开的功率器件的制作方法的另一制作工艺示意图。
图6是本申请公开的功率器件的制作方法的另一制作工艺示意图。
图7是本申请公开的功率器件的制作方法的另一制作工艺示意图。
图8是本申请公开的功率器件的制作方法的另一制作工艺示意图。
图9是本申请公开的功率器件的制作方法的另一制作工艺示意图。
图10是本申请公开的功率器件的制作方法的另一制作工艺示意图。
图11是采用本申请公开的制作方法制作得到的外延复合栅结构功率器件的结构示意图。
具体实施方式
下面结合附图对本发明的具体实施方式做进一步说明。
本申请公开了一种外延复合栅结构功率器件及其制作方法，请参考图2示出的流程图，该功率器件的制作方法包括如下步骤：
步骤1：提供衬底，在衬底上生长外延层，本申请以N+衬底、N型外延层为例。在外延层上制作具有氧化硅制备窗口的氮化硅层，具体的：先生长氮化硅层10，并通过光刻和刻蚀工艺对氮化硅层10的部分区域进行刻蚀直至暴露出这些区域的外延层，从而在这些区域形成间隔设置的氧化硅制备窗口，本申请中的刻蚀工艺均采用干法刻蚀工艺，如图3所示。
步骤2，在氧化硅制备窗口中热氧化形成氧化硅层20，氮化硅层10和氧化硅层20构成复合硅层，如图4所示。
步骤3，在复合硅层上生长半绝缘多晶硅层30，并通过光刻和刻蚀工艺对半绝缘多晶硅层30和复合硅层的部分区域进行刻蚀直至暴露出这些区域的外延层，从而在这些被刻蚀的区域处形成填充窗口，如图5所示。
步骤4，在笑气(一氧化二氮，N2O)气氛下进行高温氮化形成氮氧化硅层40，如图6所示。通过光刻和刻蚀工艺进行刻蚀直至暴露出填充窗口中的外延层以及填充窗口外的半绝缘多晶硅层30，从而留下填充窗口中的氮氧化硅层40，且填充窗口中的氮氧化硅层40与半绝缘多晶硅层齐平如图7所示。
步骤5，在填充窗口中的外延层上外延生长本征硅50，外延的本征硅50只会在硅表面生长，其余被覆盖的位置不会生长，本征硅50生长至与氮氧化硅层和半绝缘多晶硅层齐平时，生长完成，如图8所示。此时，氮化硅层和氧化硅层20组成的复合硅层、半绝缘多晶硅层30以及填充窗口中的氮氧化硅层40和本征硅50构成复合栅结构。
步骤6，在复合栅结构上生长多晶硅层60，如图9所示，并通过光刻和刻蚀工艺对多晶硅层60和复合栅结构进行刻蚀，形成体区窗口，如图10所示。
步骤7，通过体区窗口完成体区离子的注入和驱入形成体区，并通过体区窗口完成源区离子的注入和驱入形成源区，在本申请N型外延层的例子中，体区离子为P型离子从而形成P型体区，源区离子是N+离子，从而形成N+源区，体区和源区的形成都是现有常规工艺，本申请不详细展开说明。
步骤8，生长介质层70，并在器件的外表面形成金属层80，介质层和金属层的生长也都是现有常规工艺，本申请不详细展开说明，从而制作得到外延复合栅结构功率器件。
采用上述步骤1-8最终制作得到的外延复合栅结构功率器件的结构示意图请参考图11，其包括：衬底，以及设置在衬底表面的外延层，设置在外延层内部的体区，以及设置在体区内部的源区；设置在外延层表面的复合栅结构，设置在复合栅结构表面的多晶硅层60，设置在外延层的表面且覆盖多晶硅层60的介质层70，以及，设置在在外延层的表面且覆盖介质层70以及器件其余表面的金属层80。由图11可以直观的看出，采用上述方法制作得到的功率器件中的复合栅结构采用复合硅层、半绝缘多晶硅层30、氮氧化硅层40和本征硅50构成，沟道的不同位置采用不同结构。本征硅50设置在外延层的表面，氮氧化硅层40设置在外延层的表面且位于本征硅50外侧，复合硅层设置在外延层的表面且位于氮氧化硅层40的外侧，复合硅层由氮化硅层10和氧化硅层20构成，氮化硅层10设置在外延层的表面且紧贴两边氮氧化硅层40的外侧，本征硅50两侧的氮化硅层10各开设氧化硅制备窗口，氧化硅层20设置在氧化硅制备窗口中；半绝缘多晶硅层30设置在复合硅层的表面，半绝缘多晶硅层30、氮氧化硅层40和本征硅50的上表面齐平。本征硅50和氮氧化硅层40形成复合栅结构的JFET区，复合硅层和半绝缘多晶硅层30形成复合栅结构的沟道区。
以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims (3)

1.一种外延复合栅结构功率器件的制作方法，其特征在于，所述方法包括：
提供衬底，在所述衬底上生长外延层，在所述外延层上制作具有氧化硅制备窗口的氮化硅层；
在所述氧化硅制备窗口中热氧化形成氧化硅层，所述氮化硅层和所述氧化硅层构成复合硅层；
在所述复合硅层上生长半绝缘多晶硅层，并通过光刻和刻蚀工艺对所述半绝缘多晶硅层和所述复合硅层进行刻蚀，形成填充窗口；
在笑气气氛下进行高温氮化形成氮氧化硅层，并通过光刻和刻蚀工艺进行刻蚀直至暴露出所述填充窗口中的外延层以及所述半绝缘多晶硅层；
在所述填充窗口中的外延层上外延生长本征硅，所述复合硅层、半绝缘多晶硅层以及所述填充窗口中的氮氧化硅层和本征硅构成复合栅结构；
在所述复合栅结构上生长多晶硅层，并通过光刻和刻蚀工艺对所述多晶硅层和所述复合栅结构进行刻蚀，形成体区窗口；
通过所述体区窗口完成体区离子的注入和驱入形成体区，并通过所述体区窗口完成源区离子的注入和驱入形成源区；
生长介质层，并在器件的外表面形成金属层制作得到所述外延复合栅结构功率器件。
2.根据权利要求1所述的方法，其特征在于，所述制作方法中的刻蚀工艺采用干法刻蚀工艺。
3.一种外延复合栅结构功率器件，所述功率器件使用如权利要求1或2所述的方法制作得到，其特征在于，所述外延复合栅结构功率器件包括：
衬底，以及设置在所述衬底表面的外延层；
设置在所述外延层内部的体区，以及设置在所述体区内部的源区；
设置在所述外延层表面的复合栅结构，所述复合栅结构包括复合硅层、半绝缘多晶硅层、氮氧化硅层和本征硅，所述本征硅设置在所述外延层的表面，所述氮氧化硅层设置在所述外延层的表面且位于所述本征硅外侧，所述复合硅层设置在所述外延层的表面且位于所述氮氧化硅层的外侧，所述复合硅层包括氮化硅层以及形成在所述氮化硅层的氧化硅制备窗口中的氧化硅层，所述半绝缘多晶硅层设置在所述复合硅层的表面，所述半绝缘多晶硅层、氮氧化硅层和本征硅的上表面齐平；
设置在所述复合栅结构表面的多晶硅层；
设置在所述外延层的表面且覆盖所述多晶硅层的介质层；
以及，设置在在所述外延层的表面且覆盖所述介质层的金属层。
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