CN108807366A - 具有集成电流传感器的功率mos器件及其制造方法 - Google Patents

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Abstract

一种功率MOS器件，其中功率MOS晶体管具有耦合至电源节点的漏极端子、耦合至驱动节点的栅极端子以及耦合至负载节点的源极端子。检测MOS晶体管具有耦合至检测节点的漏极端子、耦合至驱动节点的栅极端子以及耦合至负载节点的源极端子。检测电阻器具有耦合至电源节点的第一端子以及耦合至检测节点的第二端子。

Description

具有集成电流传感器的功率MOS器件及其制造方法
技术领域
本公开涉及具有集成电流传感器的功率MOS器件及其制造方法。
背景技术
如已知的，在功率电子应用中，功率MOS器件被用于向负载提供电流，并且通常期望已知被提供的电流。因此，现有的功率器件通常具有集成到功率器件中的电流检测结构。
许多这样的器件基于用于功率器件的相同MOS技术。
集成用于检测电流的传感器的已知功率器件的电气图的示例在图1中示出。
这里，功率MOS器件1包括功率MOS晶体管2，其栅极端子耦合至驱动节点6，漏极端子耦合至电源节点7，并且源极端子耦合至负载元件5的第一端子，负载元件5的第二端子耦合至参考电位线(地)9。
此外，功率MOS器件1还包括检测MOS晶体管3，其栅极端子耦合至驱动节点6，漏极端子耦合至电源节点7，并且源极端子耦合至检测节点8。
检测电阻器4布置在检测节点8和参考电位线9之间。备选地，检测电阻器可以布置在MOS晶体管2、3的源极端子之间。
这里，在使用中，电源节点7接收电源电压VS。驱动节点6接收驱动信号DS。
驱动信号DS控制功率MOS晶体管2和检测MOS晶体管3，经由相应的栅极端子导通晶体管。通过测量检测节点8上的电压来监控流过电阻器4的电流。
确实，根据以下等式，流过检测电阻器4的电流和流过负载元件5的电流相互成比例：
其中P2是功率MOS晶体管2的沟道的周长，P3是检测MOS晶体管3的沟道的周长，Ir是流过检测电阻器4的电流，以及IL是流过负载元件5且由功率MOS晶体管2提供的电流。
通过图1的技术方案，通过适当地确定MOS晶体管2和3的尺寸，可以使得流过检测电阻器4的电流Ir显著小于流过负载元件5的电流IL(例如，小1000倍)。
由于存在由检测电阻器4上的压降所引起的功率MOS晶体管2和检测MOS晶体管3之间的电失配，所以图1所示的结构是不利的。
确实，检测电阻器4上的压降降低了检测MOS晶体管3的栅极-源极电压(VGS)。从而，检测MOS晶体管3不经受与功率MOS晶体管2相同的操作条件。
这种电失配在提供给负载元件5的电流的测量中引入系统误差。此外，误差根据功率MOS晶体管2的电操作区域而改变。
具体地，误差在饱和区域中最小。从而，误差在线性区域中且对于接近阈值的电压VGS最大。另一方面，对误差的补偿的调整会对器件的成本和/或尺寸具有不期望的影响。
发明内容
本公开的目的在于提供一种解决现有技术中的缺陷的、具有集成电流传感器的功率MOS器件及其制造方法。
本公开提供了一种功率MOS器件及其制造方法。
附图说明
为了更好地理解本公开，将参照附图仅作为非限制性示例来描述其优选实施例，其中：
图1示出了具有集成电流传感器的已知功率MOS器件的电气图，
图2示出了本发明的功率MOS器件的电气图，
图3示出了图2的功率MOS器件的可能实施方式的一部分的截面图，
图4是图3的功率MOS器件的顶视图，
图5示出了图2的功率MOS器件的特征量的行为，
图6示出了图2的功率MOS器件的电气量的行为，
图7至图15是图3的功率MOS器件的连续制造步骤中的硅裸片的截面图，
图16是本发明的功率MOS器件的另一实施例的电气图，
图17是图16的功率MOS器件的截面图，以及
图18是本发明的功率MOS器件的备选实施例的电气图。
具体实施方式
图2示出了功率MOS器件10，其包括功率MOS晶体管12和检测MOS晶体管13。
功率MOS晶体管12具有耦合至驱动节点16的栅极端子、耦合至电源节点17的漏极端子以及形成负载节点11的源极端子。图2还示出了被设计为耦合在负载节点11和参考电位线(地)之间的负载15(通常在功率MOS器件10外)。
检测MOS晶体管13具有耦合至驱动节点16的栅极端子、形成检测节点18的漏极端子以及耦合至负载节点11的源极端子。
检测电阻器14具有耦合至电源节点17的第一端子以及耦合至检测节点18的第二端子。
在使用中，以已知方式，电源节点17接收电源电压VS，并且驱动节点16接收驱动信号DS。
此外，检测MOS晶体管13和检测电阻器14检测由功率MOS晶体管12提供给负载15的电流。
确实，功率MOS晶体管12和检测MOS晶体管13在栅极和源极端子之间具有相同的压降VGS，因此处于相同的偏置条件。因此，根据等式(1)，功率MOS晶体管12和检测MOS晶体管13传导相互成比例的相应电流I1、I2。
流过检测MOS晶体管13的电流I2还流过检测电阻器14，并且可以根据检测电阻器14本身上的压降、检测在检测节点18上的电位来确定。
如前所说明的，功率MOS器件10解决了功率MOS晶体管12和检测MOS晶体管13之间的电失配的问题，因为它们以精确相同的方式被偏置。因此，功率MOS器件10不被图1中的已知功率器件的电失配和系统误差所影响。
在功率MOS器件10中，电流I1(流过功率MOS晶体管12)和电流I2(流过检测MOS晶体管13)都被提供给负载15。从而，功率MOS器件10具有高效率，并且能够实现MOS晶体管12和13之间的面积比的非常宽范围的选择。
图3和图4示出了图2中的功率MOS器件10的可能实施方式。具体地，图3是图4中的结构的仅一个部分的截面图，并且通过绕着图3的右手边缘翻转并在两侧继续来得到整个结构。
功率MOS器件10被集成到由半导体材料制成的裸片100中，裸片100包括半导体本体19(例如由硅制成)，其具有第一导电类型(例如，N)以及第一和第二表面19A、19B。
半导体本体19包括相互布置在顶部上的衬底21和外延层23，并且分别形成第二和第一表面19B、19A。衬底21具有的掺杂等级远大于外延层23的掺杂等级(例如，衬底21具有大于1019原子/cm3的掺杂等级，而外延层具有1014和1015原子/cm3之间的掺杂等级)。
外延层23包括漂移区域22，其具有与外延层相同的导电类型，但是掺杂等级较大并且适合于将被维持的击穿电压(例如，大于1016原子/cm3)。漂移区域22在第一表面19A和衬底21之间延伸穿过外延层23的整个厚度，并且在平面图(图4)中是框架形状且布置得接近裸片100的外围。
外延层23还容纳多个绝缘栅极区域37A-37E(以下称为有源(active)、无源(inactive)和检测栅极区域)。如图3所示，绝缘栅极区域37A-37E从第一表面19A朝向衬底21延伸，并且在图4的平面图中相互平行且与笛卡尔坐标系统XYZ的轴Y平行。绝缘栅极区域37A-37E中的每一个均包括被绝缘栅极层27(例如由氧化硅制成)环绕的导电沟槽栅极区域26(例如由多晶硅制成)。沟槽栅极区域26都被电耦合到一起。
一对相邻的绝缘栅极区域37A-37E限定与轴Y平行延伸的外延层23的相应部分。具体地，在本实施例中，多对绝缘栅极区域37A-37E限定出两个耦合部分40(图3中仅示出一个)、多个有源部分41(图3中仅示出一个)、两个无源部分42(图3中仅示出一个)以及两个检测部分43(图3中仅示出一个)。
有源部分41和无源部分42在漂移区域22内。具体地，图3示出了布置在第一和第二有源栅极区域37A、37B之间的有源部分41以及布置在第二有源栅极区域37B和无源栅极区域37C之间的无源部分42。如图3所示，无源栅极区域42大体沿着漂移区域22的纵向内部边缘(与轴Y平行)延伸。
耦合部分40和检测部分43布置在外延层23的被漂移区域22环绕的区中。具体地，图3示出了布置在无源栅极区域37C和第一检测栅极区域37D之间的耦合部分40以及布置在第一检测栅极区域37D和第二检测栅极区域37E之间的检测部分43。
有源部分41包含N型有源源极区域50(例如，具有大于1019原子/cm3的掺杂等级)、P型有源沟道区域53、掺杂等级大于有源沟道区域53的第一P型有源富集区域54(例如，具有大于5·1017原子/cm3的掺杂等级)以及掺杂等级大于第一有源富集区域54的第二P型有源富集区域70。更具体地，有源源极区域50从第一表面19A延伸，有源沟道区域53在有源源极区域50下方延伸，第一有源富集区域54位于有源沟道区域53内，并且第二有源富集区域70位于第一有源富集区域54上方，跨在有源源极区域50和有源沟道区域53之间的界面上。
类似地，检测部分43容纳P型检测沟道区域57、掺杂等级大于检测沟道区域57的第一P型富集检测区域58、掺杂等级大于第一富集检测区域58的第二P型富集检测区域73以及N型检测源极区域52。检测源极区域52从第一表面19A延伸，检测沟道区域57在检测源极区域52下方延伸，第一富集检测区域58在检测勾搭区域57内延伸，并且第二富集检测区域73在第一富集检测区域58上方延伸，位于检测源极区域52和检测沟道区域57之间的界面处。
无源部分42容纳P型伪沟道区域55、掺杂等级大于伪沟道区域55的第一P型无源富集区域56以及掺杂等级大于第一无源富集区域56的第二P型无源富集区域71。伪沟道区域55从第一表面19A延伸，第一无源富集区域56在伪沟道区域55内延伸，并且第二无源富集区域71在第一无源富集区域56上方延伸。
耦合部分40的上部容纳具有高掺杂等级(例如，等于有源源极和检测源极区域50、52的掺杂等级)、从第一表面19A延伸的N型富集区域51。此外，耦合部分40容纳近似在富集区域51下方的富集耦合区域72。
实际上，漂移区域22和包含在其中的区域形成图2的功率MOS晶体管12，并且检测部分43和包含在其中的区域形成图2中的检测MOS晶体管13。如下面进一步详细解释的，外延层位于耦合部分40和检测部分43下方的部分限定电阻检测部分44。这形成图2中的电阻器14，这里由三个电阻元件R1、R2和R3来表示，其中，R1与由R2和R3形成的并联电路串联连接。
此外且如图4的顶视图所示，功率MOS晶体管12的面积(近似与漂移区域22的面积匹配)远大于检测MOS晶体管13的面积(近似与检测部分43的面积匹配，在图3中仅示出一个)。
漏极金属化层20(例如包括钛、镍和金的叠加层)布置在第二表面19B下方，并且形成功率MOS晶体管12和检测MOS晶体管13的漏极端子以及图2中的电源节点17。
此外，绝缘层24(例如，氧化硅(SiO2))在第一表面19A上方延伸。导电材料(诸如钨和/或钛)的第一和第二接触区域28A、28B延伸穿过绝缘层24以及在外延层23中延伸。每个第一接触区域28A都在外延层23的相应部分41-43内垂直地(在笛卡尔坐标系统XYZ的方向Z上)延伸，穿过沟道区域53、55、57进入第二富集区域70、71、73。每个接触区域28B(图3中仅示出一个)在外衣层23的相应部分40内垂直地(沿方向Z)延伸，穿过富集区域51进入富集区域72。
由导电材料(诸如铝)制成的源极金属化层25布置在绝缘层24上方，并且形成(具体参见图4)源极金属化区域30和检测金属化区域31。具体如图4所示，源极金属化区域30是三叉戟形状，其具有两个外臂60、内臂62和基部61。外臂60基本在漂移区域22上方平行于轴Y延伸；基部61在漂移区域22上方平行于轴X延伸；以及内臂62基本在检测部分43上方平行于轴Y延伸。检测金属化区域31是U形，其基本与源极金属化区域30的形状互补，并且具有在耦合部分40上方延伸且位于源极金属化区域30的臂61、62之间的两个臂64。源极金属化区域30的臂64连接至焊盘65。裸片100还容纳沟槽栅极区域26的偏置和连接结构以及用于源极金属化区域30的焊盘(未示出)。
源极金属化区域30与接触区域28A电接触，因此接触MOS晶体管12、13的源极区域53、57。检测金属化区域31与接触区域28B电接触，以便接触耦合部分40。实际上，源极金属化区域30形成图2中的负载节点11，并且检测金属化区域31形成检测节点18。
如图4所示，第一接触区域28A实际上沿着金属化层25的整个长度(方向Y)延伸，而第二接触区域28B沿着比耦合和检测部分40、43的长度小的长度(方向Y)延伸，诸如与平行于轴X的横向边缘相距距离d(例如，6-10μm)而结束并且接近漂移区域22的源极金属化区域30的基部61。
在使用中，电源电压VS被提供给漏极金属化层20，并且驱动信号DS被提供给栅极区域37A-37E。此外，焊盘65(对应于图2中的节点18)连接至用于检测同一节点的电位的检测电路(未示出)。由功率MOS晶体管12提供的电流I1在漏极金属化层20和源极区域50之间流动，通过漂移区域22和有源沟道区域53。
有源部分41和耦合部分40之间的漂移区域22的边缘上的无源部分42的存在以及漂移区域22的横向边缘(平行于图4中的轴X)与第二接触区域28B的端部之间的距离d防止电流I1朝向耦合部分40流动，引起后者上的压降和检测误差。
由检测晶体管13提供的电流I2在漏极金属化层20和源极区域52之间流动，经过电阻检测部分44、检测部分43和检测沟道区域57。
经由耦合部分40、第二接触28B和检测金属化区域31检测电阻检测部分44两端的压降，能够实现检测电阻器14上的压降的检测，因此能够检测电流I2，以及使用已知表面积比率，检测提供给负载的电流I1+I2。
可以看出，耦合部分40不贡献电流I2，因为检测节点18耦合至通常为高阻抗的检测电路(未示出)的输入。从而，没有电流流过耦合部分40，因此所述耦合部分40的电阻率不影响电流I2。
图5示出了基于由申请人进行的仿真对于图1中的已知MOS器件1(在图5中使用参考符号A表示)以及对于图2中的功率MOS器件10(使用参考符号B表示)的作为检测电阻器14的电阻值RS的函数的MOS晶体管12、13的表面积之间的比率的曲线(这里限定为KS)。具体地，通过相对于目标值改变图1中的检测电阻器4和图2中的检测电阻器14的电阻RS而得到的曲线A和B，其中目标值被定义为当电流I2流入检测电阻器4和检测电阻器14时，这些电阻器具有压降VKS的值，其值与检测电路(未示出)的敏感度相关联。通过检测电路将压降VKS与恒定的阈值进行比较，以生成干涉信号。通常，参数KS具有近似恒定的值。
具体地，曲线A(对于图1中的已知器件1)示出：通过相对于目标值将检测电阻器4的电阻RS改变±33％，则得到参数KS±25％的变化。从而，改变检测电阻器4的电阻值RS并由此改变其上的压降VKS，参数KS以及由此MOS晶体管2、3的表面积之间的比率显著且不期望地变化。
从而，曲线B(图2中的功率器件10)示出：针对检测电阻器14的电阻值的相同范围，根据期望，参数Ks在所示电阻范围中具有±1.3％的变化，因此具有低变化率。
因此，实际上，设计者具有更大的自由度来选择检测电阻器14的电阻值RS，而与MOS晶体管12、13的期望表面积比无关。
图6示出了通过偏置功率MOS晶体管12以具有0.1V的漏极/源极电压(VDS)、作为MOS晶体管12、13的栅极/源极电压VGS的函数的一些电量的行为，其中栅极/源极电压(VGS)在0和5V之间可变。具体地，曲线C示出了漏极电流ID的曲线图，以及曲线D示出了在检测节点18上检测的电压VKS的示图。通过申请人测量得到曲线C和D。
更具体地，在功率MOS晶体管12导通之后，VGS≈2V，漏极电流ID增加，并且检测节点18上的电压对应地下降，确认功率MOS晶体管12中的电流的正确检测。
图7至图15示出了图3和图4所示功率MOS器件10的制造步骤，仅针对器件的有源区域，因此省略边缘区域和外部焊盘。
参照图7，初始在衬底21上生长外延层23，从而形成半导体本体19。以本领域技术人员已知的方式，外延层23的厚度和掺杂浓度诸如为保证功率MOS晶体管12中的期望输出阻抗和击穿性能。
随后并如图8所示，例如由氧化硅(SiO2)制成的第一保护层80在第一表面19A上沉积或者热生长。随后，已知光刻和离子注入技术(由箭头83示意性示出)形成用于形成漂移区域22的N型注入区域82
随后并如图9所示，执行热处理以扩散注入区域82的离子，从而得到漂移区域22。
随后并如图10所示，去除第一保护层80，并且使用已知的掩蔽湿/干蚀刻技术从第一表面19A中形成多个栅极沟槽90。然后，通过热生长绝缘层并沉积填充层，例如使用原位掺杂的第一导电类型的多晶硅，填充栅极沟槽90。例如，使用各向异性干蚀刻去除第一表面19A的顶部上的填充层以及绝缘栅极层的多个部分，诸如形成沟槽栅极区域26和绝缘栅极层27。这创建了界定耦合部分40、有源部分41、无源部分42和检测部分43的绝缘栅极区域37A至37E。
随后并如图11所示，由绝缘材料制成的第二保护层97被沉积在第一表面19A上，并且使用已知光刻技术形成第一光刻胶掩模91。离子注入工艺(图11中使用多个箭头92表示)被用于注入P型离子掺杂物(诸如硼)，由此形成沟道区域53、55、57。然后去除第一光刻胶掩模91。
如图12所示，第二光刻胶掩模93然后用于执行N型离子掺杂物(诸如砷)的后续注入，以形成源极区域50、52和富集区域51，通过箭头94示出。然后去除第二光刻胶掩模93。
如图13所示，第三光刻胶掩模95随后用于执行P型离子掺杂物(诸如硼)的高能量注入，这通过箭头96示出。以已知方式，具体选择注入参数以与第一表面19A相距近似600nm的距离处形成富集区域54、56、58。更具体地，富集区域54、58形成在源极区域50、52下方。然后去除第三光刻胶掩模95。
随后并如图14所示，沉积例如由氧化硅制成的介电层98，以形成图3中的绝缘层24以及第二保护层97。然后，在被设计为包含接触区域28A和28B的区域中形成接触沟槽102。然后，注入第二富集区域70-73。然后，用金属材料(诸如钛和/或钨)填充接触沟槽102，从而形成多个接触区域28A、28B。
最后并如图15所示，在绝缘层24的上表面上沉积源极金属化层25。使用已知的选择性光刻和蚀刻技术来限定源极金属化区域30和检测金属化区域31。此外，在第二表面19B上沉积漏极金属化层20，由此形成图3中的MOS器件10。
图16至图17示出了功率MOS器件10的变形。更具体地，图16和图17示出了包括连接MOS晶体管201的功率MOS器件210。功率MOS器件210的大体结构类似于图2中的MOS器件10的结构，因此与参照图2示出和描述的部分相似的部分在图16和图17中使用增加200的参考符号来表示，并且不进一步进行描述。
连接MOS晶体管201耦合至检测节点218，并且使用驱动信号DS来控制。更具体地，连接MOS晶体管201具有耦合至驱动节点216的栅极端子、经由检测节点218耦合至检测电阻器214的漏极端子、以及在检测端子202处耦合至外部电路(未示出)的源极端子。
在使用中，功率MOS器件210以类似于针对图2中的功率MOS器件10描述的方式来工作。
更具体地，连接MOS晶体管201能够使检测电阻器214连接至外部电路以及与外部电路断开，其中外部电路连接至检测节点218。实际上，当电源电压VS为低时，连接MOS晶体管201截止，并且将检测电阻器214与外部电路断开。
图16中的功率MOS器件210可以如图17所示实施。
可以看出，功率MOS器件210具有与图2所示的功率MOS器件10类似的结构，除了耦合部分240容纳P型连接沟道区域259(其又容纳连接源极区域251)的事实之外。连接沟道区域259类似于沟道区域254-257(和图3中的沟道区域54-57)，并且可以在与修改图11中的掩模91的同时制造。连接源极区域251类似于富集区域51(图3)并且以类似方式制造(图12)。
图18示出了包括连接MOS晶体管301的功率MOS器件的变形，在这种情况下使用参考符号310来表示。功率MOS器件310的结构大体上类似于图16中的功率MOS器件210的结构，区别仅在于连接MOS晶体管301的栅极端子连接至接收次级驱动信号DS2的专用连接端子320。在所有其他方面中，功率MOS器件310与图16中的器件相同，因此类似部分在图18中使用增加100的参考标号来表示，并且不进一步进行描述。
在使用中，连接MOS晶体管301具有与图16中的连接MOS晶体管201相同的功能，但是可以经由驱动信号DS2来控制，与功率MOS器件310中存在的电压无关。因此，可以控制检测节点318与用于监控通过功率MOS器件310提供给负载315的电流的外部电路的连接，在监控所述电流时为用户给出更大的自由度。
本文描述的功率器件提供了多种优势。确实，凭借检测电阻器14、214、314的定位，可以防止系统误差，从而防止功率MOS晶体管12、212、312与检测MOS晶体管13、213、313之间的任何电失配，能够使它们在相同的偏置条件下操作。此外，耦合部分40、240与有源部分41、241之间的无源部分42、242提供了低电阻电流路径，并且防止被测电流朝向有源部分41、241流动(而非通过耦合部分40、240流动)，由此防止朝向检测节点18、218流动。这同样适用于图18中的电路，该电路也以图17所示的方式来实施。
明显地，在不背离本公开的范围的情况下，可以对所述和所示的器件和方法进行修改和变化。例如，可以反转导电类型。
上述各种实施例可以进行组合以提供进一步的实施例。可以根据上面的详细描述对实施例进行这些和其他改变。一般地，在以下权利要求中，所使用的术语不应该将权利要求限于说明书和权利要求中公开的具体实施例，而是应该构造为包括所有可能的实施例以及这些权利要求要求的所有等效范围。因此，权利要求不被本公开限制。

Claims (20)

1.一种功率MOS器件，包括：
功率MOS晶体管，具有第一导电端子、栅极端子和第二导电端子，所述功率MOS晶体管的第一导电端子电耦合至参考电位节点，所述功率MOS晶体管的栅极端子电耦合至驱动节点，并且所述功率MOS晶体管的第二导电端子电耦合至负载节点；
检测MOS晶体管，具有第一导电端子、栅极端子和第二导电端子，所述检测MOS晶体管的第一导电端子电耦合至检测节点，所述检测MOS晶体管的栅极端子电耦合至所述驱动节点，并且所述检测MOS晶体管的第二导电端子电耦合至所述负载节点；
检测电阻器，具有第一端子和第二端子，所述第一端子电耦合至所述参考电位节点；以及
开关，电耦合至所述检测电阻器的第二端子，并且被配置为将所述检测电阻器选择性地电耦合至所述检测节点。
2.根据权利要求1所述的器件，其中所述开关包括电耦合至控制节点的控制端子，所述控制节点不同于所述驱动节点、并且独立于所述驱动节点。
3.根据权利要求1所述的器件，其中所述开关包括具有第一导电端子、控制端子和第二导电端子的连接MOS晶体管，所述连接MOS晶体管的第一导电端子电耦合至所述检测节点，所述连接MOS晶体管的控制端子被配置为接收驱动信号，并且所述连接MOS晶体管的第二导电端子形成检测端子。
4.根据权利要求3所述的器件，其中所述连接MOS晶体管的控制端子电耦合至所述驱动节点。
5.根据权利要求1所述的器件，包括：
半导体本体，具有第一导电类型、第一表面和第二表面；
第一绝缘栅极区域、第二绝缘栅极区域、第三绝缘栅极区域、第四绝缘栅极区域和第五绝缘栅极区域，自所述第一表面布置在所述半导体本体内；
第一沟道区域，具有第二导电类型，布置在彼此相邻的所述第一绝缘栅极区域和所述第二绝缘栅极区域之间；
第二沟道区域，具有所述第二导电类型，布置在彼此相邻的所述第三绝缘栅极区域和所述第四绝缘栅极区域之间的所述本体内；
第一源极区域，具有所述第一导电类型，并且布置在所述第一沟道区域和所述半导体本体的第一表面之间，所述功率MOS晶体管包括所述第一源极区域、所述第一沟道区域、所述第一绝缘栅极区域和所述第二绝缘栅极区域；
第二源极区域，具有所述第一导电类型，并且布置在所述第二沟道区域和所述半导体本体的第一表面之间，所述检测MOS晶体管包括所述第二源极区域、所述第二沟道区域、所述第三绝缘栅极区域和所述第四绝缘栅极区域；
所述半导体本体的一部分，布置在所述半导体本体的第一表面下方，位于多个绝缘栅极区域的所述第三绝缘栅极区域和所述第五绝缘栅极区域之间，形成耦合部分；
第一接触区域，从所述第一表面延伸到所述耦合部分中，并且形成所述检测节点；以及
所述半导体本体的电阻检测部分，布置在所述耦合部分下方，并且形成所述检测电阻器。
6.根据权利要求5所述的器件，还包括富集区域，所述富集区域具有所述第一导电类型以及大于所述本体的掺杂等级，所述富集区域布置在所述耦合部分和所述半导体本体的第一表面之间。
7.根据权利要求6所述的器件，还包括具有所述第二导电类型的连接沟道区域，所述连接沟道区域布置在所述富集区域下方的所述半导体本体内，所述连接MOS晶体管包括所述连接沟道区域、所述富集区域、所述耦合部分、所述第三绝缘栅极区域和所述第五绝缘栅极区域。
8.根据权利要求5所述的器件，还包括：漂移区域，具有所述第一导电类型以及大于所述本体的掺杂等级，所述漂移区域布置在所述第一表面和所述第二表面之间，包含所述第一绝缘栅极区域和所述第二绝缘栅极区域，并且部分地通过所述第一绝缘栅极区域来横向地界定，所述漂移区域的布置在所述第二栅极区域和所述第五栅极区域之间的部分形成无源部分。
9.根据权利要求5所述的器件，还包括：第二接触区域和第三接触区域，从所述第一表面延伸到所述本体中，所述第二接触区域穿过所述第一源极区域和所述第一沟道区域，所述第三接触区域穿过所述第二源极区域和所述第二沟道区域，所述第二接触区域和所述第三接触区域与在所述第一表面上方延伸的源极金属化区域电接触，所述第一接触区域与所述检测金属化区域电接触；所述源极金属化区域和所述检测金属化区域形成在同一金属化层级上。
10.一种用于器件的制造方法，该方法包括：
在具有第一表面和第二表面的半导体本体中形成功率MOS晶体管，所述功率MOS晶体管具有第一导电区域、栅极区域和第二导电区域，所述功率MOS晶体管的第一导电区域电耦合至参考电位节点，所述功率MOS晶体管的第二导电区域电耦合至负载节点，并且所述功率MOS晶体管的栅极区域电耦合至驱动节点；
在所述半导体本体中形成检测MOS晶体管，所述检测MOS晶体管具有第一导电区域、栅极区域和第二导电区域，所述检测MOS晶体管的第一导电区域电耦合至检测节点，所述检测MOS晶体管的第二导电区域电耦合至所述负载节点，并且所述检测MOS晶体管的栅极区域电耦合至所述驱动节点；
在所述半导体本体中形成检测电阻器，所述检测电阻器具有电耦合至所述参考电位节点的第一端子以及电耦合至所述检测节点的第二端子；
在所述第一表面上形成第一金属化区域，所述第一金属化区域与所述功率MOS晶体管的第二导电区域以及所述检测MOS晶体管的第二导电区域电接触；
在所述第一表面上形成检测金属化区域，所述检测金属化区域电耦合至所述检测节点；以及
在所述第二表面上形成第二金属化区域，所述第二金属化区域与所述功率MOS晶体管的第一导电区域电接触、并且电耦合至所述参考电位节点。
11.根据权利要求10所述的方法，其中所述半导体本体具有第一导电类型，并且形成功率MOS晶体管和检测MOS晶体管包括：
自所述第一表面在所述半导体本体内形成多个绝缘栅极区域，所述多个绝缘栅极区域包括第一绝缘栅极区域、第二绝缘栅极区域、第三绝缘栅极区域、第四绝缘栅极区域和第五绝缘栅极区域，所述半导体本体的位于所述第三绝缘栅极区域和所述第五绝缘栅极区域之间的部分形成耦合部分；
将第二导电类型的离子掺杂物引入所述半导体本体的第一部分和第二部分中，以形成第一沟道区域和第二沟道区域，其中所述第一部分布置在所述第一绝缘栅极区域和所述第二绝缘栅极区域之间，所述第二部分布置在所述第三绝缘栅极区域和所述第四绝缘栅极区域之间；
将所述第一导电类型的离子掺杂物引入所述第一沟道区域和所述第二沟道区域中，以形成所述功率MOS晶体管的第二导电区域和所述检测MOS晶体管的第二导电区域；以及
在所述第一部分、所述第二部分和所述耦合部分内部形成接触区域，所述接触区域从所述第一表面朝向所述第二表面延伸。
12.根据权利要求11所述的方法，还包括：将所述第一导电类型的离子掺杂物引入所述耦合部分，形成与所述第一表面相邻的富集区域。
13.根据权利要求12所述的方法，还包括：将所述第二导电类型的离子掺杂物引入所述耦合部分，形成连接沟道区域，所述连接沟道区域被布置在所述富集区域下方的所述半导体本体内。
14.根据权利要求11所述的方法，还包括：在形成多个绝缘栅极区域之前，在被设计为包含所述第一绝缘栅极区域和所述第二绝缘栅极区域的区域中，将所述第一导电类型的离子掺杂物扩散到所述半导体本体中，形成漂移区域，所述漂移区域在所述第一表面和所述第二表面之间延伸、且被设计为部分地通过所述第五栅极区域横向地界定。
15.根据权利要求10所述的方法，还包括：在所述第一表面上方形成金属化层，并且将所述金属化层成形，以形成所述检测金属化区域和所述第一金属化区域。
16.一种功率MOS器件，包括：
半导体本体，具有第一导电类型、第一表面和第二表面；
第一绝缘栅极区域、第二绝缘栅极区域、第三绝缘栅极区域、第四绝缘栅极区域和第五绝缘栅极区域，自所述第一表面布置在所述半导体本体内；
第一沟道区域，具有第二导电类型，布置在彼此相邻的所述第一绝缘栅极区域和所述第二绝缘栅极区域之间；
第二沟道区域，具有所述第二导电类型，布置在彼此相邻的所述第三绝缘栅极区域和所述第四绝缘栅极区域之间的所述本体内；
第一源极区域，具有所述第一导电类型，并且布置在所述第一沟道区域和所述半导体本体的第一表面之间，所述第一源极区域、所述第一沟道区域、所述第一绝缘栅极区域和所述第二绝缘栅极区域是功率MOS晶体管的部分；
第二源极区域，具有所述第一导电类型，并且布置在所述第二沟道区域和所述半导体本体的第一表面之间，所述第二源极区域、所述第二沟道区域、所述第三绝缘栅极区域和所述第四绝缘栅极区域是检测MOS晶体管的部分；
所述半导体本体的一部分，布置在所述半导体本体的第一表面下方，位于多个绝缘栅极区域的所述第三绝缘栅极区域和所述第五绝缘栅极区域之间，形成耦合部分；
第一接触区域，从所述第一表面延伸到所述耦合部分中，并且形成检测节点；以及
所述半导体本体的电阻检测部分，布置在所述耦合部分下方并且形成检测电阻器。
17.根据权利要求16所述的器件，还包括：漂移区域，具有所述第一导电类型以及大于所述本体的掺杂等级，所述漂移区域布置在所述第一表面和所述第二表面之间，包含所述第一绝缘栅极区域和所述第二绝缘栅极区域，并且部分地通过所述第一绝缘栅极区域来横向地界定，所述漂移区域的布置在所述第二栅极区域和所述第五栅极区域之间的部分形成无源部分。
18.根据权利要求16所述的器件，还包括：第二接触区域和第三接触区域，从所述第一表面延伸到所述本体中，所述第二接触区域穿过所述第一源极区域和所述第一沟道区域，所述第三接触区域穿过所述第二源极区域和所述第二沟道区域，所述第二接触区域和所述第三接触区域与在所述第一表面上方延伸的源极金属化区域电接触，所述第一接触区域与检测金属化区域电接触；所述源极金属化区域和所述检测金属化区域形成在同一金属化层级上。
19.一种功率MOS器件，包括：
功率MOS晶体管，形成在具有第一表面和第二表面的半导体本体中，所述功率MOS晶体管具有第一导电区域、栅极区域和第二导电区域，所述功率MOS晶体管的第一导电区域电耦合至参考电位节点，所述功率MOS晶体管的第二导电区域电耦合至负载节点，并且所述功率MOS晶体管的栅极区域电耦合至驱动节点；
检测MOS晶体管，形成在所述半导体本体中，并且包括第一导电区域、栅极区域和第二导电区域，所述检测MOS晶体管的第一导电区域电耦合至检测节点，所述检测MOS晶体管的第二导电区域电耦合至负载节点，并且所述检测MOS晶体管的栅极区域电耦合至所述驱动节点；
检测电阻器，形成在所述半导体本体中，并且在所述参考电位节点和所述检测节点之间延伸；
第一金属化区域，位于所述第一表面上，并且与所述功率MOS晶体管的第二导电区域和所述检测MOS晶体管的第二导电区域电接触；
检测金属化区域，位于所述第一表面上，并且电耦合至所述检测节点；以及
第二金属化区域，位于所述第二表面上，与所述功率MOS晶体管的第一导电区域电接触，并且电耦合至所述参考电位节点。
20.根据权利要求19所述的器件，其中：
所述半导体本体具有第一导电类型；
所述功率MOS晶体管的栅极区域包括位于所述功率MOS晶体管的第二导电区域的相对侧上的第一绝缘栅极区域和第二绝缘栅极区域；
所述检测MOS晶体管的栅极区域包括位于所述检测MOS晶体管的第二导电区域的相对侧上的第三绝缘栅极区域和第四绝缘栅极区域。
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