CN108807337A - 一种cob封装结构 - Google Patents

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Abstract

本发明提供了一种COB封装结构，其包括基板，所述基板具有芯片承载区以及位于所述芯片承载区两侧的焊盘区，所述焊盘区包括多个阵列式排布的第一焊盘，并且在所述芯片承载区与所述焊盘区之间设有两条插槽；两个排线墙，所述排线墙的底端插入所述两条插槽内并经由焊料层固定，所述排线墙的顶端具有贯穿所述排线墙厚度的多个凹槽；半导体芯片，所述芯片通过粘合胶固定于所述芯片承载区上且具有多个第二焊盘；焊线，所述焊线一端焊接于所述第二焊盘，另一端焊接于所述第一焊盘，并且所述焊线穿过所述多个凹槽。

Description

一种COB封装结构
技术领域
本发明涉及芯片封装领域，尤其涉及一种COB封装结构。
背景技术
目前，基板上芯片（COB）结构是通过在预设的基板上固定一芯片，该芯片为多焊盘的芯片，往往需要通过多条焊线连接至基板对应的多个焊盘上，该种封装方法，焊线在未进行整体封装之前就形成，会产生两焊线短路的风险，且不利于区分各个焊线的对应位置。
发明内容
基于解决上述问题，本发明提供了一种COB封装结构，包括：
基板，所述基板具有芯片承载区以及位于所述芯片承载区两侧的焊盘区，所述焊盘区包括多个阵列式排布的第一焊盘，并且在所述芯片承载区与所述焊盘区之间设有两条插槽；
两个排线墙，所述排线墙的底端插入所述两条插槽内并经由焊料层固定，所述排线墙的顶端具有贯穿所述排线墙厚度的多个凹槽；
半导体芯片，所述芯片通过粘合胶固定于所述芯片承载区上且具有多个第二焊盘；
焊线，所述焊线一端焊接于所述第二焊盘，另一端焊接于所述第一焊盘，并且所述焊线穿过所述多个凹槽。
根据本发明的实施例，还包括密封树脂，所述密封树脂设置于所述基板的上表面，且包裹所述芯片、所述第一和第二焊盘、所述焊线以及所述两个排线墙。
根据本发明的实施例，所述两个排线墙为散热绝缘材料，且所述两个排线墙的顶面与所述密封树脂齐平。
根据本发明的实施例，所述多个凹槽的每一个仅有一条焊线穿过。
根据本发明的实施例，在所述多个凹槽的内部分别具有至少两个阶梯结构，所述多个凹槽的每一个至少有两条焊线穿过，所述两条焊线分别置于两个阶梯结构上。
本发明还提供了另一种COB封装结构，包括：
基板，所述基板具有芯片承载区以及位于所述芯片承载区两侧的焊盘区，所述焊盘区包括多个阵列式排布的第一焊盘；
固化树脂排线墙，所述排线墙环绕所述芯片承载区，且所述第一焊盘位于所述排线墙之外，所述排线墙的顶端具有贯穿所述排线墙厚度的多个凹槽；
半导体芯片，所述芯片通过粘合胶固定于所述芯片承载区上且具有多个第二焊盘；
焊线，所述焊线一端焊接于所述第二焊盘，另一端焊接于所述第一焊盘，并且所述焊线穿过所述多个凹槽。
根据本发明的实施例，还包括密封树脂，所述密封树脂设置于所述基板的上表面，且包裹所述芯片、所述第一和第二焊盘、所述焊线以及所述排线墙。
根据本发明的实施例，所述排线墙为内设置有铜箔，且所述排线墙的顶面低于所述密封树脂的顶面。
根据本发明的实施例，所述多个凹槽的每一个仅有一条焊线穿过。
根据本发明的实施例，在所述多个凹槽的内部分别具有至少两个阶梯结构，所述多个凹槽的每一个至少有两条焊线穿过，所述两条焊线分别置于两个阶梯结构上。
本发明的优点如下：
（1）排线墙进行排线，可以防止焊线间的短路，也可以实现焊线的精确定位；
（2）排线墙可以兼做散热部件使用，这要求排线墙的选材是散热绝缘材质。
附图说明
图1为第一实施例的COB封装结构的俯视图；
图2为第一实施例的COB封装结构的剖视图；
图3为第二实施例的COB封装结构的剖视图；
图4为第二实施例的COB封装结构的剖视图。
具体实施方式
第一实施例
参见图1-2，本发明的COB封装结构，包括：
基板1，所述基板1具有芯片承载区以及位于所述芯片承载区两侧的焊盘区，所述焊盘区包括多个阵列式排布的第一焊盘2，并且在所述芯片承载区与所述焊盘区之间设有两条插槽3；
两个排线墙4，所述排线墙4的底端插入所述两条插槽3内并经由焊料层10固定，所述排线墙4的顶端具有贯穿所述排线墙厚度的多个凹槽5；
半导体芯片6，所述芯片6通过粘合胶11固定于所述芯片承载区上且具有多个第二焊盘7；
焊线8，所述焊线8一端焊接于所述第二焊盘7，另一端焊接于所述第一焊盘2，并且所述焊线8穿过所述多个凹槽5；
密封树脂9，所述密封树脂9设置于所述基板1的上表面，且包裹所述芯片6、所述第一和第二焊盘2、7、所述焊线8以及所述两个排线墙4。
其中，所述两个排线墙4为散热绝缘材料，且所述两个排线墙4的顶面与所述密封树脂9齐平，此时排线墙4的顶面被露出，这样是有利于热量的快速散去的。
根据本发明的实施例，所述多个凹槽5的每一个仅有一条焊线8穿过。优选的，在所述多个凹槽5的内部分别具有至少两个阶梯结构（未示出），所述多个凹槽的每一个至少有两条焊线8穿过，所述两条焊线8分别置于两个阶梯结构上。
第二实施例
参见图3-4，本发明还提供了另一种COB封装结构，包括（标号相同的部分不再标注）：
基板，所述基板具有芯片承载区以及位于所述芯片承载区两侧的焊盘区，所述焊盘区包括多个阵列式排布的第一焊盘；
固化树脂排线墙20，所述排线墙环绕所述芯片承载区，且所述第一焊盘位于所述排线墙之外，所述排线墙的顶端具有贯穿所述排线墙厚度的多个凹槽21；
半导体芯片，所述芯片通过粘合胶固定于所述芯片承载区上且具有多个第二焊盘；
焊线，所述焊线一端焊接于所述第二焊盘，另一端焊接于所述第一焊盘，并且所述焊线穿过所述多个凹槽；
密封树脂，所述密封树脂设置于所述基板的上表面，且包裹所述芯片、所述第一和第二焊盘、所述焊线以及所述排线墙。
该实施例中，排线墙20也是通过树脂形成的，无需额外的材料，且容易注塑形成该环形的排线墙。此外，为了散热的目的以及加固排线墙，所述排线墙为内设置有铜箔，且所述排线墙的顶面低于所述密封树脂的顶面。
同样的，所述多个凹槽的每一个可以仅有一条焊线穿过，也可以在所述多个凹槽的内部分别具有至少两个阶梯结构，所述多个凹槽的每一个至少有两条焊线穿过，所述两条焊线分别置于两个阶梯结构上。
最后应说明的是：显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。

Claims (10)

1.一种COB封装结构，包括：
基板，所述基板具有芯片承载区以及位于所述芯片承载区两侧的焊盘区，所述焊盘区包括多个阵列式排布的第一焊盘，并且在所述芯片承载区与所述焊盘区之间设有两条插槽；
两个排线墙，所述排线墙的底端插入所述两条插槽内并经由焊料层固定，所述排线墙的顶端具有贯穿所述排线墙厚度的多个凹槽；
半导体芯片，所述芯片通过粘合胶固定于所述芯片承载区上且具有多个第二焊盘；
焊线，所述焊线一端焊接于所述第二焊盘，另一端焊接于所述第一焊盘，并且所述焊线穿过所述多个凹槽。
2.根据权利要求1所述的COB封装结构，其特征在于：还包括密封树脂，所述密封树脂设置于所述基板的上表面，且包裹所述芯片、所述第一和第二焊盘、所述焊线以及所述两个排线墙。
3.根据权利要求2所述的COB封装结构，其特征在于：所述两个排线墙为散热绝缘材料，且所述两个排线墙的顶面与所述密封树脂齐平。
4.根据权利要求1所述的COB封装结构，其特征在于：所述多个凹槽的每一个仅有一条焊线穿过。
5.根据权利要求1所述的COB封装结构，其特征在于：在所述多个凹槽的内部分别具有至少两个阶梯结构，所述多个凹槽的每一个至少有两条焊线穿过，所述两条焊线分别置于两个阶梯结构上。
6.一种COB封装结构，包括：
基板，所述基板具有芯片承载区以及位于所述芯片承载区两侧的焊盘区，所述焊盘区包括多个阵列式排布的第一焊盘；
固化树脂排线墙，所述排线墙环绕所述芯片承载区，且所述第一焊盘位于所述排线墙之外，所述排线墙的顶端具有贯穿所述排线墙厚度的多个凹槽；
半导体芯片，所述芯片通过粘合胶固定于所述芯片承载区上且具有多个第二焊盘；
焊线，所述焊线一端焊接于所述第二焊盘，另一端焊接于所述第一焊盘，并且所述焊线穿过所述多个凹槽。
7.根据权利要求6所述的COB封装结构，其特征在于：还包括密封树脂，所述密封树脂设置于所述基板的上表面，且包裹所述芯片、所述第一和第二焊盘、所述焊线以及所述排线墙。
8.根据权利要求6所述的COB封装结构，其特征在于：所述排线墙为内设置有铜箔，且所述排线墙的顶面低于所述密封树脂的顶面。
9.根据权利要求6所述的COB封装结构，其特征在于：所述多个凹槽的每一个仅有一条焊线穿过。
10.根据权利要求6所述的COB封装结构，其特征在于：在所述多个凹槽的内部分别具有至少两个阶梯结构，所述多个凹槽的每一个至少有两条焊线穿过，所述两条焊线分别置于两个阶梯结构上。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5375763A (en) * 1976-12-16 1978-07-05 Nec Corp Manufacture for semiconductor device
JPH0469941A (ja) * 1990-07-10 1992-03-05 Nec Corp 集積回路のボンディング方式
JPH11135539A (ja) * 1997-10-28 1999-05-21 Nec Kyushu Ltd 半導体装置及びその製造方法
JP2008277595A (ja) * 2007-05-01 2008-11-13 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2009070931A (ja) * 2007-09-12 2009-04-02 Panasonic Corp 半導体装置及びその製造方法
JP2010016185A (ja) * 2008-07-03 2010-01-21 Sharp Corp 半導体装置及び該半導体装置を搭載した回路基板を備えた電子機器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5375763A (en) * 1976-12-16 1978-07-05 Nec Corp Manufacture for semiconductor device
JPH0469941A (ja) * 1990-07-10 1992-03-05 Nec Corp 集積回路のボンディング方式
JPH11135539A (ja) * 1997-10-28 1999-05-21 Nec Kyushu Ltd 半導体装置及びその製造方法
JP2008277595A (ja) * 2007-05-01 2008-11-13 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2009070931A (ja) * 2007-09-12 2009-04-02 Panasonic Corp 半導体装置及びその製造方法
JP2010016185A (ja) * 2008-07-03 2010-01-21 Sharp Corp 半導体装置及び該半導体装置を搭載した回路基板を備えた電子機器

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