CN209119088U - 一种新型dfn5060封装元件及封装框架 - Google Patents
一种新型dfn5060封装元件及封装框架 Download PDFInfo
- Publication number
- CN209119088U CN209119088U CN201920827541.XU CN201920827541U CN209119088U CN 209119088 U CN209119088 U CN 209119088U CN 201920827541 U CN201920827541 U CN 201920827541U CN 209119088 U CN209119088 U CN 209119088U
- Authority
- CN
- China
- Prior art keywords
- chip
- dfn5060
- novel
- frame
- packaging
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
Landscapes
- Packaging Frangible Articles (AREA)
Abstract
本实用新型公开了一种新型DFN5060封装元件及封装框架,封装体内,芯片安置区周围布置有阻隔槽和用于固定芯片的坑,增强了产品的潮湿敏感度等级和芯片安装的稳定性;框架上设有多个芯片安装单元,所述芯片安装单元为矩形,芯片安装单元内布置并排的2个芯片安装部,总共布置480个芯片安装部,框架密度大于1.7Unit/cm2,提高材料利用率、节约生产成本。
Description
技术领域
本实用新型涉及一种半导体封装制造技术,特别是一种新型DFN5060封装元件及封装框架。
背景技术
引线框架的主要功能是为芯片提供机械支撑的载体,同时作为导电介质内外连接芯片电路而形成电信号通路,并与封装外壳一同向外散发芯片工作时产生的热量,构成散热通道,它是一种借助于内部互连线实现芯片内部电路引出端与外引线的电气连接,形成电气回路的关键结构件,绝大数的半导体器件中都需要使用引线框架,是电子信息产业中重要的基础材料。
DFN5060是小型电子元器件的芯片封装单元型号。目前市场上的DFN5060封装框架对框架材料的利用率不高、生产成本较高。而且,目前的DFN5060封装容易出现分层导致器件失效和可靠性问题。
实用新型内容
本实用新型的目的在于:针对现有技术存在的容易分层的问题,提供一种新型DFN5060封装元件及封装框架。
为了实现上述目的,本实用新型采用的技术方案为:
一种新型DFN5060封装元件,包括封装体、芯片安置区,封装体内,芯片安置区外布置有阻隔槽和用于固定芯片的坑。
优选的,封装体内距离封装体4条边1.0mm范围内布置多条阻隔槽。
优选的,所述阻隔槽为V形槽。
优选的,封装体内距离封装体4条边1.0mm范围内,每条边分别布置2-3个所述坑。
一种采用了以上所述的新型DFN5060封装元件的新型DFN5060封装框架,包括用于承装芯片的矩形框架,所述框架上设有多个芯片安装单元,在所述框架上,设置有多个芯片安装单元,所述芯片安装单元为矩形,芯片安装单元内布置并排的2个芯片安装部。
优选的,所述框架的长为299.6±0.1mm,宽为93±0.04mm。
优选的,在所述框架上布置有12排、20列芯片安装单元。
优选的,所述芯片安装单元两列为一组镜像排列,一组为一个单元布置,相邻的单元之间设有单元分隔槽。
优选的,在同一单元内的两组芯片安装单元之间还设有多个封装定位孔,多个所述封装定位孔成列布置。
综上所述,由于采用了上述技术方案,本实用新型的有益效果是:
1、在长为299.6±0.1mm,宽为93±0.04mm的框架上布置有12排、20列芯片安装单元,芯片安装单元内布置成2个芯片安装部并排,总共布置480个芯片安装部,框架密度大于1.7Unit/cm2,提高材料利用率、节约生产成本。
2、焊盘与塑封体交界边缘处设计阻隔槽,可有效提升界面粘接强度,同时阻挡外部环境水汽进入塑封体,从而降低分层的发生,实验数据分层由10%降为2%左右,同时增强了产品的潮湿敏感度等级和适应性,保证产品质量。
3、芯片安置区表面设置带有倒扣形状的坑,起到锁模的作用。
附图说明
图1是新型DFN5060封装元件的结构示意图。
图2为用于固定芯片的坑的截面示意图。
图3为框架的结构示意图。
图4为一个单元的两组芯片安装单元的结构示意图。
图5为框架的两个单元结构示意图。
图中标记:1-框架,2-芯片安装单元,21-芯片安装部,211-芯片安置区,212-封装体,2121-阻隔槽,2122-坑,3-单元分隔槽,4-定位孔。
具体实施方式
下面结合附图,对本实用新型作详细的说明。
为了使本实用新型的目的、技术方案及优点更加清楚明白,以下结合附图及实施例,对本实用新型进行进一步详细说明。应当理解,此处所描述的具体实施例仅用以解释本实用新型,并不用于限定本实用新型。
如图1,一种新型DFN5060封装元件,包括封装体212、芯片安置区211,封装体212内,芯片安置区211外布置有阻隔槽2121-1和用于固定芯片的坑2122。
封装体212内距离封装体212的4条边1.0mm范围内布置5条阻隔槽2121-1,且漏极引脚上布置1条阻隔槽2121-2;其中靠近漏极引脚的边布置2条阻隔槽2121-1,其余3条边分别布置1条阻隔槽2121-1。
焊盘与塑封体交界边缘处设计阻隔槽2121-1,以及漏极引脚设计阻隔槽2121-2,阻隔槽2121-1和阻隔槽2121-2均为V形槽,可有效提升界面粘接强度,同时阻挡外部环境水汽进入塑封体,从而降低分层的发生,实验数据分层由10%降为2%左右,同时增强了产品的潮湿敏感度等级和适应性,保证产品质量。
封装体212内距离封装体212的4条边1.0mm范围内,每条边分别布置3个所述坑2122。
如图2,坑2122的形状是一个方形坑连通方形坑下的一个倒扣的方形梯坑,方形坑底面边长等于方形梯坑底面边长,方形坑底面对角线和方形梯坑底面对角线相差45度。带有倒扣形状的坑,起到锁模的作用,保证芯片安装的稳定性。具体工艺步骤,先用方形压板压制出方形坑,再旋转方形压板45度在相同位置压制深度更浅的方形坑。
如图3,新型DFN5060封装元件,封装体212内距离封装体212的2条靠近引脚的对边1.0mm范围内布置3条阻隔槽2121-1,且漏极引脚上布置1条阻隔槽2121-2;其中靠近漏极引脚的边布置2条阻隔槽2121-1,另一边布置1条阻隔槽2121-1。封装体212内距离封装体212的2条靠近引脚的对边1.0mm范围内,每条边分别布置3个所述坑2122。
如图4,一种采用了以上所述的新型DFN5060封装的新型DFN5060封装框架1,包括用于承装芯片的矩形框架1,所述框架1上设有多个芯片安装单元2,所述芯片安装单元2为矩形,芯片安装单元2内布置并排的2个芯片安装部21。大大节省框架空间,布置更多的芯片安装部21,提高材料的利用率、降低生产成本。
所述芯片安装单元2的长边与框架1长边平行布置。其中,所述长边是相对于短边较长的边。
所述框架1的长为299.6±0.1mm,宽为93±0.04mm。
在所述框架1上布置有12排、20列芯片安装单元2,总共布置480个芯片安装部21,框架1密度大于1.7Unit/cm2,提高材料利用率、节约生产成本。
如图5,所述芯片安装单元2两列为一组镜像排列,一组为一个单元布置,相邻的单元之间设有单元分隔槽3。
在同一单元内的两组芯片安装单元2之间还设有多个封装定位孔4,多个所述封装定位孔4成列布置。
以上所述仅为本实用新型的较佳实施例而已,并不用以限制本实用新型,凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等,均应包含在本实用新型的保护范围之内。
Claims (9)
1.一种新型DFN5060封装元件,包括封装体,所述封装体内布置有芯片安置区,其特征在于,所述封装体内,所述芯片安置区外布置有阻隔槽和用于固定芯片的坑。
2.根据权利要求1所述的新型DFN5060封装元件,其特征在于,所述封装体内距离所述封装体4条边1.0mm范围内布置多条所述阻隔槽。
3.根据权利要求2所述的新型DFN5060封装元件,其特征在于,所述阻隔槽为V形槽。
4.根据权利要求1所述的新型DFN5060封装元件,其特征在于,所述封装体内距离所述封装体4条边1.0mm范围内,每条边分别布置多个用于固定芯片的所述坑。
5.一种新型DFN5060封装框架,包括用于承装芯片的矩形框架,在所述框架上,设置有多个芯片安装单元,其特征在于,采用了权利要求1-4任一项所述的新型DFN5060封装元件,所述芯片安装单元为矩形,所述芯片安装单元内布置并排的2个芯片安装部。
6.根据权利要求5所述的新型DFN5060封装框架,其特征在于,所述框架的长为299.6±0.1mm,宽为93±0.04mm。
7.根据权利要求6所述的新型DFN5060封装框架,其特征在于,在所述框架上布置有12排、20列所述芯片安装单元。
8.根据权利要求7所述的新型DFN5060封装框架,其特征在于,所述芯片安装单元两列为一组镜像排列,一组为一个单元布置,相邻的单元之间设有单元分隔槽。
9.根据权利要求8所述的新型DFN5060封装框架,其特征在于,在同一单元内的两组所述芯片安装单元之间还设有多个封装定位孔,多个所述封装定位孔成列布置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201920827541.XU CN209119088U (zh) | 2019-06-04 | 2019-06-04 | 一种新型dfn5060封装元件及封装框架 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201920827541.XU CN209119088U (zh) | 2019-06-04 | 2019-06-04 | 一种新型dfn5060封装元件及封装框架 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN209119088U true CN209119088U (zh) | 2019-07-16 |
Family
ID=67209418
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201920827541.XU Active CN209119088U (zh) | 2019-06-04 | 2019-06-04 | 一种新型dfn5060封装元件及封装框架 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN209119088U (zh) |
-
2019
- 2019-06-04 CN CN201920827541.XU patent/CN209119088U/zh active Active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8541872B2 (en) | Integrated circuit package system with package stacking and method of manufacture thereof | |
US5065281A (en) | Molded integrated circuit package incorporating heat sink | |
US9000581B2 (en) | Semiconductor package | |
US20070108568A1 (en) | Integrated circuit package to package stacking system | |
US10643940B2 (en) | Electronic device with die being sunk in substrate | |
TW200644205A (en) | An integrated circuit package device with improved bond pad connections, a leadframe and an electronic device | |
US9252068B2 (en) | Semiconductor package | |
US7710735B2 (en) | Multichip package system | |
CN209119088U (zh) | 一种新型dfn5060封装元件及封装框架 | |
KR20150125988A (ko) | 반도체 장치 | |
CN209119089U (zh) | 一种新型sot89封装元件及芯片框架 | |
KR100393099B1 (ko) | 반도체패키지 | |
JP2841841B2 (ja) | Pgaパッケージ | |
CN216902922U (zh) | 一种引线框架以及半导体器件 | |
CN210200715U (zh) | 一种sot26封装元件及封装框架 | |
KR20060133800A (ko) | 칩 스택 패키지 | |
KR100222294B1 (ko) | 반도체 패키지 | |
KR100668848B1 (ko) | 칩 스택 패키지 | |
CN206657807U (zh) | 一种sma‑fl 20排引线框架 | |
CN206179857U (zh) | 一种smb‑fl 16排引线框架 | |
KR100256304B1 (ko) | 적층형 패키지 | |
KR100206973B1 (ko) | 칩 사이즈 패키지 | |
CN108807337A (zh) | 一种cob封装结构 | |
KR20030055834A (ko) | 리드프레임을 이용하는 볼 그리드 어레이형 반도체 칩패키지와 적층 패키지 | |
KR20060068971A (ko) | 적층 패키지 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GR01 | Patent grant | ||
GR01 | Patent grant |