CN108701655A - 半导体存储元件，半导体器件，电子设备，以及半导体存储元件的制造方法 - Google Patents

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Abstract

提供了能够进行更高速操作的半导体存储元件，并且所述半导体存储元件设置有：第一导电类型的第一半导体层(42)；第二导电类型的第二半导体层(41)，在第一半导体层下方设置；栅极电极(21)，在第一半导体层上设置；栅极绝缘膜(22)，在第一半导体层和栅极电极之间设置；第二导电类型的漏极区域(31)，在栅极电极的一侧上的第一半导体层中设置；第二导电类型的源极区域(32)，在栅极电极的另一侧上的第一半导体层中设置，所述另一侧在所述一次的对面，在所述一侧与所述另一侧之间存在栅极电极；以及位线(54)，与源极区域和第一半导体层两者电连接。还提供了半导体期间、电子设备以及用于制造所述半导体存储元件的方法。

Description

半导体存储元件，半导体器件，电子设备，以及半导体存储元 件的制造方法
技术领域
本公开涉及半导体存储元件、半导体器件、电子设备和半导体存储元件的制造方法。
背景技术
近年来，将模拟电路、存储器、集成电路等混合安装在一个芯片上的大规模集成电路(LSI)被商品化为片上系统(SoC)。
作为安装在LSI上的集成电路，主要使用n型金属氧化物半导体场效应晶体管(MOSFET)和包括p型MOSFET的互补MOS(CMOS)电路。CMOS电路被广泛使用，因为CMOS电路消耗更少的功率、可以执行高速操作，并且可以容易地执行小型化和高集成度。
此外，作为安装在LSI上的存储器，例如，使用静态随机存取存储器(RAM)，但是近年来，考虑使用动态RAM(DRAM)、磁RAM(MRAM)或铁电RAM(FeRAM)用于降低成本和功耗。
在这里，FeRAM是利用铁电体的存储器，该铁电体即使在没有外部电场的情况下也可以造成极化，并且可以取决于外部电场来控制极化的方向，以在铁电体的残余极化方向上存储信息。作为FeRAM的结构，例如，提出了使用包括铁电体作为存储元件的电容器的单晶体管-单电容器(1T1C)型结构，使用在栅极绝缘膜中使用铁电膜的晶体管作为存储元件的单晶体管(1T)型结构等。
例如，在下面描述的专利文献1中，公开了具有1T型结构的FeRAM，以及写入FeRAM的方法。在专利文献1中公开的FeRAM中，通过从存储元件的外部将位线连接到半导体基板，并控制在半导体基板和栅极电极之间生成的电场，在栅极电极和半导体基板之间设置的铁电膜的残余极化方向被控制。
引文列表
专利文献
专利文献1：WO 1999/026252
发明内容
技术问题
不过，在专利文献1中公开的FeRAM中，因为通过与阱的接触建立了与存储元件的连接，并且从半导体存储元件阵列的外部建立了连接，其中存储元件以矩阵布置，所以所施加的电压不能以高速控制，并且难以以高速操作存储元件。此外，在专利文献1中公开的FeRAM中，对于每个存储元件，难以控制施加到半导体基板的电压。
鉴于上述情况，本公开提出了新颖且改进的并且使得更高速操作成为可能的半导体存储元件、半导体器件、电子设备和半导体存储元件的制造方法。
对问题的解决方案
根据本公开，提供了一种半导体存储元件，包括：第一导电类型的第一半导体层；第二导电类型的第二半导体层，在第一半导体层下方设置；栅极电极，在第一半导体层上设置；栅极绝缘膜，在第一半导体层和栅极电极之间设置；第二导电类型的漏极区域，在栅极电极的一侧上的第一半导体层中设置；第二导电类型的源极区域，在隔着栅极电极在面对所述一侧的另一侧上的第一半导体层中设置；以及位线，被配置为与源极区域和第一半导体层两者电连接。
此外，根据本公开，提供了一种半导体器件，包括：存存储设备，其中半导体存储元件布置成矩阵。所述半导体存储元件中的每一个半导体存储元件包括第一导电类型的第一半导体层；第二导电类型的第二半导体层，在第一半导体层下方设置；栅极电极，在第一半导体层上设置；栅极绝缘膜，在第一半导体层和栅极电极之间设置；第二导电类型的漏极区域，在栅极电极的一侧上的第一半导体层中设置；第二导电类型的源极区域，隔着栅极电极在面对所述一侧的另一侧上的第一半导体层中设置；以及位线，被配置为与源极区域和第一半导体层两者电连接。
此外，根据本公开，提供了一种电子设备，包括：存储设备，其中半导体存储元件布置成矩阵。所述半导体存储元件中的每一个半导体存储元件包括第一导电类型的第一半导体层；第二导电类型的第二半导体层，在第一半导体层下方设置；栅极电极，在第一半导体层上设置；栅极绝缘膜，在第一半导体层和栅极电极之间设置；第二导电类型的漏极区域，在栅极电极的一侧上的第一半导体层中设置；第二导电类型的源极区域，隔着栅极电极在面对所述一侧的另一侧上的第一半导体层中设置；以及位线，被配置为与源极区域和第一半导体层两者电连接。
此外，根据本公开，提供了一种半导体存储元件的制造方法，该制造方法包括：形成第一导电类型的第一半导体层和要在第一半导体层下方设置的第二导电类型的第二半导体层的过程；在第一半导体层上形成栅极绝缘膜的过程；在栅极绝缘膜上形成栅极电极的过程；在栅极电极的一侧上的第一半导体层中形成第二导电类型的漏极区域，并且隔着栅极电极在面对所述一侧的另一侧上的第一半导体层中形成第二导电类型的源极区域的过程；以及形成被配置为与源极区域和第一半导体层两者电连接的位线的过程。
根据本公开，因为可以在每个半导体存储元件内部设置从位线到向铁电膜施加电场的第一半导体层的电连接，所以可以以更高的速度控制要施加到铁电膜的电场。
发明的有利效果
如上所述，根据本公开，可以提供可以以更高速度操作的半导体存储元件。
要注意的是，上述效果不一定是限制性的。与上述效果一起或代替上述效果，可以获得本说明书中描述的任何一种效果或者可以从本说明书中理解的其它效果。
附图说明
图1是图示根据本公开第一实施例的半导体存储元件的平面结构的平面图。
图2是图示根据这个实施例的半导体存储元件的层堆叠结构的横截面图。
图3是描述根据这个实施例的半导体存储元件的每个制造过程的横截面图。
图4是描述根据这个实施例的半导体存储元件的每个制造过程的横截面图。
图5是描述根据这个实施例的半导体存储元件的每个制造过程的横截面图。
图6是描述根据这个实施例的半导体存储元件的每个制造过程的横截面图。
图7是描述根据这个实施例的半导体存储元件的每个制造过程的横截面图。
图8是描述根据这个实施例的半导体存储元件的每个制造过程的横截面图。
图9是描述根据这个实施例的半导体存储元件的每个制造过程的横截面图。
图10是描述根据这个实施例的半导体存储元件的每个制造过程的横截面图。
图11是图示根据这个实施例的修改示例的半导体存储元件的层堆叠结构的横截面图。
图12是描述根据这个修改示例的半导体存储元件的每个制造过程的横截面图。
图13是描述根据这个修改示例的半导体存储元件的每个制造过程的横截面图。
图14是图示根据本公开第二实施例的半导体器件的平面结构的平面图。
图15是图示根据这个实施例的半导体器件中设置的场效应晶体管的层堆叠结构的横截面图。
图16是描述根据这个实施例的半导体器件的每个制造过程的横截面图。
图17是描述根据这个实施例的半导体器件的每个制造过程的横截面图。
图18是描述根据这个实施例的半导体器件的每个制造过程的横截面图。
图19是描述根据这个实施例的半导体器件的每个制造过程的横截面图。
图20是描述根据这个实施例的半导体器件的每个制造过程的横截面图。
图21是描述根据这个实施例的半导体器件的每个制造过程的横截面图。
具体实施方式
在下文中，将参考附图详细描述本发明的(一个或多个)优选实施例。要注意的是，在本说明书和附图中，具有基本相同的功能和结构的结构元件用相同的标号表示，并且省略对这些结构元件的重复解释。
要注意的是，将按以下次序给出描述。
1.第一实施例
1.1.半导体存储元件的平面结构
1.2.半导体存储元件的层堆叠结构
1.3.半导体存储元件的制造方法
1.4.修改示例
2.第二实施例
2.1.半导体器件的平面结构
2.2.半导体器件的层堆叠结构
2.3.半导体器件的制造方法
3.结论
<1.第一实施例>
[1.1.半导体存储元件的平面结构]
首先，将参考图1描述根据本发明第一实施例的半导体存储元件的平面结构。图1是图示根据本实施例的半导体存储元件1的平面结构的平面图。
半导体存储元件1是铁电随机存取存储器(FeRAM)，包括在栅极绝缘膜中使用铁电体的场效应晶体管(FET)。半导体存储元件1可以通过向栅极绝缘膜施加电场并控制铁电体的残余极化方向来将信息写入其中。此外，半导体存储元件1可以通过利用场效应晶体管的沟道电阻的改变来读出存储的信息，这种电阻的改变是取决于栅极绝缘膜中使用的铁电体的残余极化方向造成的。
前述半导体存储元件1还可以用作存储设备10，其通过在矩阵中布置具有类似结构的多个半导体存储元件来存储信息。
如图1中所示，半导体存储元件1在掺杂有不纯物质的激活区域62中设置，并且与字线55、位线54和数据线53连接。此外，具有绝缘特性的元件分离层61在激活区域62之间在字线55延伸的方向上设置。通过将激活区域62彼此电分离，元件分离层61在字线55延伸的方向上将半导体存储元件1彼此电分离。
字线55在一个方向上延伸，并且作为构成半导体存储元件1的场效应晶体管的栅极电极操作。
数据线53在垂直于字线55的方向上延伸，并且在接触插头51处与场效应晶体管的漏极区域电连接。数据线53由此作为构成半导体存储元件1的场效应晶体管的漏极电极操作。
位线54在垂直于字线55的方向上延伸，并且在接触插头52处与场效应晶体管的源极区域电连接。位线54由此作为构成半导体存储元件1的场效应晶体管的源极电极操作。此外，在接触插头52处，位线54与其上设置有场效应晶体管的半导体基板电连接。由此，位线54可以在字线55之间生成电场，并控制由铁电体形成的栅极绝缘膜的极化。
换句话说，在写入信息的情况下，半导体存储元件1可以通过在连接到目标半导体存储元件1的字线55和位线54之间设置用于反转栅极绝缘膜的极化方向的电位差以改变残余极化的方向来将信息写入其中。
此外，在读出信息的情况下，半导体存储元件1首先向连接到目标半导体存储元件1的字线55施加等于或大于用于操作场效应晶体管的阈值的电压，并且不反转栅极绝缘膜的极化方向，并且使得形成沟道。因为形成的沟道的电阻取决于栅极绝缘膜的残余极化方向而变化，所以半导体存储元件1可以通过测量从数据线53流到位线54的电流来读出存储在目标半导体存储元件1中的信息。
[1.2.半导体存储元件的堆叠结构]
随后，将参考图2描述根据本实施例的半导体存储元件1的层堆叠结构。图2是图示根据本实施例的半导体存储元件1的层堆叠结构的横截面图。要注意的是，图2中由“A”指示的横截面图示了沿图1中的AA线切割的横截面，并且图2中由“B”指示的横截面图示了沿着图1中的BB线切割的横截面。
如图2中所示，半导体存储元件1包括半导体基板40、在半导体基板40上设置的第一半导体层42和第二半导体层41、在第一半导体层42上经由栅极绝缘膜22设置的栅极电极21、在栅极电极21的两侧表面上设置的侧壁绝缘膜43，以及在第一半导体层42和栅极电极21上设置的衬垫层44和平坦化膜45。此外，半导体存储元件1通过元件分离层61与其它元件电分离。
在第一半导体层42中，设置了源极区域32、漏极区域31以及延伸区域32E和31E。源极区域32经由接触区域32S和接触插头52与位线54电连接，并且漏极区域31经由接触区域31S和接触插头51与数据线53电连接。此外，栅极电极21经由接触区域21S与图2中未示出的字线55电连接。
注意的是，在本说明书中，“第一导电类型”表示“p型”和“n型”中的任何一种，并且“第二导电类型”表示“p型”和“n型”中不同于“第一导电类型”的另一个。
半导体基板40是将在其上形成半导体存储元件1的支撑基板。作为半导体基板40，可以使用包括各种半导体的基板，并且例如可以使用包括多晶硅、单晶硅或非晶硅(Si)的基板。此外，半导体基板40可以是绝缘体上硅(SOI)基板，其中诸如SiO2之类的绝缘膜夹在硅基板中。
第一半导体层42是第一导电类型的层，并且设置在要在其上形成构成半导体存储元件1的场效应晶体管的一侧上的半导体基板40上。具体而言，通过将第一导电类型的不纯物质(例如，诸如硼(B)之类的p型不纯物质)引入到半导体基板40的前表面侧上来形成第一半导体层42。此外，在其中形成第一半导体层42的区域用作激活区域62。
在写入半导体存储元件1期间，第一半导体层42向栅极电极21之间的栅极绝缘膜22施加电场，并控制栅极绝缘膜22的极化方向。此外，在从半导体存储元件1读出期间，第一半导体层42用作场效应晶体管的沟道区域，并形成从漏极区域31到源极区域32的电流流动路径。
第二半导体层41是第二导电类型的层，并且在第一半导体层42下方的半导体基板40上设置。具体而言，通过将第二导电类型的不纯物质(例如，诸如磷(P)和砷(As)之类的n型不纯物质)引入到第一半导体层42下方的半导体基板40上来形成第二半导体层41。
要注意的是，第二半导体层41也在元件分离层61下方设置。由此，第二半导体层41可以防止施加到第一半导体层42的电压等在字线55延伸的方向上经由半导体基板40干扰相邻的半导体存储元件。因此，第二半导体层41可以在字线55延伸的方向上将半导体存储元件1彼此电分离。
栅极绝缘膜22的至少一部分由铁电材料形成。例如，栅极绝缘膜22可以由具有钙钛矿结构的铁电材料形成，诸如锆钛酸铅(Pb(Zr,Ti)O3：PZT)，或钽酸锶铋(SrBi2Ta2O9：SBT)之类。此外，栅极绝缘膜22可以是通过变质(transubstantiating)、通过热处理等获得的铁电膜，由诸如HfOx、ZrOx或HfZrOx之类的高介电材料形成的膜，或者可以是通过用诸如镧(La)、硅(Si)或钆(Gd)之类的原子掺杂由这些高介电材料形成的膜而形成的铁电膜。因为由铁电材料形成的栅极绝缘膜22通过施加的外部电场而在极化方向上变化，并且即使外部电场变得不存在也保持极化，所以可以取决于残余极化的方向来存储信息。
此外，栅极绝缘膜22可以由多个层形成。例如，栅极绝缘膜22可以是包括包含铁电材料的膜和诸如氧化硅(SiOx)或氮化硅(SiNx)之类的绝缘膜的膜堆叠。
栅极电极21在栅极绝缘膜22上设置，并且与图2中未示出的字线55电连接。具体而言，栅极电极21可以由多晶硅等形成，或者可以由其电阻值小于多晶硅的电阻值的金属形成。此外，栅极电极21可以形成为包括多个层的层堆叠结构，该多个层包括金属层和包含多晶硅的层。例如，栅极电极21可以形成为层堆叠结构，该层堆叠结构包括金属层和包含多晶硅的层，其中金属层包括在栅极绝缘膜22上设置的TiN或TaN。根据这种层堆叠结构，栅极电极21可以通过施加的电压防止耗尽层在包括多晶硅的栅极电极21的层中形成。
在写入半导体存储元件1期间，栅极电极21在第一半导体层42之间向栅极绝缘膜22施加电场，并控制栅极绝缘膜22的极化方向。此外，在从在半导体存储元件1读出期间，栅极电极21通过向栅极绝缘膜22施加电压至极化方向不反转的程度而在第一半导体层42中形成沟道，并形成从漏极区域31到源极区域32的电流流动路径。
接触区域21S在栅极电极21的前表面上设置，并且减小图2中未示出的栅极电极21和字线55之间的接触电阻。具体而言，接触区域21S可以由高熔点金属(诸如Ni之类)和形成栅极电极21的金属或多晶硅的合金形成。例如，接触区域21S可以由诸如NiSi之类的高熔点金属硅化物形成。
漏极区域31和源极区域32是第二导电类型的区域，并且在隔着栅极电极21的两侧上在第一半导体层42中设置。具体而言，漏极区域31和源极区域32通过将第二导电类型的不纯物质(例如，诸如磷(P)和砷(As)之类的n型不纯物质)引入到栅极电极21的两侧上的第一半导体层42而形成。
延伸区域31E和32E是具有比漏极区域31和源极区域32低的浓度的第二导电类型的区域，并且在漏极区域31和源极区域32与分别与漏极区域31和源极区域32相邻的栅极电极21之间的第一半导体层42中设置。当半导体存储元件1用作场效应晶体管时(即，在从半导体存储元件1读出期间)，延伸区域31E和32E减轻从漏极区域31和源极区域32到沟道的电场。因此可以抑制热载流子的出现。要注意的是，包括延伸区域31E和32E的场效应晶体管的结构也被称为轻掺杂漏极(LDD)结构。
接触区域31S在漏极区域31的前表面上设置，并且减小漏极区域31和接触插头51之间的接触电阻。此外，接触区域32S在源极区域32的前表面上设置，并且减小了源极区域32和接触插头52之间的接触电阻。具体而言，接触区域31S和32S可以由高熔点金属(诸如Ni之类)和构成第一半导体层42的半导体的合金形成。例如，接触区域31S和32S可以由诸如NiSi之类的高熔点金属硅化物形成。
侧壁绝缘膜43是具有绝缘膜的侧壁，其在栅极电极21的侧表面上设置。具体而言，侧壁绝缘膜43通过在包括栅极电极21的区域中形成绝缘膜，并然后执行具有垂直各向异性的蚀刻而形成。例如，每个侧壁绝缘膜43可以由单层或多层形成，这些层包括诸如氧化硅(SiOx)或氮化硅(SiNx)之类的绝缘氮氧化物。
侧壁绝缘膜43阻挡在掺杂期间不纯物质进入第一半导体层42。由此，侧壁绝缘膜43可以由此高准确度地控制要用不纯物质掺杂的区域与栅极电极21之间的距离。换句话说，通过在形成侧壁绝缘膜43之前用第二导电特性的不纯物质以低浓度对区域进行掺杂，并且在侧壁绝缘膜43形成之后用第二导电特性的不纯物质以高浓度对区域进行掺杂，漏极区域31、源极区域32以及延伸区域31E和32E可以以自对准的方式以期望的位置关系形成。
尤其是在侧壁绝缘膜43具有包括多个层的层堆叠结构的情况下，通过在形成侧壁绝缘膜43的每层之前和之后执行不纯物质掺杂，要形成漏极区域31、源极区域32以及延伸区域31E和32E的位置可以被更精细地控制。
衬垫层44是在覆盖栅极电极21的同时在整个表面上在第一半导体层42上设置的绝缘层，并且保护构成半导体存储元件1的场效应晶体管。具体而言，衬垫层44可以由诸如氧化硅(SiOx)或氮化硅(SiNx)之类的绝缘氧氮化物形成。
此外，衬垫层44可以形成为向栅极绝缘膜22添加压缩应力或拉伸应力的层。在这种情况下，衬垫层44可以通过压电效应增强构成栅极绝缘膜22的铁电体的极化特性。要注意的是，为了增强构成栅极绝缘膜22的铁电体的极化特性，要由衬垫层44添加的压缩应力或拉伸应力的大小优选地是1GPa或更大。
平坦化膜45在衬垫层44上设置，并且通过掩埋构成半导体存储元件1的场效应晶体管来执行平坦化。平坦化膜45可以由诸如氧化硅(SiOx)或氮化硅(SiNx)之类的绝缘氮氧化物形成。此外，平坦化膜45可以通过使诸如环氧树脂或聚酰亚胺树脂之类的有机树脂绝缘形成。
接触插头51被设置成穿透衬垫层44和平坦化膜45，并且通过与接触区域31S接触而电连接数据线53和漏极区域31。具体而言，接触插头51可以由诸如钛(Ti)或钨(W)之类的低电阻金属或诸如氮化钛(TiN)之类的金属化合物形成。此外，接触插头51可以形成为包括多个层的层堆叠结构。例如，接触插头51可以形成为包括Ti或TiN和W的层堆叠结构。
元件分离层61在其中设置有半导体存储元件1的激活区域62之间设置，并且被设置至比第一半导体层42深的区域。元件分离层61由此可以在字线55延伸的方向上使各电分离半导体存储元件1彼此分离。具体而言，元件分离层61可以由诸如氧化硅(SiOx)或氮化硅(SiNx)之类的绝缘氧氮化物形成。例如，可以通过使用浅沟槽隔离(STI)方法通过蚀刻等去除期望区域中的半导体基板40的一部分，并且然后用氧化硅(SiOx)填充由蚀刻形成的开口来形成元件分离层61。此外，元件分离层61可以通过使用局部硅氧化(LOCOS)方法在预定区域中热氧化半导体基板40并且执行到氧化物的转换来形成。
接触插头52在第一半导体层42和元件分离层61之间的边界附近设置，穿透衬垫层44和平坦化膜45，并且与接触区域32S和第一半导体层42的侧表面接触。由此，接触插头52电连接位线54，以及源极区域32和第一半导体层42。要注意的是，接触插头52以不到达第二半导体层41的深度而设置。在接触插头52与第二半导体层41接触的情况下，施加到接触插头52的电压可以有可能经由第二半导体层41干扰相邻的半导体存储元件。因此，要形成接触插头52的深度优选地设置为至设置第一半导体层42的深度。
例如，接触插头52可以由诸如钛(Ti)或钨(W)之类的低电阻金属或诸如氮化钛(TiN)之类的金属化合物形成。此外，接触插头52可以形成为包括多个层的层堆叠结构，并且可以形成为例如包括Ti或TiN和W的层堆叠结构。
在根据本实施例的半导体存储元件1中，设置接触插头52以便与接触区域32S和第一半导体层42连接。由此，半导体存储元件1可以控制在每个元件内部设置的接触插头52处第一半导体层42的电位。因此，使得更高速的操作成为可能。此外，因为半导体存储元件1可以控制在为每个元件设置的接触插头52处第一半导体层42的电位，所以每个元件可以无干扰地执行独立操作。
此外，通过在第一半导体层42和元件分离层61之间的边界处设置，接触插头52可以更容易地连接接触区域32S和第一半导体层42。这是因为，在通过蚀刻形成将要在其中设置接触插头52的开口的情况下，可以通过利用元件分离层61和第一半导体层42之间的蚀刻率的差异来优先蚀刻元件分离层61。这可以使接触区域32S和第一半导体层42的侧表面暴露于将要在其中设置接触插头52的开口。因此，接触插头52可以容易地与接触区域32S和第一半导体层42接触。
要注意的是，在根据本实施例的半导体存储元件1中，源极区域32和第一半导体层42被接触插头52短路，但是这并不特别重要。这是因为，在写入半导体存储元件1期间，半导体存储元件1不用作场效应晶体管，而是用作包括第一半导体层42、栅极绝缘膜22和栅极电极21的电容器。
此外，在场效应晶体管是n型MOSFET的情况下，在从半导体存储元件1读出期间，0V被施加到作为源极电极的接触插头52。这是因为接触插头52相应地变为对第二半导体层41和漏极区域31的反向偏压，因此不会发生漏电流，并且电场不会以使极化受到影响的程度施加到栅极绝缘膜22。
[1.3.半导体存储元件的制造方法]
接下来，将参考图3至10描述根据本实施例的半导体存储元件1的制造方法。图3至10是描述根据本实施例的半导体存储元件1的制造过程的横截面图。
首先，如图3中所示，在半导体基板40上形成绝缘层71和72之后，形成元件分离层61。
具体而言，在包括Si的半导体基板40上形成具有不同成分的绝缘层71和72之后，通过图案化的抗蚀剂保护激活区域62(将在后续过程中形成第一半导体层42的区域)。以350nm至400nm的深度蚀刻绝缘层71和72以及半导体基板40。
要注意的是，绝缘层71是通过对包括Si的半导体基板40执行干式氧化而形成的SiO2膜，并且绝缘层72是通过低压化学气相沉积(CVD)方法形成的Si3N4膜。
之后，通过将SiO2形成为膜厚度为650nm至700nm的膜，由蚀刻而形成的开口被填充并且形成元件分离层61。例如，高密度等离子体CVD方法可以用于SiO2的膜形成。根据这种方法，可以形成具有更好的不均匀涂布性并且精确的SiO2膜作为元件分离层61。
随后，通过使用化学机械抛光(CMP)方法抛光绝缘层72和元件分离层61来平坦化半导体基板40的表面。要注意的是，通过CMP的抛光优选地执行到可以去除在绝缘层72上形成的元件分离层61的程度。此外，在通过CMP的抛光之前，通过使用通过光刻等而图案化的抗蚀剂等选择性地蚀刻突出区域，可以减少整个半导体基板40中的不均匀性。
接下来，如图4中所示，在去除绝缘层72之后，执行不纯物质掺杂，并形成第一半导体层42和第二半导体层41。
具体而言，首先，使用热磷酸等去除绝缘层72。要注意的是，在去除绝缘层72之前，半导体基板40可以在N2、O2或H2/O2环境下退火。这可以使元件分离层61成为更精确的膜。此外，激活区域62的拐角可以是圆形的。
随后，在通过进一步氧化包括Si的半导体基板40约10nm而使作为SiO2的绝缘层71生长之后，通过将第一导电类型的不纯物质(例如，硼等等)离子注入到与激活区域62对应的区域来形成第一半导体层42。随后，通过将第二导电类型的不纯物质(例如，磷、砷等等)离子注入到与激活区域62对应的区域来形成第二半导体层41。
接下来，如图5中所示，在去除绝缘层71之后，形成栅极绝缘膜22，并且在栅极绝缘膜22上形成栅极电极21。
具体而言，在使用氢氟酸溶液等剥离绝缘层71之后，首先，使用快速热氧化(RTO)处理、氧等离子体处理、使用含有过氧化氢的化学溶液的处理等将包括SiO2的基底形成为0.5nm至1.5nm的膜厚度。随后，通过CVD方法、原子层沉积(ALD)方法等将作为高介电构件的氧化铪(HfOx)形成为膜。由此形成栅极绝缘膜22。
要注意的是，可以使用氧化锆(ZrOx)、氧化铪锆(HfZrOx)等代替氧化铪。此外，这些高介电构件可以掺杂有镧(La)、硅(Si)、钆(Gd)等。
接下来，在使用溅射法、CVD法、ALD法等将TiN形成为5nm至20nm的膜厚度之后，通过使用SiH4气体的低压CVD方法将多晶硅形成为膜厚度为50nm至150nm的膜。此外，通过使用通过光刻图案化的抗蚀剂作为掩模执行各向异性蚀刻，形成栅极电极21。要注意的是，可以使用TaN等代替栅极电极21的TiN。
例如，可以通过使用HBr或Cl基气体的干蚀刻来执行各向异性蚀刻。此外，通过在对抗蚀剂进行图案化之后通过O2等离子体对抗蚀剂执行修整处理，可以使得在各向异性蚀刻之后形成的栅极电极21的宽度更薄。例如，在32nm工艺节点中，栅极电极21的宽度(栅极长度)可以被设置为20nm至30nm。
接下来，如图6中所示，在通过利用侧壁绝缘膜43以自对准方式形成延伸区域31E和32E、漏极区域31和源极区域32之后，形成接触区域31S、32S和21S。
具体而言，在通过低压CVD法将Si3N4形成为膜厚度为5nm至15nm的膜之后，通过执行各向异性蚀刻，在栅极电极21的侧表面上部分地形成侧壁绝缘膜43。之后，通过在5keV至10keV下以5至20×1014/cm2的浓度离子注入第二导电类型的不纯物质(磷、砷等等)来形成延伸区域31E和32E。由此，延伸区域31E和32E在偏离栅极电极21与在栅极电极21的侧表面上形成的Si3N4膜的宽度对应的量的位置处形成。所形成的延伸区域31E和32E可以通过抑制短沟道效应来抑制场效应晶体管的特性的变化。
随后，在通过等离子体CVD法间SiO2形成为膜厚度为10nm至30nm的膜并进一步通过等离子体CVD法将Si3N4形成为30nm至50nm的膜之后，执行各向异性蚀刻，从而在栅极电极21的侧表面上形成侧壁绝缘膜43。之后，通过在40keV至50keV下以1至2×1015/cm2的浓度离子注入第二导电类型的不纯物质(磷，砷等)来形成漏极区域31和源极区域32。此外，通过在1000℃下执行快速热退火(RTA)五秒钟，离子注入的不纯物质被激活。要注意的是，为了抑制不纯物质向非预期区域的扩散，也可以通过尖峰RTA执行不纯物质的激活。
此外，通过溅射法将镍(Ni)形成为膜厚度为6nm至8nm的膜，然后在300℃至450℃下执行RTA 10秒至60秒，漏极区域31、源极区域32和栅极电极21上的镍(Ni)与硅(Si)结合(执行所谓的硅化)，并且形成低电阻接触区域31S、32S和21S。使用H2SO4/H2O2去除元件分离层61等上的未反应的Ni。此外，包括CoSi2或NiSi的接触区域31S、32S和21S也可以通过将钴(Co)或镍铂(NiPt)而不是Ni形成为膜来形成。要注意的是，RTA的条件可以根据要制成硅化物的金属适当地设置。
要注意的是，与上述过程同时，构成诸如CMOS之类的逻辑电路的场效应晶体管也可以在与要在其中形成半导体存储元件1的区域不同的区域中形成。由此可以通过较少数量的过程制造其上混合安装有使用半导体存储元件1的存储器和诸如CMOS之类的逻辑电路的LSI。在这种情况下，在构成逻辑电路的场效应晶体管中，栅极绝缘膜不是由铁电体形成，而是由诸如氧化膜之类的绝缘材料形成。
接下来，如图7中所示，在第一半导体层42、栅极电极21和元件分离层61上的整个表面上方形成衬垫层44。
具体而言，通过等离子体CVD法将包括SiN的衬垫层44形成为10nm至50nm的膜厚度。此外，衬垫层44也可以通过低压CVD法或ALD法形成。
要注意的是，衬垫层44也可以形成为添加压缩应力或拉伸应力的层。
例如，在将衬垫层44形成为添加拉伸应力的层的情况下，可以通过以下来形成膜：将氮气(N2)气体(500cm3/min至2000cm3/min)、氨气(NH3)气体(500cm3/min至1500cm3/min)和单硅烷(SiH4)气体(50cm3/min至300cm3/min)供应进腔室，将半导体基板40的温度设置为200℃至400℃，将膜形成压力设置为0.67kPa至2.0kPa，将RF功率设置为50W至500W，并通过等离子体CVD方法引起化学反应。此外，在膜形成之后，通过供应氦气(He)气体(10L/min至20L/min)、将温度设置为400℃至600℃、将压力设置为0.67kPa至2.0kPa，并使用1kW至10kW的灯功率执行紫外线(UV)辐照处理，可以形成添加拉伸应力的衬垫层44。
此外，在将衬垫层44形成为添加压缩应力的层的情况下，可以通过执行膜形成来形成添加压缩应力的衬垫层44，通过以下来执行膜形成：将氢气(H2)气体(1000cm3/min至5000cm3/min)、氮气(N2)气体(500cm3/min至2500cm3/min)、氩气(Ar)气体(1000cm3/min至5000cm3/min)、氨气(NH3)气体(50cm3/min至250cm3/min)和三甲基硅烷((CH3)3SiH)气体(10cm3/min至50cm3/min)供应进腔室，将半导体基板40的温度设置为400℃至600℃，将膜形成压力设置为0.13kPa至0.67kPa，将RF功率设置为50W至500W，并通过等离子体CVD方法引起化学反应。
不过，以上仅仅是示例，并且根据本实施例的半导体存储元件1的衬垫层44的形成条件、应力和膜厚度不限于此。
随后，如图8中所示，在形成平坦化膜45之后，形成其中将形成与漏极区域31连接的接触插头51的开口51H。
具体而言，在通过由CVD方法将SiO2形成为具有500nm至1500nm的膜厚度的膜来形成平坦化膜45之后，通过CMP方法执行平坦化。随后，通过蚀刻平坦化膜45和衬垫层44，在漏极区域31上方形成开口51H，并暴露接触区域31S。
接下来，如图9中所示，形成其中将形成与源极区域32和第一半导体层42连接的接触插头52的开口52H。
具体而言，通过蚀刻平坦化膜45、衬垫层44和元件分离层61，在第一半导体层42和元件分离层61之间的边界附近形成开口52H，并且暴露接触区域的侧表面32S、源极区域32和第一半导体层42。
在这里，开口52H形成为不到达第二半导体层41。通过在将蚀刻分成多次的同时执行蚀刻，例如通过在蚀刻中执行蚀刻至衬垫层44的顶部，其中SiO2/SiN具有高选择比，并且然后，执行蚀刻至第一半导体层42，可以形成具有良好可控性的前述开口52H。
接下来，如图10中所示，在相应开口51H和52H中形成接触插头51和52之后，通过布线数据线53、位线54和字线55(未示出)，形成半导体存储器元件1。
具体而言，通过CVD方法在开口51H和52H中将钛(Ti)和氮化钛(TiN)形成为膜，并且然后将钨(W)形成为膜并通过CMP方法执行平坦化，形成接触插头51和52。要注意的是，Ti和TiN可以通过使用离子金属等离子体(IMP)的溅射法等形成膜。此外，可以使用整个表面回蚀代替CMP方法来执行平坦化。
随后，通过镶嵌(damascene)方法，使用铜(Cu)执行布线，并且形成数据线53、位线54和字线55(未示出)。此外，在半导体基板40中形成诸如CMOS电路之类的逻辑电路的情况下，可以同时执行逻辑电路的布线。数据线53、位线54、字线55(未示出)等的布线可以是多层布线，并且可以适当地采用适用的配置。此外，这些线可以由铝(Al)形成。
根据上述过程，可以形成根据本实施例的半导体存储元件1。
[1.4.修改示例]
随后，将参考图11至13描述根据本实施例的修改示例的半导体存储元件的结构和制造方法。图11是图示根据这个修改示例的半导体存储元件的层堆叠结构的横截面图。要注意的是，图11中由“A”指示的横截面图示了沿图1中AA线切割的横截面，并且图11中由“B”指示的横截面图示了沿图1中的BB线切割的横截面。
要注意的是，因为除了下面将描述的配置之外的配置与图2中描述的配置基本类似，并且用相同的标号表示，因此在这里描述将被省略。
如图11中所示，在根据这个修改示例的半导体存储元件中，元件分离层61的与第一半导体层42接触的一部分被除去并且设置开口81，并且接触区域32S是从源极区域32的前表面起在第一半导体层42的面向开口81的侧表面上设置的。此外，在元件分离层61中设置的开口81由在第一半导体层42上设置的衬垫层44填充。
开口81在元件分离层61中与第一半导体层42接触的区域中设置，并且暴露源极区域32和第一半导体层42的侧表面。通过设置开口81，如后面描述的，可以从源极区域32的前表面起在第一半导体层42的侧表面上形成接触区域32S。
在这里，开口81的深度被设置为使得第二半导体层41的侧表面不暴露的程度的深度。在通过开口81暴露第二半导体层41的侧表面的情况下，接触区域32S从源极区域32的前表面起在第一半导体层42和第二半导体层41的侧表面上形成。这可以有可能使得施加到接触插头56的电压经由第二半导体层41干扰相邻的半导体存储元件，这不是优选的。
接触区域32S由高熔点金属(诸如Ni之类)和构成第一半导体层42的半导体的合金形成，并且由例如NiSi的高熔点金属硅化物形成。换句话说，通过在第一半导体层42上将诸如Ni之类的高熔点金属形成为膜并执行合金化来形成接触区域32S。
因此，通过在第一半导体层42上将诸如Ni之类的高熔点金属形成为膜，在元件分离层61中设置开口81之后，还可以在源极区域32和第一半导体层42的暴露侧表面上形成接触区32S。由此，可以从源极区域32的前表面起在第一半导体层42的面向开口81的侧表面上形成接触区域32S。通过接触区域32S，可以从接触插头56到源极区32和第一半导体层42形成低电阻传导路径。
接触插头56被设置成穿透衬垫层44和平坦化膜45，并且通过与接触区域32S接触而电连接位线54和源极区域32。此外，接触插头56可以经由接触区域32S电连接位线54和第一半导体层42。与接触插头51类似，例如，接触插头56可以由诸如钛(Ti)或钨(W)之类的低电阻金属或诸如氮化钛(TiN)之类的金属化合物形成。此外，接触插头56可以形成为包括多个层的层堆叠结构，并且可以形成为例如包括Ti或TiN和W的层堆叠结构。
根据按照这个修改示例的半导体存储元件，即使不使接触插头56与第一半导体层42直接接触，第一半导体层42和位线54也可以经由接触区域32S电连接，其中接触区域32S被设置成延伸到第一半导体层42的侧表面。
随后，将参考图12和13描述根据这个修改示例的半导体存储元件的制造方法。图12和13是描述根据这个修改示例的半导体存储元件的制造过程的横截面图。
首先，执行与使用图3至5描述的过程类似的过程。之后，如图6中所示，在延伸区域31E和32E、漏极区域31和源极区域32通过利用侧壁绝缘膜43以自对准方式形成之后，在第一半导体层42和元件分离层61上形成图案化的抗蚀剂层74。
具体而言，在通过低压CVD法将Si3N4形成为膜厚度为5nm至15nm的膜之后，通过执行各向异性蚀刻，在栅极电极21的侧表面上部分地形成侧壁绝缘膜43。之后，通过在5keV至10keV下以5至20×1014/cm2的浓度离子注入第二导电类型的不纯物质(磷、砷等等)来形成延伸区域31E和32E。由此，延伸区域31E和32E在与栅极电极21偏移与在栅极电极21的侧表面上形成的Si3N4膜的宽度对应的量的位置处形成。
随后，在通过等离子体CVD法将SiO2形成为膜厚度为10nm至30nm的膜并进一步通过等离子体CVD法将Si3N4形成30nm至50nm的膜之后，执行各向异性蚀刻，从而在栅极电极21的侧表面上形成侧壁绝缘膜43。之后，通过在40keV至50keV下以1至2×1015/cm2的浓度离子注入第二导电类型的不纯物质(磷、砷等等)来形成漏极区域31和源极区域32。此外，通过在1000℃下执行快速热退火(RTA)5秒钟，离子注入的不纯物质被激活。要注意的是，为了抑制不纯物质向非预期区域的扩散，也可以通过尖峰RTA来执行不纯物质的激活。
接下来，在通过旋涂法等在第一半导体层42和元件分离层61上形成抗蚀剂层74之后，使用光刻执行图案化，使得第一半导体层42与元件分离层61之间的边界附近被打开。此外，通过使用湿蚀刻(所述湿蚀刻使用氢氟酸)或者使用具有高选择比的Si/SiO2的干蚀刻执行蚀刻，仅蚀刻由抗蚀剂层74的开口暴露的元件分离层61，并且在元件分离层61中形成开口81。在这个时候，优选的是通过适当地控制蚀刻率等将开口81的深度控制到不暴露第二半导体层41的侧表面的程度。
接下来，如图13中所示，在除去抗蚀剂层74之后，形成接触区域31S、32S和21S。
具体而言，首先，除去第一半导体层42和元件分离层61的抗蚀剂层74。随后，通过溅射法将镍(Ni)形成为膜厚度为6nm至8nm的膜，并然后在300℃至450℃下执行RTA 10秒至60秒，漏极区域31、源极区域32和栅极电极21上的镍(Ni)与硅(Si)结合(执行所谓的硅化)，并且形成低电阻接触区域31S、32S和21S。在这里，在根据这个修改示例的半导体存储元件中，源极区域32和第一半导体层42的侧表面通过开口81暴露。因此，接触区域32S从源极区域32的前表面起在第一半导体层42的侧表面上形成。
此外，使用H2SO4/H2O2除去元素分离层61等上未反应的Ni。此外，包括CoSi2或NiSi的接触区域31S、32S和21S也可以通过将钴(Co)或镍铂(NiPt)代替Ni形成为膜来形成。要注意的是，RTA的条件可以根据要制成硅化物的金属适当地设置。
随后，通过经过与使用图7至10描述的过程类似的过程，可以形成根据这个修改示例的半导体存储元件。
<2.第二实施例>
接下来，将参考图14描述根据本公开第二实施例的半导体器件的平面结构。图14是图示根据本实施例的半导体器件100的平面结构的平面图。
如图14中所示，例如，根据本实施例的半导体器件100是LSI等，在其上存储设备10、逻辑电路200和控制电路300混合安装在一个基板(芯片)上。例如，在一个芯片上混合安装有多种类型的电路的这种LSI也被称为片上系统(SoC)。此外，模拟电路可以混合安装在根据本实施例的半导体器件100上。例如，根据本实施例，射频(RF)电路、电源电路、输入/输出(I/O)端口、传感器、其它存储器电路等可以混合安装在半导体器件100上。
存储设备10是包括根据第一实施例的半导体存储元件1的存储设备。具体而言，存储设备10是其中根据第一实施例的多个半导体存储元件1以矩阵布置并且存储例如在逻辑电路200中使用的各种参数和程序的存储设备。
逻辑电路200是包括例如包括n型MOSFET和p型MOSFET的互补MOS(CMOS)电路的算术处理电路。例如，逻辑电路200基于存储在存储设备10中的各种参数和程序来执行信息的算术处理。控制电路300控制作为半导体器件100的构成部分的逻辑电路200和存储设备10。
根据按照本实施例的半导体器件100，具有不同功能的各种电路可以集中安装在一个芯片上。因此，半导体器件100可以更小型化。此外，根据按照本实施例的半导体器件100，与在不同芯片上设置有各种电路的情况相比，可以使布线长度更短。因此，可以在降低功耗的同时将操作速度增加到更高的速度。
此外，在根据本实施例的半导体器件100中，逻辑电路200可以在绝缘层和半导体层顺序堆叠在支撑基板上的区域上设置。绝缘层和半导体层顺序堆叠在作为支撑基板的半导体基板上的结构也被称为绝缘体上硅(SOI)结构，并且当形成场效应晶体管时生成的半导体基板的浮动电容可以通过将绝缘层掩埋在半导体层下面来减小。此外，在操作场效应晶体管的情况下，可以防止从漏极电极到半导体基板发生的漏电流。
要注意的是，SOI结构被分类为其中绝缘层上的半导体层的膜厚度为5nm至20nm或更小的全耗尽SOI(FDSOI)以及其中绝缘层上的半导体层的膜厚度厚小于20nm的部分耗尽SOI(PDSOI)。根据本实施例的半导体器件100可以使用它们两者。
[2.2.半导体器件的层堆叠结构]
随后，将参考图15描述根据本实施例的半导体器件100的层堆叠结构。图15是图示根据本实施例的半导体器件100中设置的场效应晶体管的层堆叠结构的横截面图。要注意的是，图15中由“A”指示的横截面图示了通过切割要在存储设备10中设置的场效应晶体管而获得的横截面，并且图15中由“B”指示的横截面图示了通过切割要在逻辑电路200等中设置的场效应晶体管2获得的横截面。
如图15中所示，在要在根据本实施例的半导体器件100中设置的场效应晶体管中，要在存储设备10(即，半导体存储元件1)中设置的场效应晶体管如第一实施例中所描述的。因此，在这里描述将被省略。
另一方面，要在逻辑电路200中设置的场效应晶体管2进一步在顺序堆叠在第一半导体层42上的掩埋绝缘层91和第三半导体层92上设置。
场效应晶体管2可以是一般的场效应晶体管，并且该结构没有特别限制。例如，场效应晶体管2可以具有与要在存储设备10(即，半导体存储元件1)中设置的场效应晶体管类似的结构。在这种情况下，因为场效应晶体管2可以与半导体存储元件1同时形成，所以可以缩短制造过程。
更具体而言，场效应晶体管2包括经由栅极绝缘膜222在第三半导体层92上设置的栅极电极221，在隔着栅极电极221的两侧上在第三半导体层92上设置的漏极区域231和源极区域232，在漏极区域231和源极区域232与栅极电极221之间设置的延伸区域231E和232E，以及分别在漏极区域231、源极区域232和栅极电极221的前表面上设置的接触区域231S、232S和221S。此外，侧壁绝缘膜243在栅极电极221的侧表面上设置，并且栅极电极221和第三半导体层92由衬垫层244和平坦化膜245覆盖。此外，漏极电极257经由接触插头251连接到漏极区域231的接触区域231S，并且源极电极258经由接触插头252连接到源极区域232的接触区域232S。
因为这些配置基本上类似于图2中描述的配置，因此在这里将省略描述。不过，场效应晶体管2的栅极绝缘膜222不是由铁电材料形成，而是由诸如氧化硅(SiO2)之类的绝缘材料形成。
掩埋绝缘层91在半导体基板40内部设置，并且由绝缘材料形成。换句话说，第三半导体层92在半导体基板40中在掩埋绝缘层91的上侧的设置，并且第一半导体层42和第二半导体层41在半导体基板40中在掩埋绝缘层91的下侧的设置。例如，掩埋绝缘层91可以是通过借助氧的离子注入氧化半导体基板40的部分层而获得的氧化物层。此外，掩埋绝缘层91可以是通过在半导体基板的前表面上形成然后粘附到另一半导体基板而被半导体基板40夹在中间的氧化物层。
第三半导体层92是第一导电类型的层，并且在半导体基板40中在掩埋绝缘层91的上侧设置。具体而言，第三半导体层92通过将第一导电类型的不纯物质(例如，诸如硼(B)之类的p型不纯物质)引入到半导体基板40的掩埋绝缘层91的上侧而形成。
场效应晶体管2在其中设置有掩埋绝缘层91的区域上设置。因为设置了掩埋绝缘层91，所以场效应晶体管2可以减小在第三半导体层92之间生成的浮动电容。此外，因为设置有掩埋绝缘层91，所以场效应晶体管2可以防止漏电流从第三半导体层92流到第一半导体层42。
要注意的是，构成半导体存储元件1的场效应晶体管不需要在掩埋绝缘层91上设置。此外，在其中第三半导体层92的膜厚度为5nm至20nm的FDSOI基板中，因为漏极区域31和源极区域32直至与掩埋绝缘层91接触的区域形成，所以变得难以电连接到栅极绝缘膜22正下方的第三半导体层92。因此，优选的是在其中设置构成半导体存储元件1的场效应晶体管的区域中不使用FDSOI基板。
[2.3.半导体器件的制造方法]
接下来，将参考图16至21描述根据本实施例的半导体器件100的制造方法。图16至21是描述根据本实施例的半导体器件100的制造过程的横截面图。要注意的是，在图16至21中，类似于图15，仅示出了要在存储设备10中设置的场效应晶体管，以及要在逻辑电路200等中设置的场效应晶体管2。
首先，如图16中所示，准备在其上依次堆叠掩埋绝缘层91和第三半导体层92的半导体基板40(所谓的SOI基板)。例如，半导体基板40和第三半导体层92的组分是Si，掩埋绝缘层91的组分可以是SiO2。要注意的是，第三半导体层92的膜厚度没有特别限制，并且半导体基板40可以是FDSOI基板或者可以是PDSOI基板。
接下来，如图17中所示，在除去其中要设置存储设备10的区域中的掩埋绝缘层91和第三半导体层92之后，形成绝缘层71和72，此外，形成元件分离层61。
具体而言，通过在仅打开其中要设置存储设备10的区域之后执行各向异性蚀刻，使用通过光刻图案化的抗蚀剂，除去在其中要设置存储设备10的区域中的掩埋绝缘层91和第三半导体层92。
随后，在半导体基板40和第三半导体层92上形成具有不同组分的绝缘层71和72之后，激活区域62(在后续过程中将在其中形成半导体存储元件1或场效应晶体管2的区域)通过图案化的抗蚀剂被保护，并且以350nm至400nm的深度蚀刻绝缘层71和72、半导体基板40和第三半导体层92。
要注意的是，绝缘层71是通过对包括Si的半导体基板40执行干氧化而形成的SiO2膜，并且绝缘层72是通过低压化学气相沉积(CVD)方法形成的Si3N4膜。
之后，通过将SiO2形成为膜厚度为650nm至700nm的膜，填充通过蚀刻形成的开口，并形成元件分离层61。例如，高密度等离子体CVD方法可以被用于SiO2的膜形成。根据这种方法，可以形成具有更好的不均匀涂布性并且精确的SiO2膜作为元件分离层61。
随后，通过使用化学机械抛光(CMP)方法抛光绝缘层72和元件分离层61来平坦化半导体基板40和第三半导体层92的表面。要注意的是，通过CMP的抛光优选地被执行到可以除去在绝缘层72上形成的元件分离层61的程度。此外，通过在通过CMP进行抛光之前使用通过光刻等图案化的抗蚀剂等选择性地蚀刻突出区域，可以减少整个基板中的不均匀性。
接下来，如图18中所示，在除去绝缘层72之后，执行不纯物质掺杂，并且形成第一半导体层42和第二半导体层41，此外，将第三半导体层92制成第一导电类型。
具体而言，首先，使用热磷酸等除去绝缘层72。要注意的是，在除去绝缘层72之前，半导体基板40可以在N2、O2或H2/O2环境下退火。这可以使元件分离层61成为更精确的膜。此外，激活区域62的拐角可以是圆形的。
随后，在通过进一步氧化包括Si的半导体基板40约10nm以使作为SiO2膜的绝缘层71生长之后，通过将第一导电类型的不纯物质(例如，硼等等)离子注入到与激活区域62对应的区域来形成第一半导体层42。随后，通过将第二导电类型的不纯物质(例如，磷、砷等等)离子注入到与激活区域62对应的区域来形成第二半导体层41。此外，通过将第一导电类型的不纯物质(例如，硼等等)离子注入到要在后续过程中在其中形成场效应晶体管2的区域，将第三半导体层92转换为第一导电类型。
接下来，如图19中所示，在第一半导体层42和第三半导体层92上形成氧化膜75和电极层76之后，除去第一半导体层42上的氧化膜75和电极层76。
具体而言，在使用氢氟酸溶液等剥离绝缘层71之后，通过使用干O2或湿O2的热氧化、快速热(RT)氧化或现场水汽生成(In-Situ Stream Generation,ISSG)方法在第一半导体层42和第三半导体层92上形成膜厚度为1.5nm至3.0nm的氧化膜75。之后，通过使用SiH4气体在580℃至620℃的膜形成温度下执行的低压CVD法在氧化膜75上将多晶硅形成为膜厚度为50nm至150nm的膜，并且形成电极层76。
接下来，通过使用通过光刻图案化的抗蚀剂打开在其中形成第一半导体层42的区域(即，将要在其中形成半导体存储元件1的区域)，并且执行各向异性蚀刻，第一半导体层42上的氧化膜75和电极层76被除去。例如，可以通过使用HBr或Cl基气体的干蚀刻来执行各向异性蚀刻。
随后，如图20中所示，形成栅极绝缘膜22，并在栅极绝缘膜22上形成栅极电极21。
具体而言，使用快速热氧化(RTO)处理、氧等离子体处理、使用含有过氧化氢的化学溶液的处理等，将包含SiO2的基底形成为0.5nm至1.5nm的膜厚度。随后，通过CVD方法、原子层沉积(ALD)方法等将作为高介电构件的氧化铪(HfOx)形成为膜。由此形成栅极绝缘膜22。
要注意的是，可以使用氧化锆(ZrOx)、氧化铪锆(HfZrOx)等代替氧化铪。此外，这些高介电构件可以用镧(La)、硅(Si)、钆(Gd)等掺杂。
接下来，在使用溅射方法、CVD方法、ALD方法等将TiN或TaN形成为5nm至20nm的膜厚度之后，通过使用SiH4气体的低压CVD方法，将多晶硅形成为膜厚度为50nm至150nm的膜。此外，通过使用通过光刻图案化的抗蚀剂作为掩模执行各向异性蚀刻，形成栅极电极21。要注意的是，通过在这个时候执行的各向异性蚀刻，在其中设置电极层76的区域(即，将在其中形成场效应晶体管2的区域)中形成的栅极绝缘膜22和栅极电极21也被除去。
接下来，如图21中所示，通过光刻来图案化氧化膜75和电极层76，形成栅极绝缘膜222和栅极电极221。
具体而言，通过使用通过光刻图案化的抗蚀剂作为掩模对氧化膜75和电极层76执行各向异性蚀刻来形成栅极电极21。要注意的是，在这个时候，在其中形成第一半导体层42的区域(即，将在其中形成半导体存储元件1的区域)自然地被抗蚀剂保护。
随后，通过经过与使用图6至10描述的过程类似的过程，可以形成根据本实施例的半导体器件100。根据上述过程，因为可以同时形成要在半导体器件100的存储设备10中设置的半导体存储元件1和要在逻辑电路200等中设置的场效应晶体管2，所以半导体器件100的制造过程可以缩短。此外，可以增加要在逻辑电路200等中设置的场效应晶体管2的操作速度，并且可以降低功耗。
<3.结论>
如上所述，根据本公开第一实施例的半导体存储元件1可以在元件内部设置的接触插头52处控制第一半导体层42的电位，并控制栅极绝缘膜22的残余极化。这使得根据第一实施例的半导体存储元件1能够以更高的速度操作。此外，因为根据第一实施例的半导体存储元件1可以控制栅极绝缘膜22的残余极化，所以在为每个元件设置的接触插头52处可以消除元件之间的干扰，并且启用独立的操作。
此外，在根据本公开第二实施例的半导体器件100中，包括根据第一实施例的半导体存储元件1的存储设备10和包括场效应晶体管等的逻辑电路200可以混合安装在一个芯片上。这可以进一步减小根据第二实施例的半导体器件100的尺寸。
此外，根据本公开，还可以提供包括根据第一实施例的包括半导体存储元件1的存储设备10的电子设备，或者包括根据第二实施例的半导体器件100的电子设备。作为这种电子设备，例如，个人计算机、各种显示设备(诸如液晶显示设备和有机电致发光显示设备之类)、移动电话、智能电话、游戏设备、物联网(IoT)设备等可以被例示。
以上已经参考附图描述了本公开的(一个或多个)优选实施例，但是本公开不限于上述示例。本领域技术人员可以在所附权利要求的范围内找到各种替代和修改，并且应当理解的是，它们将自然地落入本公开的技术范围内。
另外，本说明书中描述的效果仅仅是说明性的或示例性的效果，而不是限制性的。即，连同或代替上述效果，根据本公开的技术可以实现根据本说明书的描述对本领域技术人员清楚的其它效果。
此外，本技术还可以如下配置。
(1)一种半导体存储元件，包括：
第一导电类型的第一半导体层；
第二导电类型的第二半导体层，在第一半导体层下方设置；
栅极电极，在第一半导体层上设置；
栅极绝缘膜，在第一半导体层和栅极电极之间设置；
第二导电类型的漏极区域，在栅极电极的一侧上的第一半导体层中设置；
第二导电类型的源极区域，在隔着栅极电极在面对所述一侧的另一侧上的第一半导体层中设置；以及
位线，被配置为与源极区域和第一半导体层两者电连接。
(2)如(1)所述的半导体存储元件，还包括：
绝缘的元件分离层，在半导体存储元件和另一个元件之间设置，并且被配置为与所述另一个元件电分离。
(3)如(2)所述的半导体存储元件，其中元件分离层被设置至比第一半导体层深的区域，并且第二半导体层被设置至比元件分离层深的区域。
(4)如(2)或(3)所述的半导体存储元件，其中位线经由在元件分离层和第一半导体层之间的边界处设置的接触插头与源极区域和第一半导体层两者连接。
(5)如(4)所述的半导体存储元件，其中接触插头被设置至不到达第二半导体层的深度。
(6)如(1)至(3)中任一项所述的半导体存储元件，其中位线经由从源极区域起在第一半导体层的侧表面上方设置的接触区域与源极区域和第一半导体层两者连接。
(7)如(1)至(6)中任一项所述的半导体存储元件，其中栅极绝缘膜的至少一部分是铁电材料。
(8)如(1)至(7)中任一项所述的半导体存储元件，还包括：
衬垫层，在栅极电极和第一半导体层上设置，并且被配置为增加压缩应力或拉伸应力。
(9)如(8)所述的半导体存储元件，其中压缩应力或拉伸应力的大小为1GPa或更多。
(10)一种半导体器件，包括：
存储设备，其中半导体存储元件布置成矩阵，
其中所述半导体存储元件中的每一个半导体存储元件包括
第一导电类型的第一半导体层；
第二导电类型的第二半导体层，在第一半导体层下方设置；
栅极电极，在第一半导体层上设置；
栅极绝缘膜，在第一半导体层和栅极电极之间设置；
第二导电类型的漏极区域，在栅极电极的一侧上的第一半导体层中设置；
第二导电类型的源极区域，隔着栅极电极在面对所述一侧的另一侧上的第一半导体层中设置；以及位线，被配置为与源极区域和第一半导体层两者电连接。
(11)如(10)所述的半导体器件，还包括：
逻辑电路，在与存储设备相同的基板上设置。
(12)如(11)所述的半导体器件，其中逻辑电路在其中绝缘层和半导体层顺序堆叠在支撑基板上的区域上设置。
(13)一种电子设备，包括：
存储设备，其中半导体存储元件布置成矩阵，
其中所述半导体存储元件中的每一个半导体存储元件包括
第一导电类型的第一半导体层；
第二导电类型的第二半导体层，在第一半导体层下方设置；
栅极电极，在第一半导体层上设置；
栅极绝缘膜，在第一半导体层和栅极电极之间设置；
第二导电类型的漏极区域，在栅极电极的一侧上的第一半导体层中设置；
第二导电类型的源极区域，隔着栅极电极在面对所述一侧的另一侧上的第一半导体层中设置；以及位线，被配置为与源极区域和第一半导体层两者电连接。
(14)一种半导体存储元件的制造方法，该制造方法包括：
形成第一导电类型的第一半导体层和要在第一半导体层下方设置的第二导电类型的第二半导体层的过程；
在第一半导体层上形成栅极绝缘膜的过程；
在栅极绝缘膜上形成栅极电极的过程；
在栅极电极的一侧上的第一半导体层中形成第二导电类型的漏极区域，并且隔着栅极电极在面对所述一侧的另一侧上的第一半导体层中形成第二导电类型的源极区域的过程；以及
形成被配置为与源极区域和第一半导体层两者电连接的位线的过程。
(15)如(14)所述的半导体存储元件的制造方法，还包括：
在形成第一半导体层和第二半导体层之前形成绝缘的元件分离层的过程，所述绝缘的元件分离层被配置为将半导体存储元件与另一个元件电分离。
(16)如(15)所述的半导体存储元件的制造方法，其中源极区域和第一半导体层两者以及位线通过在元件分离层和第一半导体层之间的边界处形成接触插头而电连接。
(17)如(15)所述的半导体存储元件的制造方法，其中源极区域和第一半导体层两者以及位线通过蚀刻元件分离层、暴露第一半导体层和源极区域的侧表面、以及从源极区域起在第一半导体层的侧表面上方形成接触区域而电连接。
(18)如(14)至(17)中任一项所述的半导体存储元件的制造方法，还包括：
在形成第一半导体层和第二半导体层之前除去顺序堆叠在支撑基板上的绝缘层和半导体层的过程。
标号列表
1 半导体存储元件
10 存储设备
21 栅极电极
22 栅极绝缘膜
31 漏极区域
32 源极区域
21S、31S、32S 接触区域
31E、32E 延伸区域
40 半导体基板
41 第二半导体层
42 第一半导体层
43 侧壁绝缘膜
44 衬垫层
45 平坦化膜
51、52、56 接触插头
53 数据线
54 位线
55 字线
61 元件分离层
91 掩埋绝缘层
92 第三半导体层
100 半导体器件
200 逻辑电路

Claims (18)

1.一种半导体存储元件，包括：
第一导电类型的第一半导体层；
第二导电类型的第二半导体层，在第一半导体层下方设置；
栅极电极，在第一半导体层上设置；
栅极绝缘膜，在第一半导体层和栅极电极之间设置；
第二导电类型的漏极区域，在栅极电极的一侧上的第一半导体层中设置；
第二导电类型的源极区域，在隔着栅极电极在面对所述一侧的另一侧上的第一半导体层中设置；以及
位线，被配置为与源极区域和第一半导体层两者电连接。
2.如权利要求1所述的半导体存储元件，还包括：
绝缘的元件分离层，在半导体存储元件和另一个元件之间设置，并且被配置为与所述另一个元件电分离。
3.如权利要求2所述的半导体存储元件，其中元件分离层被设置至比第一半导体层深的区域，并且第二半导体层被设置至比元件分离层深的区域。
4.如权利要求2所述的半导体存储元件，其中位线经由在元件分离层和第一半导体层之间的边界处设置的接触插头与源极区域和第一半导体层两者连接。
5.如权利要求4所述的半导体存储元件，其中接触插头被设置至不到达第二半导体层的深度。
6.如权利要求1所述的半导体存储元件，其中位线经由从源极区域起在第一半导体层的侧表面上方设置的接触区域与源极区域和第一半导体层两者连接。
7.如权利要求1所述的半导体存储元件，其中栅极绝缘膜的至少一部分是铁电材料。
8.如权利要求1所述的半导体存储元件，还包括：
衬垫层，在栅极电极和第一半导体层上设置，并且被配置为增加压缩应力或拉伸应力。
9.如权利要求8所述的半导体存储元件，其中压缩应力或拉伸应力的大小为1GPa或更多。
10.一种半导体器件，包括
存储设备，其中半导体存储元件布置成矩阵，
其中所述半导体存储元件中的每一个半导体存储元件包括
第一导电类型的第一半导体层；
第二导电类型的第二半导体层，在第一半导体层下方设置；
栅极电极，在第一半导体层上设置；
栅极绝缘膜，在第一半导体层和栅极电极之间设置；
第二导电类型的漏极区域，在栅极电极的一侧上的第一半导体层中设置；
第二导电类型的源极区域，隔着栅极电极在面对所述一侧的另一侧上的第一半导体层中设置；以及
位线，被配置为与源极区域和第一半导体层两者电连接。
11.如权利要求10所述的半导体器件，还包括：
逻辑电路，在与存储设备相同的基板上设置。
12.如权利要求11所述的半导体器件，其中逻辑电路在其中绝缘层和半导体层顺序堆叠在支撑基板上的区域上设置。
13.一种电子设备，包括：
存储设备，其中半导体存储元件布置成矩阵，
其中所述半导体存储元件中的每一个半导体存储元件包括
第一导电类型的第一半导体层；
第二导电类型的第二半导体层，在第一半导体层下方设置；
栅极电极，在第一半导体层上设置；
栅极绝缘膜，在第一半导体层和栅极电极之间设置；
第二导电类型的漏极区域，在栅极电极的一侧上的第一半导体层中设置；
第二导电类型的源极区域，隔着栅极电极在面对所述一侧的另一侧上的第一半导体层中设置；以及
位线，被配置为与源极区域和第一半导体层两者电连接。
14.一种半导体存储元件的制造方法，所述制造方法包括：
形成第一导电类型的第一半导体层和要在第一半导体层下方设置的第二导电类型的第二半导体层的过程；
在第一半导体层上形成栅极绝缘膜的过程；
在栅极绝缘膜上形成栅极电极的过程；
在栅极电极的一侧上的第一半导体层中形成第二导电类型的漏极区域，并且隔着栅极电极在面对所述一侧的另一侧上的第一半导体层中形成第二导电类型的源极区域的过程；以及
形成被配置为与源极区域和第一半导体层两者电连接的位线的过程。
15.如权利要求14所述的半导体存储元件的制造方法，还包括：
在形成第一半导体层和第二半导体层之前形成绝缘的元件分离层的过程，所述绝缘的元件分离层被配置为将半导体存储元件与另一个元件电分离。
16.如权利要求15所述的半导体存储元件的制造方法，其中源极区域和第一半导体层两者以及位线通过在元件分离层和第一半导体层之间的边界处形成接触插头而电连接。
17.如权利要求15所述的半导体存储元件的制造方法，其中源极区域和第一半导体层两者以及位线通过蚀刻元件分离层、暴露第一半导体层和源极区域的侧表面、以及从源极区域起在第一半导体层的侧表面上方形成接触区域而电连接。
18.如权利要求14所述的半导体存储元件的制造方法，还包括：
在形成第一半导体层和第二半导体层之前除去顺序堆叠在支撑基板上的绝缘层和半导体层的过程。
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