CN108564920A - 一种像素电路及显示装置 - Google Patents

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Abstract

本发明公开了一种像素电路及显示装置，像素电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、驱动晶体管、第一电容和第二电容，通过晶体管和电容之间的配合，通过源跟随的方式来补偿驱动晶体管的阈值电压，使得驱动晶体管生成的用于驱动发光元件发光的驱动电流，与驱动晶体管本身的阈值电压无关，进而补偿因工艺造成的阈值漂移缺陷，消除显示装置发光不均匀的问题，提高了显示装置发光的均匀性；此外，通过各个晶体管之间配合将驱动晶体管和发光元件的阳极进行复位，能够避免高低灰阶切换时阈值电压抓取不一致的情况，进而避免了残影和灰阶跳变后第一帧亮度不足的问题出现。

Description

一种像素电路及显示装置
技术领域
本发明涉及有机发光显示技术领域，更为具体的说，涉及一种像素电路及显示装置。
背景技术
随着多媒体的不断发展，有机发光二极管(Organic Light Emitting Diode，OLED)显示器以简单的结构和极佳的工作温度、对比度、视角等优势，在显示器市场中受到瞩目。有机发光二极管显示器包括无源矩阵OLED显示器和有源矩阵OLED显示器，而有源矩阵OLED显示器由于功耗低被广泛使用。参考图1所示，为有机发光二极管显示器中一种现有的像素电路的电路图，现有的像素电路采用3T1C结构，即包括三个P型晶体管和一个电容。其中，现有的像素电路工作时，晶体管T1通过控制信号S1的控制，将复位电压Vinit传输至发光二极管OLED的阳极进行复位；而后通过扫描线S1提供的信号控制晶体管T1导通，并通过与晶体管T1相连的数据线提供的数据电压Vdata，数据电压Vdata被存储于电容C中，以维持一个周期内发光二极管OLED电流的稳定，其中，晶体管T2作为电流驱动晶体管，为发光二极管OLED提供发光用电流。
但是由于制造工艺的影响，同一显示装置中的各个像素电路中的用于驱动发光二极管发光的晶体管的阈值电压不同，因此会导致对多个像素电路施加同一数据电压时，流经该多个像素电路中发光二极管的电流有差异，进而出现显示装置发光不均匀的现象。
发明内容
有鉴于此，本发明提供了一种像素电路及显示装置，解决了驱动晶体管的阈值电压对驱动电流的影响。
为实现上述目的，本发明提供的技术方案如下：
一种像素电路，用于驱动发光元件，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、驱动晶体管、第一电容和第二电容；
所述第一晶体管的栅极连接至第一驱动信号，所述第一晶体管的第一电极连接至所述阳极电压，所述第一晶体管的第二电极连接至所述驱动晶体管的源极；
所述第二晶体管的栅极连接至第二驱动信号，所述第二晶体管的第一电极连接至数据电压，所述第二晶体管的第二电极连接至所述驱动晶体管的源极；
所述第三晶体管的栅极连接至第三驱动信号，所述第三晶体管的第一电极连接至所述第一电容的第二极板，所述第三晶体管的第二电极连接至所述第二电容的第二极板和所述驱动晶体管的栅极，所述第一电容的第一极板连接至高电平电压；
所述第四晶体管的栅极连接至第四驱动信号，所述第四晶体管的第一电极连接至所述驱动晶体管的源极，所述第四晶体管的第二电极连接至所述第二电容的第一极板；
所述第五晶体管的栅极连接至第五驱动信号，所述第五晶体管的第一电极连接至第一低电平电压，所述第五晶体管的第二电极连接至所述第二电容的第二极板和所述驱动晶体管的栅极；
所述第六晶体管的栅极连接至第六驱动信号，所述第六晶体管的第一电极连接至第二低电平电压，所述第六晶体管的第二电极连接至所述驱动晶体管的漏极和所述发光元件的阳极，所述发光元件的阴极连接至阴极电压。
相应的，本发明还提供了一种显示装置，所述显示装置包括上述的像素电路。
相较于现有技术，本发明提供的技术方案至少具有以下优点：
本发明提供的一种像素电路及显示装置，像素电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、驱动晶体管、第一电容和第二电容，通过晶体管和电容之间的配合，通过源跟随的方式来补偿驱动晶体管的阈值电压，使得驱动晶体管生成的用于驱动发光元件发光的驱动电流，与驱动晶体管本身的阈值电压无关，进而补偿因工艺造成的阈值漂移缺陷，消除显示装置发光不均匀的问题，提高了显示装置发光的均匀性；此外，通过各个晶体管之间配合将驱动晶体管和发光元件的阳极进行复位，能够避免高低灰阶切换时阈值电压抓取不一致的情况，进而避免了残影和灰阶跳变后第一帧亮度不足的问题出现。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中一种像素电路的结构示意图；
图2为本申请实施例一提供的一种像素电路的结构示意图；
图3为图2提供的像素电路的驱动信号的时序图；
图4为图3中T1阶段的电流通路示意图；
图5为图3中T2阶段的电流通路示意图；
图6为图3中T3阶段的电流通路示意图；
图7为图3中T4阶段的电流通路示意图；
图8为本申请实施例一提供的另一种像素电路的结构示意图；
图9为本申请实施例二提供的一种像素电路的结构示意图；
图10为图9提供的像素电路的驱动信号的时序图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
正如背景技术所述，但是由于制造工艺的影响，同一显示装置中的各个像素电路中的用于驱动发光二极管发光的晶体管的阈值电压不同，因此会导致对多个像素电路施加同一数据电压时，流经该多个像素电路中发光二极管的电流有差异，进而出现显示装置发光不均匀的现象。
基于此，本申请实施例提供了一种像素电路及显示装置，解决了驱动晶体管的阈值电压对驱动电流的影响。为实现上述目的，本申请实施例提供的技术方案如下，具体结合图2至图10对本申请提供的技术方案进行详细的说明。
实施例一
结合图2～7所示，对本申请实施例一提供的一种像素电路进行详细说明，参考图2所示，为本申请实施例一提供的一种像素电路的结构示意图，其中，像素电路用于驱动发光元件OLED，发光元件OLED为发光二极管，像素电路包括：
第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、驱动晶体管M0、第一电容C1和第二电容C2；
所述第一晶体管M1的栅极连接至第一驱动信号S1，所述第一晶体管M1的第一电极连接至所述阳极电压Vpvdd，所述第一晶体管M1的第二电极连接至所述驱动晶体管M0的源极；
所述第二晶体管M2的栅极连接至第二驱动信号S2，所述第二晶体管M2的第一电极连接至数据电压Vdata，所述第二晶体管M2的第二电极连接至所述驱动晶体管M0的源极；
所述第三晶体管M3的栅极连接至第三驱动信号S3，所述第三晶体管M3的第一电极连接至所述第一电容C1的第二极板，所述第三晶体管M3的第二电极连接至所述第二电容C2的第二极板和所述驱动晶体管M0的栅极，所述第一电容C1的第一极板连接至高电平电压Vgh；
所述第四晶体管M4的栅极连接至第四驱动信号S4，所述第四晶体管M4的第一电极连接至所述驱动晶体管M0的源极，所述第四晶体管M4的第二电极连接至所述第二电容C2的第一极板；
所述第五晶体管M5的栅极连接至第五驱动信号S5，所述第五晶体管M5的第一电极连接至第一低电平电压Vgl1，所述第五晶体管M5的第二电极连接至所述第二电容C2的第二极板和所述驱动晶体管M0的栅极；
所述第六晶体管M6的栅极连接至第六驱动信号S6，所述第六晶体管M6的第一电极连接至第二低电平电压Vgl2，所述第六晶体管M6的第二电极连接至所述驱动晶体管M0的漏极和所述发光元件OLED的阳极，所述发光元件的阴极连接至阴极电压Vpvee。
本申请实施例提供的第一电容C1主要起到在第三晶体管M3导通时电压保持的作用，以及，第二电容C2主要起到在第四晶体管M4导通时电压耦合的作用，其中，第一电容C1和第二电容C2呈并联方式相连接，彼此相互独立，使得像素电路更加稳定。
本申请实施例提供的第一晶体管M1和第三晶体管M3在像素电路驱动过程中需要同时导通或同时截止，因此，在本申请实施例提供的所述第一驱动信号S1与所述第三驱动信号S3的有效电平时序相同，有效电平即为控制晶体管导通的电平；其中，通过将第一驱动信号S1和第三驱动信号S3的有效电平时序设置为相同，能够同时控制各自相应的第一晶体管M1和第三晶体管M3导通，且在非有效电平时还能同时控制各自相应的第一晶体管M1和第三晶体管M3截止，达到第一晶体管M1和第三晶体管M3在像素电路驱动过程中需要同时导通或同时截止的驱动目的。
本申请实施例提供的第一晶体管M1和第三晶体管M3的导通条件可以相同，也可以不相同。其中，在本申请实施例提供的第一晶体管M1和第三晶体管M3的导通条件相同时，第一驱动信号S1和第三驱动信号S3为相同信号，第一驱动信号S1和第三驱动信号S3可以通过不同引线连接至不同电压端；优选的第一驱动信号S1和第三驱动信号S3可以通过同一引线连接至同一电压端，进而能够节省接线端口且便于电路布线。
本申请实施例提供的第五晶体管M5和第六晶体管M6在像素电路驱动过程中也可以设计为同时导通或同时截止，因此，在本申请实施例提供的所述第五驱动信号S5与所述第六驱动信号S6的有效电平时序相同，有效电平即为控制晶体管导通的电平；其中，通过将第五驱动信号S5和第六驱动信号S6的有效电平时序设置为相同，能够同时控制各自相应的第五晶体管M5和第六晶体管M6导通，且在非有效电平时还能同时控制各自相应的第五晶体管M5和第六晶体管M6截止，达到第五晶体管M5和第六晶体管M6在像素电路驱动过程中需要同时导通或同时截止的驱动目的。
本申请实施例提供的第五晶体管M5和第六晶体管M6的导通条件可以相同，也可以不相同。其中，在本申请实施例提供的第五晶体管M5和第六晶体管M6的导通条件相同时，第五驱动信号S5和第六驱动信号S6为相同的信号，第五驱动信号S5和第六驱动信号S6可以通过不同引线连接至不同电压端；优选的第五驱动信号S5和第六驱动信号S6可以通过同一引线连接至同一电压端，进而能够节省接线端口且便于电路布线。
下面对本申请图2所示的像素电路的驱动过程进行详细说明，参考图3所示，为图2提供的像素电路的驱动信号的时序图，本申请实施例提供的晶体管均以P型晶体管为例进行说明，以及，第五驱动信号S5和第六驱动信号S6通过同一引线连接至同一电压端。
参考图3所示，本申请实施例提供的所述像素电路驱动分为初始化阶段T1、阈值抓取阶段T2、写入数据阶段T3和发光阶段T4四个阶段；其中，图4为图3中T1阶段的电流通路示意图，图5为图3中T2阶段的电流通路示意图，图6为图3中T3阶段的电流通路示意图，图7为图3中T4阶段的电流通路示意图。
在所述初始化阶段T1，驱动所述第一晶体管M1、所述第三晶体管M3、所述第四晶体管M4、所述第五晶体管M5和所述第六晶体管M6导通，同时驱动所述第二晶体管M2截止，以驱动所述驱动晶体管M0导通；
结合图3和图4所示，在初始化阶段T1，第一驱动信号S1、第三驱动信号S3、第四驱动信号S4、第五驱动信号S5和第六驱动信号S6均为低电平，进而能够控制各自相应的第一晶体管M1、第三晶体管M3、第四晶体管M4、第五晶体管M5和第六晶体管M6导通；以及，第二驱动信号S2为高电平，以控制第二晶体管M2截止。
在初始化阶段T1，第一节点N1(即第三晶体管M3的第二电极、第五晶体管M5的第二电极、第二电容C2的第二极板和驱动晶体管M0的栅极的连接节点)的电压为第一低电平电压Vgh1，而第二节点N2(即第一晶体管M1的第二电极、第二晶体管M2的第二电极、第四晶体管M4的第一电极和驱动晶体管M0的源极的连接节点)的电压为阳极电压Vpvdd，进而能够使第一低电平电压Vgh1控制驱动晶体管M0导通；由于第三节点N3(即驱动晶体管M0的漏极、第六晶体管M6的第二电极和发光元件OLED的阳极的连接节点)的电压为第二低电平电压Vgh2，因此，驱动晶体管M0导通后的电流路径经过第三节点N3流向第二低电平电压Vgh2，而使得发光元件OLED不发光；此时，发光元件OLED的阳极与驱动晶体管M0的栅极、源极和漏极均进行了复位，能够避免高低灰阶切换时阈值电压抓取不一致的情况，进而避免了残影和灰阶跳变后第一帧亮度不足的问题出现。
本申请实施例提供的第一低电平电压Vgh1和第二低电平电压Vgh2可以为相同的低电平电压，对此为了节省布线可以通过同一引线连接至同一电压端。为便于描述，下面均以第一低电平电压Vgh1和第二低电平电压Vgh2相同进行描述，且低电平电压为Vgl。
在所述阈值抓取阶段T2，驱动所述第四晶体管M4、所述第五晶体管M5和所述第六晶体管M6导通，同时驱动所述第一晶体管M1、所述第二晶体管M2和所述第三晶体管M3截止，所述驱动晶体管M0保持导通状态；
结合图3和图5所示，在阈值抓取阶段T2，第四驱动信号S4、第五驱动信号S5和第六驱动信号S6为低电平，以控制各自相应的第四晶体管M4、第五晶体管M5和第六晶体管M6导通；以及，第一驱动信号S1、第二驱动信号S2和第三驱动信号S3均为高电平，以控制各自相应的第一晶体管M1、第二晶体管M2和第三晶体管M3截止。
在阈值抓取阶段T2，第一节点N1的电压和第三节点N3的电压均为低电平电压，第二节点N2的电位被导通的驱动晶体管M0拉低，直至第二节点N2的电位下降至低电平电压Vgl和驱动晶体管M0的阈值电压Vth之和时，驱动晶体管M0截止，此时第二节点N2的电压为Vgl+|Vth|。并且，在阈值抓取阶段T2，采用源跟随方式补偿驱动晶体管M0的阈值电压，避免了迟滞效应的产生，即驱动晶体管M0的源极电压跟随其栅极电压变化，直至驱动晶体管M0的栅极和源极的电压差为阈值电压Vth时，驱动晶体管M0截止。
在所述写入数据阶段T3，驱动所述第二晶体管M2和所述第四晶体管M4导通，同时驱动所述第一晶体管M1、所述第三晶体管M3、所述第五晶体管M5和所述第六晶体管M6截止，以所述驱动晶体管M0截止；
结合图3和图6所示，在写入数据阶段T3，第二驱动信号S2和第四驱动信号S4均为低电平，进而控制各自相应的第二晶体管M2和第四晶体管M4导通；以及，第一驱动信号S1、第三驱动信号S3、第五驱动信号S5和第六驱动信号S6均为高电平，进而控制各自相应的第一晶体管M1、第三晶体管M3、第五晶体管M5和第六晶体管M6截止。
在写入数据阶段T3，第二节点N2的电压变化为数据电压Vdata，由于第四晶体管M4导通使得第二电容C2发生耦合，使得第一节点N1的电压为Vgl+Vdata-Vgl-|Vth|＝Vdata-|Vth|；此时数据电压写入驱动晶体管M0的栅极。
在所述发光阶段T4，驱动所述第一晶体管M1和所述第三晶体管M3导通，同时驱动所述第二晶体管M2、所述第四晶体管M4、所述第五晶体管M5和所述第六晶体管M6截止，以驱动所述驱动晶体管M0导通。
结合图3和图7所示，在发光阶段T4，第一驱动信号S1和第三驱动信号S3均为低电平，进而控制各自相应的第一晶体管M1和第三晶体管M3导通；以及，第二驱动信号S2、第四驱动信号S4、第五驱动信号S5和第六驱动信号S6均为高电平，进而控制各自相应的第二晶体管M2、第四晶体管M4、第五晶体管M5和第六晶体管M6截止。
在发光阶段T4，由于第三晶体管M3导通，进而由第一电容C1保持第一节点N1的电压为Vdata-|Vth|，第二节点N2的电压为阳极电压Vpvdd，使得驱动晶体管M0导通，进而将驱动电流传输至发光元件OLED，使得发光元件OLED发光。此时，驱动晶体管M0的栅源电压为：
Vgs＝Vpvdd-(Vdata-|Vth|)＝Vpvdd-Vdata+|Vth|公式一
因为在发光阶段T3，驱动晶体管M0工作在饱和区，因此用于驱动发光元件OLED发光的驱动电流Id由驱动晶体管M0的栅极和源极的电压差决定，因此，驱动电流Id为:
Id＝k(Vgs-|Vth|)2＝k(Vpvdd-Vdata+|Vth|-|Vth|)2
＝k(Vpvdd-Vdata)2公式二
在公式二中，Id表示为驱动晶体管M0产生的驱动电流，即驱动发光元件发光的电流；k为常数；Vgs为驱动晶体管M0的栅极和源极之间的电压差。
至此，通过晶体管和电容之间的配合，通过源跟随的方式来补偿驱动晶体管的阈值电压，使得驱动晶体管生成的用于驱动发光元件发光的驱动电流，与驱动晶体管本身的阈值电压无关，进而补偿因工艺造成的阈值漂移缺陷，消除显示装置发光不均匀的问题，提高了显示装置发光的均匀性；此外，通过各个晶体管之间配合将驱动晶体管和发光元件的阳极进行复位，能够避免高低灰阶切换时阈值电压抓取不一致的情况，进而避免了残影和灰阶跳变后第一帧亮度不足的问题出现。
参考图2所示，本申请实施例提供的所述第二低电平电压Vgl2可以由独立的电压端提供。其中，第二低电平电压Vgl2与第一低电平电压Vgl1相同时可以连接至同一电压端。
或者，参考图8所示，为本申请实施例一提供的另一种像素电路的结构示意图，其中，为了便于布线且减少布线端口，本申请实施例提供的所述第二低电平电压Vgl2连接至所述第五晶体管M5的第二电极、所述第二电容C2的第二极板和所述驱动晶体管M0的栅极的连接端。
结合图8所示像素电路，其驱动过程与图2所示像素电路驱动过程相同，不同之处在于在初始化阶段T1和阈值抓取阶段T2，驱动晶体管M0的电流经第三节点传输至第一节点N1处。
实施例二
结合图9和10所示，对本申请实施例二提供的一种像素电路进行详细说明，参考图9所示，为本申请实施例二提供的一种像素电路的结构示意图，其中，像素电路用于驱动发光元件OLED，发光元件OLED为发光二极管，像素电路包括：
第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、驱动晶体管M0、第一电容C1和第二电容C2；
所述第一晶体管M1的栅极连接至第一驱动信号S1，所述第一晶体管M1的第一电极连接至所述阳极电压Vpvdd，所述第一晶体管M1的第二电极连接至所述驱动晶体管M0的源极；
所述第二晶体管M2的栅极连接至第二驱动信号S2，所述第二晶体管M2的第一电极连接至数据电压Vdata，所述第二晶体管M2的第二电极连接至所述驱动晶体管M0的源极；
所述第三晶体管M3的栅极连接至第三驱动信号S3，所述第三晶体管M3的第一电极连接至所述第一电容C1的第二极板，所述第三晶体管M3的第二电极连接至所述第二电容C2的第二极板和所述驱动晶体管M0的栅极，所述第一电容C1的第一极板连接至高电平电压Vgh；
所述第四晶体管M4的栅极连接至第四驱动信号S4，所述第四晶体管M4的第一电极连接至所述驱动晶体管M0的源极，所述第四晶体管M4的第二电极连接至所述第二电容C2的第一极板；
所述第五晶体管M5的栅极连接至第五驱动信号S5，所述第五晶体管M5的第一电极连接至第一低电平电压Vgl1，所述第五晶体管M5的第二电极连接至所述第二电容C2的第二极板和所述驱动晶体管M0的栅极；
所述第六晶体管M6的栅极连接至第六驱动信号S6，所述第六晶体管M6的第一电极连接至第二低电平电压Vgl2，所述第六晶体管M6的第二电极连接至所述驱动晶体管M0的漏极和所述发光元件OLED的阳极，所述发光元件的阴极连接至阴极电压Vpvee。
本申请实施例提供的第一电容C1主要起到在第三晶体管M3导通时电压保持的作用，以及，第二电容C2主要起到在第四晶体管M4导通时电压耦合的作用，其中，第一电容C1和第二电容C2呈并联方式相连接，彼此相互独立，使得像素电路更加稳定。
本申请实施例提供的第一晶体管M1和第三晶体管M3在像素电路驱动过程中需要同时导通或同时截止，因此，在本申请实施例提供的所述第一驱动信号S1与所述第三驱动信号S3的有效电平时序相同，有效电平即为控制晶体管导通的电平；其中，通过将第一驱动信号S1和第三驱动信号S3的有效电平时序设置为相同，能够同时控制各自相应的第一晶体管M1和第三晶体管M3导通，且在非有效电平时还能同时控制各自相应的第一晶体管M1和第三晶体管M3截止，达到第一晶体管M1和第三晶体管M3在像素电路驱动过程中需要同时导通或同时截止的驱动目的。
本申请实施例提供的第一晶体管M1和第三晶体管M3的导通条件可以相同，也可以不相同。其中，在本申请实施例提供的第一晶体管M1和第三晶体管M3的导通条件相同时，第一驱动信号S1和第三驱动信号S3为相同信号，第一驱动信号S1和第三驱动信号S3可以通过不同引线连接至不同电压端；优选的第一驱动信号S1和第三驱动信号S3可以通过同一引线连接至同一电压端，进而能够节省接线端口且便于电路布线。
本申请实施例提供的第四晶体管M4和第六晶体管M6在像素电路驱动过程中也可以设计为同时导通或同时截止，因此，在本申请实施例提供的所述第四驱动信号S4与所述第六驱动信号S6的有效电平时序相同，有效电平即为控制晶体管导通的电平；其中，通过将第四驱动信号S4和第六驱动信号S6的有效电平时序设置为相同，能够同时控制各自相应的第四晶体管M4和第六晶体管M6导通，且在非有效电平时还能同时控制各自相应的第四晶体管M4和第六晶体管M6截止，达到第四晶体管M4和第六晶体管M6在像素电路驱动过程中需要同时导通或同时截止的驱动目的。
本申请实施例提供的第四晶体管M4和第六晶体管M6的导通条件可以相同，也可以不相同。其中，在本申请实施例提供的第四晶体管M4和第六晶体管M6的导通条件相同时，第四驱动信号S4和第六驱动信号S6为相同的信号，第四驱动信号S4和第六驱动信号S6可以通过不同引线连接至不同电压端；优选的第四驱动信号S4和第六驱动信号S6可以通过同一引线连接至同一电压端，进而能够节省接线端口且便于电路布线。
下面对本申请图9所示的像素电路的驱动过程进行详细说明，参考图10所示，为图9提供的像素电路的驱动信号的时序图，本申请实施例提供的晶体管均以P型晶体管为例进行说明，以及，第四驱动信号S4和第六驱动信号S6通过同一引线连接至同一电压端，且本申请实施例提供的所述第二低电平电压Vgl2可以由独立的电压端提供；其中，第二低电平电压Vgl2与第一低电平电压Vgl1相同时可以连接至同一电压端。
参考图3所示，本申请实施例提供的所述像素电路驱动分为初始化阶段T1、阈值抓取阶段T2、写入数据阶段T3和发光阶段T4四个阶段：
在所述初始化阶段T1，驱动所述第一晶体管M1、所述第三晶体管M3、所述第四晶体管M4、所述第五晶体管M5和所述第六晶体管M6导通，同时驱动所述第二晶体管M2截止，以驱动所述驱动晶体管M0导通；
在所述阈值抓取阶段T2，驱动所述第四晶体管M4、所述第五晶体管M5和所述第六晶体管M6导通，同时驱动所述第一晶体管M1、所述第二晶体管M2和所述第三晶体管M3截止，所述驱动晶体管M0保持导通状态；
在所述写入数据阶段T3，驱动所述第二晶体管M2、所述第四晶体管M4和所述第六晶体管M6导通，同时驱动所述第一晶体管M1、所述第三晶体管M3和所述第五晶体管M5截止，以所述驱动晶体管M0截止；
在所述发光阶段T4，驱动所述第一晶体管M1和所述第三晶体管M3导通，同时驱动所述第二晶体管M2、所述第四晶体管M4、所述第五晶体管M5和所述第六晶体管M6截止，以驱动所述驱动晶体管M0导通。
需要说明的是，本申请实施例二提供的对像素电路驱动的四个阶段与本申请实施例一提供的对像素电路驱动的四个阶段大致相同，故而本申请实施例二对于上述驱动过程不做多余赘述；而不同之处在于对第六晶体管M6的驱动，本申请实施例二对于第六晶体管M6的控制为：在初始化阶段T1、阈值抓取阶段T2和写入数据阶段T3均保持导通状态，进而能够使得第六晶体管M6将第二低电平电压Vgl2在发光阶段T4前保持传输至发光元件OLED的阳极，使得发光元件OLED在发光阶段T4前暗态更好。
在本申请上述任意一实施例中，本申请提供的所述第一晶体管M1、所述第二晶体管M2、所述第三晶体管M3、所述第四晶体管M4、所述第五晶体管M5、所述第六晶体管M6和所述驱动晶体管M0均为P型晶体管。或者，本申请提供的所述第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管为N型晶体管，所述驱动晶体管为P型晶体管，对此本申请不做具体限制。
在本申请上述任意一实施例中，本申请提供的所述高电平电压Vgh与所述阳极电压Vpvdd由同一电压端提供，即本申请提供的高电平电压Vgh与阳极电压Vpvdd相同。
相应的，本申请实施例还提供了一种显示装置，所述显示装置包括上述的像素电路。
本申请实施例提供的一种像素电路及显示装置，像素电路包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、驱动晶体管、第一电容和第二电容，通过晶体管和电容之间的配合，通过源跟随的方式来补偿驱动晶体管的阈值电压，使得驱动晶体管生成的用于驱动发光元件发光的驱动电流，与驱动晶体管本身的阈值电压无关，进而补偿因工艺造成的阈值漂移缺陷，消除显示装置发光不均匀的问题，提高了显示装置发光的均匀性；此外，通过各个晶体管之间配合将驱动晶体管和发光元件的阳极进行复位，能够避免高低灰阶切换时阈值电压抓取不一致的情况，进而避免了残影和灰阶跳变后第一帧亮度不足的问题出现。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种像素电路，用于驱动发光元件，其特征在于，包括：第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、驱动晶体管、第一电容和第二电容；
所述第一晶体管的栅极连接至第一驱动信号，所述第一晶体管的第一电极连接至所述阳极电压，所述第一晶体管的第二电极连接至所述驱动晶体管的源极；
所述第二晶体管的栅极连接至第二驱动信号，所述第二晶体管的第一电极连接至数据电压，所述第二晶体管的第二电极连接至所述驱动晶体管的源极；
所述第三晶体管的栅极连接至第三驱动信号，所述第三晶体管的第一电极连接至所述第一电容的第二极板，所述第三晶体管的第二电极连接至所述第二电容的第二极板和所述驱动晶体管的栅极，所述第一电容的第一极板连接至高电平电压；
所述第四晶体管的栅极连接至第四驱动信号，所述第四晶体管的第一电极连接至所述驱动晶体管的源极，所述第四晶体管的第二电极连接至所述第二电容的第一极板；
所述第五晶体管的栅极连接至第五驱动信号，所述第五晶体管的第一电极连接至第一低电平电压，所述第五晶体管的第二电极连接至所述第二电容的第二极板和所述驱动晶体管的栅极；
所述第六晶体管的栅极连接至第六驱动信号，所述第六晶体管的第一电极连接至第二低电平电压，所述第六晶体管的第二电极连接至所述驱动晶体管的漏极和所述发光元件的阳极，所述发光元件的阴极连接至阴极电压。
2.根据权利要求1所述的像素电路，其特征在于，所述第一驱动信号与所述第三驱动信号的有效电平时序相同。
3.根据权利要求1所述的像素电路，其特征在于，所述第五驱动信号与所述第六驱动信号的有效电平时序相同。
4.根据权利要求3所述的像素电路，其特征在于，所述像素电路驱动分为初始化阶段、阈值抓取阶段、写入数据阶段和发光阶段四个阶段；
在所述初始化阶段，驱动所述第一晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管导通，同时驱动所述第二晶体管截止，以驱动所述驱动晶体管导通；
在所述阈值抓取阶段，驱动所述第四晶体管、所述第五晶体管和所述第六晶体管导通，同时驱动所述第一晶体管、所述第二晶体管和所述第三晶体管截止，所述驱动晶体管保持导通状态；
在所述写入数据阶段，驱动所述第二晶体管和所述第四晶体管导通，同时驱动所述第一晶体管、所述第三晶体管、所述第五晶体管和所述第六晶体管截止，以所述驱动晶体管截止；
在所述发光阶段，驱动所述第一晶体管和所述第三晶体管导通，同时驱动所述第二晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管截止，以驱动所述驱动晶体管导通。
5.根据权利要求3所述的像素电路，其特征在于，所述第二低电平电压由独立的电压端提供；
或者，所述第二低电平电压连接至所述第五晶体管的第二电极、所述第二电容的第二极板和所述驱动晶体管的栅极的连接端。
6.根据权利要求1所述的像素电路，其特征在于，所述第四驱动信号与所述第六驱动信号的有效电平时序相同。
7.根据权利要求6所述的像素电路，其特征在于，所述像素电路驱动分为初始化阶段、阈值抓取阶段、写入数据阶段和发光阶段四个阶段；
在所述初始化阶段，驱动所述第一晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管导通，同时驱动所述第二晶体管截止，以驱动所述驱动晶体管导通；
在所述阈值抓取阶段，驱动所述第四晶体管、所述第五晶体管和所述第六晶体管导通，同时驱动所述第一晶体管、所述第二晶体管和所述第三晶体管截止，所述驱动晶体管保持导通状态；
在所述写入数据阶段，驱动所述第二晶体管、所述第四晶体管和所述第六晶体管导通，同时驱动所述第一晶体管、所述第三晶体管和所述第五晶体管截止，以所述驱动晶体管截止；
在所述发光阶段，驱动所述第一晶体管和所述第三晶体管导通，同时驱动所述第二晶体管、所述第四晶体管、所述第五晶体管和所述第六晶体管截止，以驱动所述驱动晶体管导通。
8.根据权利要求1所述的像素电路，其特征在于，所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管、所述第五晶体管、所述第六晶体管和所述驱动晶体管均为P型晶体管。
9.根据权利要求1所述的像素电路，其特征在于，所述高电平电压与所述阳极电压由同一电压端提供。
10.一种显示装置，其特征在于，所述显示装置包括权利要求1～9任意一项所述的像素电路。
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