KR20210095278A - 표시 장치 및 그 구동 방법 - Google Patents

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Abstract

표시 장치는 복수의 화소를 포함하고, 상기 복수의 화소 각각은 유기 발광 다이오드 및 상기 유기 발광 다이오드로 흐르는 전류를 제어하는 화소 회로를 포함하고, 상기 화소 회로는, 제1 노드에 연결되어 있는 게이트 전극, 제2 노드에 연결되어 있는 제1 전극 및 제3 노드에 연결되어 있는 제2 전극을 포함하는 제1 트랜지스터, 제1 게이트 라인에 연결되어 있는 게이트 전극, 데이터 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터, 제3 게이트 라인에 연결되어 있는 게이트 전극, 상기 제3 노드에 연결되어 있는 제1 전극 및 상기 제1 노드에 연결되어 있는 제2 전극을 포함하는 제3 트랜지스터, 및 제2 게이트 라인에 연결되어 있는 게이트 전극, 상기 제3 게이트 라인에 연결되어 있는 제1 전극 및 상기 제1 노드에 연결되어 있는 제2 전극을 포함하는 제4 트랜지스터를 포함한다.

Description

표시 장치 및 그 구동 방법{DISPLAY DEVICE AND DRIVING METHOD THEREOF}
본 발명은 표시 장치 및 그 구동 방법에 관한 것으로, 보다 상세하게는 유기 발광 다이오드를 포함하는 표시 장치 및 그 구동 방법에 관한 것이다.
최근, 유기 발광 표시 장치(organic light emitting diode display)가 주목 받고 있다. 유기 발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 다이오드를 이용하여 영상을 표시한다. 유기 발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
복수의 화소에 포함되는 유기 발광 다이오드를 발광시키기 위해서는 다수의 전원 전압이 복수의 화소에 공급되어야 한다. 예를 들어, 유기 발광 다이오드의 애노드 전극에 전류를 공급하기 위한 제1 전원 전압과 유기 발광 다이오드의 캐소드 전극에 공급되는 제2 전원 전압이 복수의 화소에 공급된다. 이외에도 복수의 화소의 구조에 따라 하나 이상의 전압이 복수의 화소에 공급될 수 있다. 복수의 화소에 전압을 공급하기 위해서는 전압의 종류에 대응하는 수의 전원 라인이 설계되어야 한다. 각 화소에 연결되어야 하는 전원 라인의 수가 많아질수록 화소를 형성하기 위해 요구되는 공간이 늘어날 수 있다. 이는 한정된 공간에서 더욱 많은 수의 화소를 형성하여야 하는 고해상도의 표시 장치의 설계에 제약이 될 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 화소에 연결되어야 하는 전원 라인의 수를 줄일 수 있는 표시 장치 및 그 구동 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 표시 장치는 복수의 화소를 포함하고, 상기 복수의 화소 각각은 유기 발광 다이오드 및 상기 유기 발광 다이오드로 흐르는 전류를 제어하는 화소 회로를 포함하고, 상기 화소 회로는, 제1 노드에 연결되어 있는 게이트 전극, 제2 노드에 연결되어 있는 제1 전극 및 제3 노드에 연결되어 있는 제2 전극을 포함하는 제1 트랜지스터, 제1 게이트 라인에 연결되어 있는 게이트 전극, 데이터 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터, 제3 게이트 라인에 연결되어 있는 게이트 전극, 상기 제3 노드에 연결되어 있는 제1 전극 및 상기 제1 노드에 연결되어 있는 제2 전극을 포함하는 제3 트랜지스터, 및 제2 게이트 라인에 연결되어 있는 게이트 전극, 상기 제3 게이트 라인에 연결되어 있는 제1 전극 및 상기 제1 노드에 연결되어 있는 제2 전극을 포함하는 제4 트랜지스터를 포함한다.
상기 제4 트랜지스터는 상기 제3 게이트 라인에 인가되는 게이트 오프 전압의 제3 게이트 신호를 상기 제1 노드에 전달하여 상기 제1 트랜지스터의 게이트 전압을 초기화할 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 다결정 반도체로 형성된 반도체층을 포함하는 다결정 트랜지스터이고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 산화물 반도체로 형성된 반도체층을 포함하는 산화물 트랜지스터일 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 로우 레벨 전압에 의해 턴 온되는 p형 트랜지스터이고, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 하이 레벨 전압에 의해 턴 온되는 n형 트랜지스터일 수 있다.
상기 화소 회로는, 발광 제어 라인에 연결되어 있는 게이트 전극, 제1 전원 전압이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제5 트랜지스터, 상기 발광 제어 라인에 연결되어 있는 게이트 전극, 상기 제3 노드에 연결되어 있는 제1 전극 및 제4 노드에 연결되어 있는 제2 전극을 포함하는 제6 트랜지스터, 및 제4 게이트 라인에 연결되어 있는 게이트 전극, 초기화 전압이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 상기 제4 노드에 연결되어 있는 제2 전극을 포함하는 제7 트랜지스터를 더 포함하고, 상기 제4 노드에 상기 유기 발광 다이오드의 애노드 전극이 연결되어 있을 수 있다.
상기 화소 회로는, 상기 제4 게이트 라인에 연결되어 있는 게이트 전극, 기준 전압이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 더 포함할 수 있다.
상기 기준 전압은 상기 제1 전원 전압보다 높은 하이 레벨 전압일 수 있다.
상기 화소 회로는, 상기 제4 게이트 라인에 연결되어 있는 게이트 전극, 상기 제1 전원 전압이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 더 포함할 수 있다.
상기 화소 회로는, 상기 제4 게이트 라인에 연결되어 있는 게이트 전극, 상기 발광 제어 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 더 포함할 수 있다.
상기 화소 회로는, 발광 제어 라인에 연결되어 있는 게이트 전극, 제1 전원 전압이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제5 트랜지스터, 상기 발광 제어 라인에 연결되어 있는 게이트 전극, 상기 제3 노드에 연결되어 있는 제1 전극 및 제4 노드에 연결되어 있는 제2 전극을 포함하는 제6 트랜지스터, 및 제4 게이트 라인에 연결되어 있는 게이트 전극, 상기 제3 게이트 라인에 연결되어 있는 제1 전극 및 상기 제4 노드에 연결되어 있는 제2 전극을 포함하는 제7 트랜지스터를 더 포함하고, 상기 제4 노드에 상기 유기 발광 다이오드의 애노드 전극이 연결되어 있을 수 있다.
상기 화소 회로는, 상기 제4 게이트 라인에 연결되어 있는 게이트 전극, 기준 전압이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 더 포함할 수 있다.
상기 화소 회로는, 상기 제4 게이트 라인에 연결되어 있는 게이트 전극, 상기 제1 전원 전압이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 더 포함할 수 있다.
상기 화소 회로는, 상기 제4 게이트 라인에 연결되어 있는 게이트 전극, 상기 발광 제어 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 상기 복수의 화소 각각은 유기 발광 다이오드 및 상기 유기 발광 다이오드로 흐르는 전류를 제어하는 화소 회로를 포함하고, 상기 화소 회로는, 제1 노드에 연결되어 있는 게이트 전극, 제2 노드에 연결되어 있는 제1 전극 및 제3 노드에 연결되어 있는 제2 전극을 포함하는 제1 트랜지스터, 제1 게이트 라인에 연결되어 있는 게이트 전극, 데이터 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터, 제3 게이트 라인에 연결되어 있는 게이트 전극, 상기 제3 노드에 연결되어 있는 제1 전극 및 상기 제1 노드에 연결되어 있는 제2 전극을 포함하는 제3 트랜지스터, 제2 게이트 라인에 연결되어 있는 게이트 전극, 초기화 전압이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 상기 제1 노드에 연결되어 있는 제2 전극을 포함하는 제4 트랜지스터, 및 제4 게이트 라인에 연결되어 있는 게이트 전극, 상기 제3 게이트 라인에 연결되어 있는 제1 전극 및 제4 노드에 연결되어 있는 제2 전극을 포함하는 제7 트랜지스터를 포함하고, 상기 제4 노드에 상기 유기 발광 다이오드의 애노드 전극이 연결되어 있다.
상기 제7 트랜지스터는 상기 제3 게이트 라인에 인가되는 게이트 오프 전압의 제3 게이트 신호를 상기 제4 노드에 전달하여 상기 유기 발광 다이오드의 애노드 전압을 리셋할 수 있다.
상기 화소 회로는, 상기 제4 게이트 라인에 연결되어 있는 게이트 전극, 기준 전압이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 더 포함할 수 있다.
상기 화소 회로는, 상기 제4 게이트 라인에 연결되어 있는 게이트 전극, 제1 전원 전압이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 더 포함할 수 있다.
상기 화소 회로는, 발광 제어 라인에 연결되어 있는 게이트 전극, 제1 전원 전압이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제5 트랜지스터, 상기 발광 제어 라인에 연결되어 있는 게이트 전극, 상기 제3 노드에 연결되어 있는 제1 전극 및 상기 제4 노드에 연결되어 있는 제2 전극을 포함하는 제6 트랜지스터, 및 상기 제4 게이트 라인에 연결되어 있는 게이트 전극, 상기 발광 제어 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 복수의 화소를 포함하고, 상기 복수의 화소 각각는 제1 게이트 신호, 제2 게이트 신호, 제3 게이트 신호, 제4 게이트 신호 및 발광 신호를 인가받아 유기 발광 다이오드로 흐르는 전류를 제어하는 화소 회로를 포함하는 표시 장치의 구동 방법은, 상기 제4 게이트 신호가 게이트 온 전압으로 인가됨에 따라 상기 유기 발광 다이오드의 애노드 전압을 리셋하고, 제1 전원 전압으로부터 상기 유기 발광 다이오드로 흐르는 전류를 제어하는 제1 트랜지스터를 리셋하는 단계, 상기 제2 게이트 신호가 게이트 온 전압으로 인가됨에 따라 상기 제3 게이트 신호의 게이트 오프 전압으로 상기 제1 트랜지스터의 게이트 전압을 초기화하는 단계, 상기 제1 게이트 신호 및 상기 제3 게이트 신호가 게이트 온 전압으로 인가됨에 따라 상기 제1 트랜지스터가 다이오드 연결되고 상기 제1 트랜지스터의 문턱 전압이 보상된 데이터 전압이 상기 제1 트랜지스터의 게이트 전압으로 기입되는 단계, 및 상기 발광 신호가 게이트 온 전압으로 인가됨에 따라 상기 유기 발광 다이오드가 상기 제1 트랜지스터를 통해 흐르는 전류에 대응하는 밝기로 발광하는 단계를 포함한다.
상기 제4 게이트 신호가 게이트 온 전압으로 인가됨에 따라 상기 제1 트랜지스터는 상기 제1 전원 전압, 상기 제1 전원 전압보다 높은 기준 전압 및 상기 발광 신호의 하이 레벨 전압 중 어느 하나로 리셋될 수 있다.
화소가 제1 초기화 전압, 제2 초기화 전압 및 기준 전압 중 적어도 하나를 필요로 하지 않도록 구성됨에 따라 표시부에 배치되는 전원 라인의 수를 줄일 수 있고, 전원 공급부에 포함되는 컨버터의 수를 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 화소 회로를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 나타내는 타이밍도이다.
도 4는 본 발명의 일 실시예에 따른 화소 회로를 나타내는 회로도이다.
도 5는 본 발명의 일 실시예에 따른 화소 회로를 나타내는 회로도이다.
도 6은 본 발명의 일 실시예에 따른 화소 회로를 나타내는 회로도이다.
도 7은 본 발명의 일 실시예에 따른 화소 회로를 나타내는 회로도이다.
도 8는 본 발명의 일 실시예에 따른 화소 회로를 나타내는 회로도이다.
도 9는 본 발명의 일 실시예에 따른 화소 회로를 나타내는 회로도이다.
도 10은 본 발명의 일 실시예에 따른 화소 회로를 나타내는 회로도이다.
도 11은 본 발명의 일 실시예에 따른 화소 회로를 나타내는 회로도이다.
도 12는 본 발명의 비교예의 화소 회로를 나타내는 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
또한, 여러 실시예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1 실시예에서 설명하고, 그 외의 실시예에서는 제1 실시예와 다른 구성에 대해서만 설명하기로 한다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치는 신호 제어부(100), 게이트 구동부(200), 데이터 구동부(300), 발광 제어 구동부(400), 전원 공급부(500) 및 표시부(600)를 포함한다.
신호 제어부(100)는 외부로부터 영상 신호(ImS) 및 입력 제어 신호를 수신한다. 영상 신호(ImS)는 각 화소(PX)의 휘도(luminance) 정보를 담고 있다. 휘도는 정해진 수효의 계조 레벨(gray level)을 포함한다. 입력 제어 신호는 수직 동기 신호(Vsync) 및 수평 동기 신호(Hsync)를 포함할 수 있다. 신호 제어부(100)는 수직 동기 신호(Vsync)에 따라 프레임 단위로 영상 신호(ImS)를 구분할 수 있다. 신호 제어부(100)는 수평 동기 신호(Hsync)에 따라 게이트 라인(GL1-GLn) 단위 또는 화소행 단위로 영상 신호(ImS)를 구분할 수 있다. 신호 제어부(100)는 영상 신호(ImS)와 입력 제어 신호를 기초로 영상 신호(ImS)를 표시부(600) 및 데이터 구동부(300)의 동작 조건에 맞게 처리하여 영상 데이터 신호(DAT), 게이트 제어신호(CONT1), 데이터 제어신호(CONT2) 및 발광 제어신호(CONT3)를 생성할 수 있다. 게이트 제어신호(CONT1)는 게이트 신호의 출력 시작을 지시하는 신호를 포함할 수 있다. 데이터 제어신호(CONT2)는 데이터 전압의 출력 시작을 지시하는 신호를 포함할 수 있다. 발광 제어신호(CONT3)는 발광 신호의 출력 시작을 지시하는 신호를 포함할 수 있다. 신호 제어부(100)는 게이트 제어신호(CONT1)를 게이트 구동부(200)에 전달한다. 신호 제어부(100)는 데이터 제어신호(CONT2) 및 영상 데이터 신호(DAT)를 데이터 구동부(300)에 전달한다. 신호 제어부(100)는 발광 제어신호(CONT3)를 발광 제어 구동부(400)에 전달한다.
표시부(600)는 복수의 게이트 라인(GL1-GLn), 복수의 데이터 라인(DL1-DLm), 복수의 발광 제어 라인(EL1-ELn) 및 복수의 화소(PX)를 포함한다. 복수의 화소(PX)는 복수의 게이트 라인(GL1-GLn), 복수의 데이터 라인(DL1-DLm) 및 복수의 발광 제어 라인(EL1-ELn)에 연결되어 대략 행렬의 형태로 배열될 수 있다. 복수의 게이트 라인(GL1-GLn)은 대략 행 방향으로 연장되어 서로가 거의 평행할 수 있다. 복수의 발광 제어 라인(EL1-ELn)은 대략 행 방향으로 연장되어 서로가 거의 평행할 수 있다. 복수의 데이터 라인(DL1-DLm)은 대략 열 방향으로 연장되어 서로가 거의 평행할 수 있다. 도 1에서는 도면이 복잡화되지 않도록 화소행 당 하나의 게이트 라인(GL1-GLn)이 연장되는 것으로 도시하였으나, 화소행에 대한 각각의 게이트 라인(GL1-GLn)은 복수의 게이트 라인(도 2의 GLn1, GLn2, GLn3, GLn4 참조)을 포함할 수 있다.
게이트 구동부(200)는 복수의 게이트 라인(GL1-GLn)에 연결된다. 게이트 구동부(200)는 게이트 제어신호(CONT1)에 따라 게이트 온 전압과 게이트 오프 전압의 조합으로 이루어진 게이트 신호를 복수의 게이트 라인(GL1-GLn)에 인가한다. 게이트 구동부(200)는 게이트 온 전압의 게이트 신호를 복수의 게이트 라인(GL1-GLn)에 순차적으로 인가할 수 있다. 게이트 구동부(200)는 각 게이트 라인(GL1-GLn)에 포함되는 복수의 게이트 라인(GLn1, GLn2, GLn3, GLn4)에 게이트 온 전압의 게이트 신호를 적절한 타이밍에 인가하여 화소(PX)의 리셋, 초기화, 데이터 기입 및 발광 동작이 수행되도록 할 수 있다. 이에 대해서는 도 2 및 3을 참조하여 후술한다.
데이터 구동부(300)는 복수의 데이터 라인(DL1-DLm)에 연결된다. 데이터 구동부(300)는 데이터 제어신호(CONT2)에 따라 영상 데이터 신호(DAT)를 샘플링 및 홀딩하고, 영상 데이터 신호(DAT)에 대응하는 데이터 전압을 복수의 데이터 라인(DL1-DLm)에 인가한다. 데이터 구동부(300)는 게이트 온 전압의 게이트 신호에 대응하여 복수의 데이터 라인(DL1-DLm)에 소정의 전압 범위를 갖는 데이터 전압을 인가할 수 있다. 데이터 구동부(300)는 화소(PX)의 데이터 기입 기간(도 3의 P3 참조)에 맞추어 복수의 데이터 라인(DL1-DLm)에 데이터 전압을 인가할 수 있다.
발광 제어 구동부(400)는 복수의 발광 제어 라인(EL1-ELn)에 연결된다. 발광 제어 구동부(400)는 발광 제어신호(CONT3)에 따라 게이트 온 전압과 게이트 오프 전압의 조합으로 이루어진 발광 신호를 복수의 발광 제어 라인(EL1-ELn)에 인가할 수 있다. 발광 제어 구동부(400)는 게이트 온 전압의 발광 신호를 복수의 발광 제어 라인(EL1-ELn)에 순차적으로 인가할 수 있다.
전원 공급부(500)는 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 제1 초기화 전압(Vint1), 제2 초기화 전압(Vint2) 및 기준 전압(VEH)을 생성할 수 있다. 전원 공급부(500)는 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 제1 초기화 전압(Vint1), 제2 초기화 전압(Vint2) 및 기준 전압(VEH)을 생성하기 위한 복수의 컨버터(converter)를 포함할 수 있다. 전원 공급부(500)는 표시부(600)에 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 제1 초기화 전압(Vint1), 제2 초기화 전압(Vint2) 및 기준 전압(VEH)을 공급할 수 있다. 제1 전원 전압(ELVDD)은 하이 레벨 전압이고, 제2 전원 전압(ELVSS)은 로우 레벨 전압이다. 제1 초기화 전압(Vint1) 및 제2 초기화 전압(Vint2)은 제2 전원 전압(ELVSS)과 동일하거나 제2 전원 전압(ELVSS)보다 낮은 로우 레벨 전압일 수 있다. 제1 초기화 전압(Vint1)과 제2 초기화 전압(Vint2)은 서로 다른 레벨의 전압일 수 있다. 기준 전압(VEH)은 제1 전원 전압(ELVDD)보다 높은 하이 레벨 전압일 수 있다. 예를 들어, 제1 전원 전압(ELVDD)은 4V 내지 4.5V이고, 제2 전원 전압(ELVSS)은 -4V 내지 -4.5V일 수 있고, 제1 초기화 전압(Vint1) 및 제2 초기화 전압(Vint2)은 -4.5V 내지 -5.0V일 수 있고, 기준 전압(VEH)은 6V 이상일 수 있다. 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 제1 초기화 전압(Vint1), 제2 초기화 전압(Vint2) 및 기준 전압(VEH)의 전압 레벨은 제한되지 않는다.
도 1에서는 도시하지 않았으나, 제1 전원 전압(ELVDD)은 표시부(600)에서 대략 열 방향으로 연장되는 복수의 전원 라인을 통해 복수의 화소(PX)에 인가될 수 있다. 제2 전원 전압(ELVSS)은 표시부(600)의 전체 면에 형성되어 있을 수 있다. 제1 초기화 전압(Vint1)은 표시부(600)에서 대략 행 방향으로 연장되는 복수의 전원 라인을 통해 복수의 화소(PX)에 인가될 수 있다. 제2 초기화 전압(Vint2)은 표시부(600)에서 대략 행 방향으로 연장되는 복수의 전원 라인을 통해 복수의 화소(PX)에 인가될 수 있다. 기준 전압(VEH)은 표시부(600)에서 대략 행 방향으로 연장되는 복수의 전원 라인을 통해 복수의 화소(PX)에 인가될 수 있다.
화소(PX)의 구조에 따라 제1 초기화 전압(Vint1), 제2 초기화 전압(Vint2) 및 기준 전압(VEH) 중 적어도 하나는 생략될 수 있다. 즉, 화소(PX)의 구조에 따라 제1 초기화 전압(Vint1)을 인가하기 위한 전원 라인, 제2 초기화 전압(Vint2)을 인가하기 위한 전원 라인 및 기준 전압(VEH)을 인가하기 위한 전원 라인 중에서 적어도 하나는 생략될 수 있다. 표시부(600)에 배열되는 전원 라인의 수가 줄어듦에 따라 화소(PX)를 형성하기 위해 요구되는 공간이 줄어들게 된다. 이에 따라, 고해상도의 표시 장치가 더욱 효율적으로 제작될 수 있다.
이하, 전원 라인의 수를 줄일 수 있는 본 발명의 실시예에 따른 화소(PX)에 대하여 설명한다. 먼저, 도 2를 참조하여 일 실시예에 따른 화소(PX)에 대하여 설명하고, 도 3을 참조하여 본 발명의 일 실시예에 따른 화소(PX)를 포함하는 표시 장치의 구동 방법에 대하여 설명한다.
도 2는 본 발명의 일 실시예에 따른 화소 회로를 나타내는 회로도이다. 도 1의 표시 장치에 포함되는 복수의 화소(PX) 중에서 n번째 화소행과 m번째 화소열에 위치하는 화소(PX)를 예로 들어 설명한다.
도 2를 참조하면, 화소(PX)는 유기 발광 다이오드(OLED) 및 화소 회로(10)를 포함한다. 화소 회로(10)는 제1 전원 전압(ELVDD)으로부터 유기 발광 다이오드(OLED)로 흐르는 전류를 제어한다.
화소 회로(10)는 복수의 트랜지스터(TR1, TR2, TR3, TR4, TR5, TR6, TR7, TR8) 및 유지 커패시터(Cst)를 포함한다.
제1 트랜지스터(TR1)는 제1 노드(N1)에 연결되어 있는 게이트 전극, 제2 노드(N2)에 연결되어 있는 제1 전극 및 제3 노드(N3)에 연결되어 있는 제2 전극을 포함한다. 제1 트랜지스터(TR1)는 제1 전원 전압(ELVDD)과 유기 발광 다이오드(OLED) 사이에 연결되고, 제1 노드(N1)의 전압에 대응하여 제1 전원 전압(ELVDD)으로부터 유기 발광 다이오드(OLED)로 흐르는 전류를 제어한다.
제2 트랜지스터(TR2)는 제1 게이트 라인(GLn1)에 연결되어 있는 게이트 전극, 데이터 라인(DLm)에 연결되어 있는 제1 전극 및 제2 노드(N2)에 연결되어 있는 제2 전극을 포함한다. 제2 트랜지스터(TR2)는 데이터 라인(DLm)과 제1 트랜지스터(TR1) 사이에 연결되고, 제1 게이트 라인(GLn1)에 인가되는 게이트 온 전압의 제1 게이트 신호(GW[n])에 따라 턴 온되어 데이터 라인(DLm)에 인가되는 데이터 전압(Vdat)을 제2 노드(N2)에 전달한다.
제3 트랜지스터(TR3)는 제3 게이트 라인(GLn3)에 연결되어 있는 게이트 전극, 제3 노드(N3)에 연결되어 있는 제1 전극 및 제1 노드(N1)에 연결되어 있는 제2 전극을 포함한다. 제3 트랜지스터(TR3)는 제1 트랜지스터(TR1)의 제2 전극과 게이트 전극 사이에 연결되고, 제3 게이트 라인(GLn3)에 인가되는 게이트 온 전압의 제3 게이트 신호(GC[n])에 따라 턴 온된다. 제3 트랜지스터(TR3)는 제1 트랜지스터(TR1)를 다이오드 연결시켜 제1 트랜지스터(TR1)의 문턱 전압을 보상할 수 있다. 제1 트랜지스터(TR1)의 문턱 전압이 보상된 데이터 전압이 제1 노드(N1)에 전달된다.
제4 트랜지스터(TR4)는 제2 게이트 라인(GLn2)에 연결되어 있는 게이트 전극, 제3 게이트 라인(GLn3)에 연결되어 있는 제1 전극 및 제1 노드(N1)에 연결되어 있는 제2 전극을 포함한다. 제4 트랜지스터(TR4)는 제2 게이트 라인(GLn2)에 인가되는 게이트 온 전압의 제2 게이트 신호(GI[n])에 의해 턴 온된다. 제4 트랜지스터(TR4)는 제3 게이트 라인(GLn3)에 인가되는 로우 레벨 전압(게이트 오프 전압)의 제3 게이트 신호(GC[n])를 제1 노드(N1)에 전달하여 제1 트랜지스터(TR1)의 게이트 전압을 제3 게이트 신호(GC[n])의 로우 레벨 전압(게이트 오프 전압)으로 초기화할 수 있다.
제5 트랜지스터(TR5)는 발광 제어 라인(ELn)에 연결되어 있는 게이트 전극, 제1 전원 전압(ELVDD)이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 제2 노드(N2)에 연결되어 있는 제2 전극을 포함한다. 제5 트랜지스터(TR5)는 제1 전원 전압(ELVDD)이 인가되는 전원 라인과 제1 트랜지스터(TR1) 사이에 연결된다. 제5 트랜지스터(TR5)는 발광 제어 라인(ELn)에 인가되는 게이트 온 전압의 발광 신호(EM[n])에 따라 턴 온되어 제1 전원 전압(ELVDD)을 제1 트랜지스터(TR1)의 제1 전극에 전달한다.
제6 트랜지스터(TR6)는 발광 제어 라인(ELn)에 연결되어 있는 게이트 전극, 제3 노드(N3)에 연결되어 있는 제1 전극 및 제4 노드(N4)에 연결되어 있는 제2 전극을 포함한다. 제4 노드(N4)에는 유기 발광 다이오드(OLED)의 애노드 전극이 연결되어 있다. 제6 트랜지스터(TR6)는 제1 트랜지스터(TR1)와 유기 발광 다이오드(OLED) 사이에 연결된다. 제6 트랜지스터(TR6)는 발광 제어 라인(ELn)에 인가되는 게이트 온 전압의 발광 신호(EM[n])에 따라 턴 온되어 제1 트랜지스터(TR1)를 통해 흐르는 전류를 유기 발광 다이오드(OLED)로 전달한다.
제7 트랜지스터(TR7)는 제4 게이트 라인(GLn4)에 연결되어 있는 게이트 전극, 제2 초기화 전압(Vint2)이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 제4 노드(N4)에 연결되어 있는 제2 전극을 포함한다. 제7 트랜지스터(TR7)는 제2 초기화 전압(Vint2)이 인가되는 전원 라인과 유기 발광 다이오드(OLED)의 애노드 전극 사이에 연결된다. 제7 트랜지스터(TR7)는 제4 게이트 라인(GLn4)에 인가되는 게이트 온 전압의 제4 게이트 신호(GB[n])에 의해 턴 온된다. 제7 트랜지스터(TR7)는 제2 초기화 전압(Vint2)을 유기 발광 다이오드(OLED)의 애노드 전극에 전달하여 유기 발광 다이오드(OLED)의 애노드 전극을 제2 초기화 전압(Vint2)으로 리셋할 수 있다.
제8 트랜지스터(TR8)는 제4 게이트 라인(GLn4)에 연결되어 있는 게이트 전극, 기준 전압(VEH)이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 제2 노드(N2)에 연결되어 있는 제2 전극을 포함한다. 제8 트랜지스터(TR8)는 기준 전압(VEH)이 인가되는 전원 라인과 제2 노드(N2) 사이에 연결된다. 제8 트랜지스터(TR8)는 제4 게이트 라인(GLn4)에 인가되는 게이트 온 전압의 제4 게이트 신호(GB[n])에 의해 턴 온된다. 제8 트랜지스터(TR8)는 기준 전압(VEH)을 제2 노드(N2)에 전달하여 제2 노드(N2)의 전압을 기준 전압(VEH)으로 리셋할 수 있다.
복수의 트랜지스터(TR1, TR2, TR3, TR4, TR5, TR6, TR7, TR8) 중에서 일부의 트랜지스터(TR3, TR4)는 산화물 반도체로 형성된 반도체층을 포함하는 산화물 트랜지스터일 수 있다. 산화물 트랜지스터는 n형 트랜지스터의 특성을 가질 수 있다. 복수의 트랜지스터(TR1, TR2, TR3, TR4, TR5, TR6, TR7, TR8) 중에서 나머지 트랜지스터(TR1, TR2, TR5, TR6, TR7, TR8)는 다결정 반도체로 형성된 반도체층을 포함하는 다결정 트랜지스터일 수 있다. 다결정 트랜지스터는 p형 트랜지스터의 특성을 가질 수 있다.
산화물 트랜지스터는 다결정 트랜지스터에 비하여 누설 전류가 적은 장점을 가진다. 다결정 트랜지스터는 산화물 트랜지스터에 비하여 전하 이동이 빨라 구동 전류를 흘려주는 특성이 좋은 장점을 가진다. 이러한 점을 이용하여 본 발명의 실시예에서 제3 트랜지스터(TR3) 및 제4 트랜지스터(TR4)는 산화물 트랜지스터로 형성되고, 나머지 트랜지스터(TR1, TR2, TR5, TR6, TR7, TR8)는 다결정 트랜지스터로 형성되어 있다. 다만, 실시예에 따라 제1 트랜지스터(TR1)를 제외한 트랜지스터(TR2, TR5, TR6, TR7, TR8) 중 적어도 하나가 산화물 트랜지스터로 형성될 수 있다.
n형의 트랜지스터를 턴 온시키는 게이트 온 전압은 하이 레벨 전압이고, n형의 트랜지스터를 턴 오프시키는 게이트 오프 전압은 로우 레벨 전압이다. p형의 트랜지스터를 턴 온시키는 게이트 온 전압은 로우 레벨 전압이고, p형의 트랜지스터를 턴 오프시키는 게이트 오프 전압은 하이 레벨 전압이다.
유지 커패시터(Cst)는 제1 전원 전압(ELVDD)이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 제1 노드(N1)에 연결되어 있는 제2 전극을 포함한다. 제1 노드(N1)에는 구동 트랜지스터(TR1)의 문턱 전압이 보상된 데이터 전압이 전달되고, 유지 커패시터(Cst)는 제1 노드(N1)의 전압을 유지하는 역할을 한다.
유기 발광 다이오드(OLED)는 제4 노드(N4)에 연결되어 있는 애노드 전극 및 제2 전원 전압(ELVSS)이 인가되는 캐소드 전극을 포함한다. 유기 발광 다이오드(OLED)는 화소 회로(10)와 제2 전원 전압(ELVSS) 사이에 연결되어 화소 회로(10)로부터 공급되는 전류에 대응하는 휘도로 발광할 수 있다. 유기 발광 다이오드(OLED)는 유기 발광 물질을 포함하는 발광층을 포함할 수 있다. 애노드 전극과 캐소드 전극으로부터 각각 정공과 전자가 발광층 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exciton)이 여기 상태로부터 기저 상태로 떨어질 때 발광이 이루어진다. 유기 발광 다이오드(OLED)는 기본색(primary color) 중 하나의 빛 또는 백색의 빛을 낼 수 있다. 기본색의 예로는 적색, 녹색, 청색의 삼원색을 들 수 있다. 기본색의 다른 예로 황색(yellow), 청록색(cyan), 자홍색(magenta) 등을 들 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 나타내는 타이밍도이다. 도 2의 화소(PX)를 포함하는 표시 장치의 구동 방법에 대하여 설명한다.
도 2 및 3을 참조하면, 한 프레임은 리셋 기간(P1), 초기화 기간(P2), 데이터 기입 기간(P3) 및 발광 기간(P4)을 포함한다.
리셋 기간(P1)은 유기 발광 다이오드(OLED)의 애노드 전압 및 제1 트랜지스터(TR1)의 양단 전압을 리셋하기 위한 기간일 수 있다. 리셋 기간(P1) 동안, 발광 신호(EM[n]) 및 제1 게이트 신호(GW[n])는 하이 레벨 전압으로 인가되고, 제2 게이트 신호(GI[n]), 제3 게이트 신호(GC[n]) 및 제4 게이트 신호(GB[n])는 로우 레벨 전압으로 인가된다.
로우 레벨 전압(게이트 온 전압)의 제4 게이트 신호(GB[n])에 의해 제7 트랜지스터(TR7) 및 제8 트랜지스터(TR8)가 턴 된다. 나머지 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6)은 턴 오프된다. 턴 온된 제7 트랜지스터(TR7)를 통해 제2 초기화 전압(Vint2)이 제4 노드(N4)에 전달되고, 유기 발광 다이오드(OLED)의 애노드 전압이 제2 초기화 전압(Vint2)으로 리셋된다. 턴 온된 제8 트랜지스터(TR8)를 통해 기준 전압(VEH)이 제2 노드(N2)에 전달된다. 제1 노드(N1)의 전압은 이전 프레임에서 제1 트랜지스터(TR1)의 문턱 전압이 보상된 데이터 전압이다. 하이 레벨 전압의 기준 전압(VEH)이 제2 노드(N2)에 인가됨에 따라 제1 트랜지스터(TR1)의 게이트-소스 전압차에 의해 제1 트랜지스터(TR1)가 턴 온된다. 이에 따라, 제1 트랜지스터(TR1)의 제1 전극과 제2 전극의 전압차가 줄어들고, 양단 전압차에 의한 제1 트랜지스터(TR1)의 스트레스가 줄어들게 된다. 즉, 제1 트랜지스터(TR1)의 제1 전극 및 제2 전극의 전압이 리셋된다. 이때, 제5 트랜지스터(TR5) 및 제6 트랜지스터(TR6)는 턴 오프 상태이므로 유기 발광 다이오드(OLED)는 발광하지 않는다.
초기화 기간(P2)은 제1 트랜지스터(TR1)의 게이트 전압을 초기화하기 위한 기간일 수 있다. 초기화 기간(P2) 동안, 발광 신호(EM[n]), 제1 게이트 신호(GW[n]), 제2 게이트 신호(GI[n]) 및 제4 게이트 신호(GB[n])는 하이 레벨 전압으로 인가되고, 제3 게이트 신호(GC[n])는 로우 레벨 전압으로 인가된다.
하이 레벨 전압(게이트 온 전압)의 제2 게이트 신호(GI[n])에 의해 제4 트랜지스터(TR4)가 턴 온된다. 나머지 트랜지스터들(TR1, TR2, TR3, TR5, TR6, TR7, TR8)은 턴 오프된다. 턴 온된 제4 트랜지스터(TR4)를 통해 제3 게이트 라인(GLn3)에 인가되는 제3 게이트 신호(GC[n])의 로우 레벨 전압(게이트 오프 전압)이 제1 노드(N1)에 전달된다. 제1 노드(N1)의 전압은 로우 레벨 전압으로 초기화된다. 즉, 제1 트랜지스터(TR1)의 게이트 전압이 로우 레벨 전압으로 초기화된다.
데이터 기입 기간(P3)은 화소(PX)에 데이터 전압(Vdat)을 기입하기 위한 기간일 수 있다. 데이터 기입 기간(P3) 동안, 발광 신호(EM[n]), 제3 게이트 신호(GC[n]) 및 제4 게이트 신호(GB[n])가 하이 레벨 전압으로 인가되고, 제1 게이트 신호(GW[n]) 및 제2 게이트 신호(GI[n])가 로우 레벨 전압으로 인가된다.
로우 레벨 전압(게이트 온 전압)의 제1 게이트 신호(GW[n])에 의해 제2 트랜지스터(TR2)가 턴 온된다. 하이 레벨 전압(게이트 온 전압)의 제3 게이트 신호(GC[n])에 의해 제3 트랜지스터(TR3)가 턴 온된다. 제4 트랜지스터(TR4), 제5 트랜지스터(TR5), 제6 트랜지스터(TR6), 제7 트랜지스터(TR7) 및 제8 트랜지스터(TR8)는 턴 오프된다. 게이트 온 전압의 제1 게이트 신호(GW[n])에 동기하여 데이터 전압(Vdat)이 데이터 라인(DLm)에 인가된다. 턴 온된 제2 트랜지스터(TR2)를 통해 데이터 전압(Vdat)이 제2 노드(N2)에 전달된다. 턴 온된 제3 트랜지스터(TR3)에 의해 제1 트랜지스터(TR1)는 다이오드 연결되고, 제1 트랜지스터(TR1)의 문턱 전압이 보상된 데이터 전압이 제1 노드(N1)에 전달된다. 제1 트랜지스터(TR1)의 문턱 전압이 보상된 데이터 전압이 유지 커패시터(Cst)에 저장된다. 즉, 제1 트랜지스터(TR1)의 문턱 전압이 보상된 데이터 전압이 제1 트랜지스터(TR1)의 게이트 전압으로 기입된다.
발광 기간(P4)은 데이터 전압(Vdat)이 기입된 화소(PX)를 발광시키기 위한 기간일 수 있다. 발광 기간(P4) 동안, 제1 게이트 신호(GW[n]) 및 제4 게이트 신호(GB[n])가 하이 레벨 전압으로 인가되고, 발광 신호(EM[n]), 제2 게이트 신호(GI[n]) 및 제3 게이트 신호(GC[n])가 로우 레벨 전압으로 인가된다.
로우 레벨 전압(게이트 온 전압)의 발광 신호(EM[n])에 의해 제5 트랜지스터(TR5) 및 제6 트랜지스터(TR6)가 턴 온된다. 제1 트랜지스터(TR1)는 유지 커패시터(Cst)에 저장된 전압(제1 노드(N1)의 전압)에 의해 턴 온된 상태를 유지한다. 나머지 트랜지스터들(TR2, TR3, TR4, TR7, TR8)은 턴 오프된다. 턴 온된 제5 트랜지스터(TR5)를 통해 제1 전원 전압(ELVDD)이 제2 노드(N2)에 전달된다. 제1 트랜지스터(TR1)는 제1 노드(N1)의 전압에 대응하는 전류량으로 제3 노드(N3)로 전류를 흘린다. 턴 온된 제6 트랜지스터(TR6)를 통해 제1 트랜지스터(TR1)를 통해 흐르는 전류가 유기 발광 다이오드(OLED)에 전달된다. 유기 발광 다이오드(OLED)는 제1 트랜지스터(TR1)를 통해 흐르는 전류에 대응하는 밝기로 발광한다.
도 2의 실시예에 따른 화소(PX)는 제1 초기화 전압(Vint1)을 필요로 하지 않으므로, 표시부(600)에서 제1 초기화 전압(Vint1)을 위한 전원 라인이 생략될 수 있다. 또한, 전원 공급부(500)는 제1 초기화 전압(Vint1)을 생성할 필요가 없으므로, 전원 공급부(500)에서 제1 초기화 전압(Vint1)을 생성하기 위한 컨버터가 생략될 수 있다.
이하, 도 4 내지 11을 참조하여 표시부(600)에 배열되는 전원 라인의 수를 줄일 수 있는 다른 실시예들의 화소(PX)에 대하여 설명하고, 도 12를 참조하여 비교예의 화소(PX)에 대하여 설명한다. 상술한 도 2의 화소(PX) 및 도 3의 표시 장치의 구동 방법과 비교하여 차이점 위주로 설명한다.
도 4는 본 발명의 일 실시예에 따른 화소 회로를 나타내는 회로도이다.
도 4를 참조하면, 일 실시예의 화소 회로(20)에 포함되는 제8 트랜지스터(TR8)는 제4 게이트 라인(GLn4)에 연결되어 있는 게이트 전극, 제1 전원 전압(ELVDD)이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 제2 노드(N2)에 연결되어 있는 제2 전극을 포함한다. 제8 트랜지스터(TR8)는 제1 전원 전압(ELVDD)이 인가되는 전원 라인과 제2 노드(N2) 사이에 연결된다.
제8 트랜지스터(TR8)는 리셋 기간(P1)에 로우 레벨 전압(게이트 온 전압)의 제4 게이트 신호(GB[n])에 의해 턴 온되어 제1 전원 전압(ELVDD)을 제2 노드(N2)에 전달한다.
도 4의 실시예에 따른 화소(PX)는 제1 초기화 전압(Vint1) 및 기준 전압(VEH)을 필요로 하지 않으므로, 표시부(600)에서 제1 초기화 전압(Vint1)을 위한 전원 라인 및 기준 전압(VEH)을 위한 전원 라인이 생략되고, 전원 공급부(500)에서 제1 초기화 전압(Vint1)을 생성하기 위한 컨버터 및 기준 전압(VEH)을 생성하기 위한 컨버터가 생략될 수 있다.
이러한 차이점을 제외하고, 앞서 도 2 및 3을 참조하여 설명한 실시예의 특징들은 도 4를 참조로 설명한 실시예에 모두 적용될 수 있으므로, 도 2 및 3에서 설명한 실시예의 중복되는 특징에 대한 설명은 생략한다.
도 5는 본 발명의 일 실시예에 따른 화소 회로를 나타내는 회로도이다.
도 5를 참조하면, 일 실시예의 화소 회로(30)에 포함되는 제8 트랜지스터(TR8)는 제4 게이트 라인(GLn4)에 연결되어 있는 게이트 전극, 발광 제어 라인(ELn)에 연결되어 있는 제1 전극 및 제2 노드(N2)에 연결되어 있는 제2 전극을 포함한다. 제8 트랜지스터(TR8)는 발광 제어 라인(ELn)과 제2 노드(N2) 사이에 연결된다.
제8 트랜지스터(TR8)는 리셋 기간(P1)에 로우 레벨 전압(게이트 온 전압)의 제4 게이트 신호(GB[n])에 의해 턴 온되어 하이 레벨 전압의 발광 신호(EM[n])를 제2 노드(N2)에 전달한다.
도 5의 실시예에 따른 화소(PX)는 제1 초기화 전압(Vint1) 및 기준 전압(VEH)을 필요로 하지 않으므로, 표시부(600)에서 제1 초기화 전압(Vint1)을 위한 전원 라인 및 기준 전압(VEH)을 위한 전원 라인이 생략되고, 전원 공급부(500)에서 제1 초기화 전압(Vint1)을 생성하기 위한 컨버터 및 기준 전압(VEH)을 생성하기 위한 컨버터가 생략될 수 있다.
이러한 차이점을 제외하고, 앞서 도 2 및 3을 참조하여 설명한 실시예의 특징들은 도 5를 참조로 설명한 실시예에 모두 적용될 수 있으므로, 도 2 및 3에서 설명한 실시예의 중복되는 특징에 대한 설명은 생략한다.
도 6은 본 발명의 일 실시예에 따른 화소 회로를 나타내는 회로도이다.
도 6을 참조하면, 일 실시예의 화소 회로(40)에 포함되는 제4 트랜지스터(TR4)는 제2 게이트 라인(GLn2)에 연결되어 있는 게이트 전극, 제1 초기화 전압(Vint1)이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 제1 노드(N1)에 연결되어 있는 제2 전극을 포함한다. 제4 트랜지스터(TR4)는 제1 초기화 전압(Vint1)이 인가되는 전원 라인과 제1 노드(N1) 사이에 연결된다.
제4 트랜지스터(TR4)는 초기화 기간(P2)에 하이 레벨 전압(게이트 온 전압)의 제2 게이트 신호(GI[n])에 의해 턴 온되어 제1 초기화 전압(Vint1)을 제1 노드(N1)에 전달한다. 제1 트랜지스터(TR1)의 게이트 전압은 제1 초기화 전압(Vint1)으로 초기화된다.
일 실시예의 화소 회로(40)에 포함되는 제7 트랜지스터(TR7)는 제4 게이트 라인(GLn4)에 연결되어 있는 게이트 전극, 제3 게이트 라인(GLn3)에 연결되어 있는 제1 전극 및 제4 노드(N4)에 연결되어 있는 제2 전극을 포함한다. 제7 트랜지스터(TR7)는 제3 게이트 라인(GLn3)과 유기 발광 다이오드(OLED)의 애노드 전극 사이에 연결된다.
제7 트랜지스터(TR7)는 리셋 기간(P1)에 로우 레벨 전압(게이트 온 전압)의 제4 게이트 신호(GB[n])에 의해 턴 온되어 로우 레벨 전압(게이트 오프 전압)의 제3 게이트 신호(GC[n])를 제4 노드(N4)에 전달한다. 유기 발광 다이오드(OLED)의 애노드 전압은 제3 게이트 신호(GC[n])의 로우 레벨 전압으로 리셋된다.
도 6의 실시예에 따른 화소(PX)는 제2 초기화 전압(Vint2)을 필요로 하지 않으므로, 표시부(600)에서 제2 초기화 전압(Vint2)을 위한 전원 라인이 생략되고, 전원 공급부(500)에서 제2 초기화 전압(Vint2)을 생성하기 위한 컨버터가 생략될 수 있다.
이러한 차이점을 제외하고, 앞서 도 2 및 3을 참조하여 설명한 실시예의 특징들은 도 6을 참조로 설명한 실시예에 모두 적용될 수 있으므로, 도 2 및 3에서 설명한 실시예의 중복되는 특징에 대한 설명은 생략한다.
도 7은 본 발명의 일 실시예에 따른 화소 회로를 나타내는 회로도이다.
도 7을 참조하면, 일 실시예의 화소 회로(50)에 포함되는 제4 트랜지스터(TR4)는 제2 게이트 라인(GLn2)에 연결되어 있는 게이트 전극, 제1 초기화 전압(Vint1)이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 제1 노드(N1)에 연결되어 있는 제2 전극을 포함한다. 제4 트랜지스터(TR4)는 제1 초기화 전압(Vint1)이 인가되는 전원 라인과 제1 노드(N1) 사이에 연결된다.
제4 트랜지스터(TR4)는 초기화 기간(P2)에 하이 레벨 전압(게이트 온 전압)의 제2 게이트 신호(GI[n])에 의해 턴 온되어 제1 초기화 전압(Vint1)을 제1 노드(N1)에 전달한다. 제1 트랜지스터(TR1)의 게이트 전압은 제1 초기화 전압(Vint1)으로 초기화된다.
일 실시예의 화소 회로(50)에 포함되는 제7 트랜지스터(TR7)는 제4 게이트 라인(GLn4)에 연결되어 있는 게이트 전극, 제3 게이트 라인(GLn3)에 연결되어 있는 제1 전극 및 제4 노드(N4)에 연결되어 있는 제2 전극을 포함한다. 제7 트랜지스터(TR7)는 제3 게이트 라인(GLn3)과 유기 발광 다이오드(OLED)의 애노드 전극 사이에 연결된다.
제7 트랜지스터(TR7)는 리셋 기간(P1)에 로우 레벨 전압(게이트 온 전압)의 제4 게이트 신호(GB[n])에 의해 턴 온되어 로우 레벨 전압의 제3 게이트 신호(GC[n])를 제4 노드(N4)에 전달한다. 유기 발광 다이오드(OLED)의 애노드 전압은 제3 게이트 신호(GC[n])의 로우 레벨 전압으로 리셋된다.
일 실시예의 화소 회로(50)에 포함되는 제8 트랜지스터(TR8)는 제4 게이트 라인(GLn4)에 연결되어 있는 게이트 전극, 제1 전원 전압(ELVDD)이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 제2 노드(N2)에 연결되어 있는 제2 전극을 포함한다. 제8 트랜지스터(TR8)는 제1 전원 전압(ELVDD)이 인가되는 전원 라인과 제2 노드(N2) 사이에 연결된다.
제8 트랜지스터(TR8)는 리셋 기간(P1)에 로우 레벨 전압(게이트 온 전압)의 제4 게이트 신호(GB[n])에 의해 턴 온되어 제1 전원 전압(ELVDD)을 제2 노드(N2)에 전달한다.
도 7의 실시예에 따른 화소(PX)는 제2 초기화 전압(Vint2) 및 기준 전압(VEH)을 필요로 하지 않으므로, 표시부(600)에서 제2 초기화 전압(Vint2)을 위한 전원 라인 및 기준 전압(VEH)을 위한 전원 라인이 생략되고, 전원 공급부(500)에서 제2 초기화 전압(Vint2)을 생성하기 위한 컨버터 및 기준 전압(VEH)을 생성하기 위한 컨버터가 생략될 수 있다.
이러한 차이점을 제외하고, 앞서 도 2 및 3을 참조하여 설명한 실시예의 특징들은 도 7을 참조로 설명한 실시예에 모두 적용될 수 있으므로, 도 2 및 3에서 설명한 실시예의 중복되는 특징에 대한 설명은 생략한다.
도 8는 본 발명의 일 실시예에 따른 화소 회로를 나타내는 회로도이다.
도 8을 참조하면, 일 실시예의 화소 회로(60)에 포함되는 제4 트랜지스터(TR4)는 제2 게이트 라인(GLn2)에 연결되어 있는 게이트 전극, 제1 초기화 전압(Vint1)이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 제1 노드(N1)에 연결되어 있는 제2 전극을 포함한다. 제4 트랜지스터(TR4)는 제1 초기화 전압(Vint1)이 인가되는 전원 라인과 제1 노드(N1) 사이에 연결된다.
제4 트랜지스터(TR4)는 초기화 기간(P2)에 하이 레벨 전압(게이트 온 전압)의 제2 게이트 신호(GI[n])에 의해 턴 온되어 제1 초기화 전압(Vint1)을 제1 노드(N1)에 전달한다. 제1 트랜지스터(TR1)의 게이트 전압은 제1 초기화 전압(Vint1)으로 초기화된다.
일 실시예의 화소 회로(60)에 포함되는 제7 트랜지스터(TR7)는 제4 게이트 라인(GLn4)에 연결되어 있는 게이트 전극, 제3 게이트 라인(GLn3)에 연결되어 있는 제1 전극 및 제4 노드(N4)에 연결되어 있는 제2 전극을 포함한다. 제7 트랜지스터(TR7)는 제3 게이트 라인(GLn3)과 유기 발광 다이오드(OLED)의 애노드 전극 사이에 연결된다.
제7 트랜지스터(TR7)는 리셋 기간(P1)에 로우 레벨 전압(게이트 온 전압)의 제4 게이트 신호(GB[n])에 의해 턴 온되어 로우 레벨 전압의 제3 게이트 신호(GC[n])를 제4 노드(N4)에 전달한다. 유기 발광 다이오드(OLED)의 애노드 전압은 제3 게이트 신호(GC[n])의 로우 레벨 전압으로 리셋된다.
일 실시예의 화소 회로(60)에 포함되는 제8 트랜지스터(TR8)는 제4 게이트 라인(GLn4)에 연결되어 있는 게이트 전극, 발광 제어 라인(ELn)에 연결되어 있는 제1 전극 및 제2 노드(N2)에 연결되어 있는 제2 전극을 포함한다. 제8 트랜지스터(TR8)는 발광 제어 라인(ELn)과 제2 노드(N2) 사이에 연결된다.
제8 트랜지스터(TR8)는 리셋 기간(P1)에 로우 레벨 전압(게이트 온 전압)의 제4 게이트 신호(GB[n])에 의해 턴 온되어 하이 레벨 전압의 발광 신호(EM[n])를 제2 노드(N2)에 전달한다.
도 8의 실시예에 따른 화소(PX)는 제2 초기화 전압(Vint2) 및 기준 전압(VEH)을 필요로 하지 않으므로, 표시부(600)에서 제2 초기화 전압(Vint2)을 위한 전원 라인 및 기준 전압(VEH)을 위한 전원 라인이 생략되고, 전원 공급부(500)에서 제2 초기화 전압(Vint2)을 생성하기 위한 컨버터 및 기준 전압(VEH)을 생성하기 위한 컨버터가 생략될 수 있다.
이러한 차이점을 제외하고, 앞서 도 2 및 3을 참조하여 설명한 실시예의 특징들은 도 8을 참조로 설명한 실시예에 모두 적용될 수 있으므로, 도 2 및 3에서 설명한 실시예의 중복되는 특징에 대한 설명은 생략한다.
도 9는 본 발명의 일 실시예에 따른 화소 회로를 나타내는 회로도이다.
도 9를 참조하면, 일 실시예의 화소 회로(70)에 포함되는 제7 트랜지스터(TR7)는 제4 게이트 라인(GLn4)에 연결되어 있는 게이트 전극, 제3 게이트 라인(GLn3)에 연결되어 있는 제1 전극 및 제4 노드(N4)에 연결되어 있는 제2 전극을 포함한다. 제7 트랜지스터(TR7)는 제3 게이트 라인(GLn3)과 유기 발광 다이오드(OLED)의 애노드 전극 사이에 연결된다.
제7 트랜지스터(TR7)는 리셋 기간(P1)에 로우 레벨 전압(게이트 온 전압)의 제4 게이트 신호(GB[n])에 의해 턴 온되어 로우 레벨 전압의 제3 게이트 신호(GC[n])를 제4 노드(N4)에 전달한다. 유기 발광 다이오드(OLED)의 애노드 전압은 제3 게이트 신호(GC[n])의 로우 레벨 전압으로 리셋된다.
도 9의 실시예에 따른 화소(PX)는 제1 초기화 전압(Vint1) 및 제2 초기화 전압(Vint2)을 필요로 하지 않으므로, 표시부(600)에서 제1 초기화 전압(Vint1)을 위한 전원 라인과 제2 초기화 전압(Vint2)을 위한 전원 라인이 생략되고, 전원 공급부(500)에서 제1 초기화 전압(Vint1)을 생성하기 위한 컨버터 및 제2 초기화 전압(Vint2)을 생성하기 위한 컨버터가 생략될 수 있다.
이러한 차이점을 제외하고, 앞서 도 2 및 3을 참조하여 설명한 실시예의 특징들은 도 9을 참조로 설명한 실시예에 모두 적용될 수 있으므로, 도 2 및 3에서 설명한 실시예의 중복되는 특징에 대한 설명은 생략한다.
도 10은 본 발명의 일 실시예에 따른 화소 회로를 나타내는 회로도이다.
도 10을 참조하면, 일 실시예의 화소 회로(80)에 포함되는 제7 트랜지스터(TR7)는 제4 게이트 라인(GLn4)에 연결되어 있는 게이트 전극, 제3 게이트 라인(GLn3)에 연결되어 있는 제1 전극 및 제4 노드(N4)에 연결되어 있는 제2 전극을 포함한다. 제7 트랜지스터(TR7)는 제3 게이트 라인(GLn3)과 유기 발광 다이오드(OLED)의 애노드 전극 사이에 연결된다.
제7 트랜지스터(TR7)는 리셋 기간(P1)에 로우 레벨 전압(게이트 온 전압)의 제4 게이트 신호(GB[n])에 의해 턴 온되어 로우 레벨 전압의 제3 게이트 신호(GC[n])를 제4 노드(N4)에 전달한다. 유기 발광 다이오드(OLED)의 애노드 전압은 제3 게이트 신호(GC[n])의 로우 레벨 전압으로 리셋된다.
일 실시예의 화소 회로(80)에 포함되는 제8 트랜지스터(TR8)는 제4 게이트 라인(GLn4)에 연결되어 있는 게이트 전극, 제1 전원 전압(ELVDD)이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 제2 노드(N2)에 연결되어 있는 제2 전극을 포함한다. 제8 트랜지스터(TR8)는 제1 전원 전압(ELVDD)이 인가되는 전원 라인과 제2 노드(N2) 사이에 연결된다.
제8 트랜지스터(TR8)는 리셋 기간(P1)에 로우 레벨 전압(게이트 온 전압)의 제4 게이트 신호(GB[n])에 의해 턴 온되어 제1 전원 전압(ELVDD)을 제2 노드(N2)에 전달한다.
도 10의 실시예에 따른 화소(PX)는 제1 초기화 전압(Vint1), 제2 초기화 전압(Vint2) 및 기준 전압(VEH)을 필요로 하지 않는다. 이에 따라, 표시부(600)에서 제1 초기화 전압(Vint1)을 위한 전원 라인, 제2 초기화 전압(Vint2)을 위한 전원 라인 및 기준 전압(VEH)을 위한 전원 라인이 생략될 수 있고, 전원 공급부(500)에서 제1 초기화 전압(Vint1)을 생성하기 위한 컨버터, 제2 초기화 전압(Vint2)을 생성하기 위한 컨버터 및 기준 전압(VEH)을 생성하기 위한 컨버터가 생략될 수 있다.
이러한 차이점을 제외하고, 앞서 도 2 및 3을 참조하여 설명한 실시예의 특징들은 도 10을 참조로 설명한 실시예에 모두 적용될 수 있으므로, 도 2 및 3에서 설명한 실시예의 중복되는 특징에 대한 설명은 생략한다.
도 11은 본 발명의 일 실시예에 따른 화소 회로를 나타내는 회로도이다.
도 11을 참조하면, 일 실시예의 화소 회로(90)에 포함되는 제7 트랜지스터(TR7)는 제4 게이트 라인(GLn4)에 연결되어 있는 게이트 전극, 제3 게이트 라인(GLn3)에 연결되어 있는 제1 전극 및 제4 노드(N4)에 연결되어 있는 제2 전극을 포함한다. 제7 트랜지스터(TR7)는 제3 게이트 라인(GLn3)과 유기 발광 다이오드(OLED)의 애노드 전극 사이에 연결된다.
제7 트랜지스터(TR7)는 리셋 기간(P1)에 로우 레벨 전압(게이트 온 전압)의 제4 게이트 신호(GB[n])에 의해 턴 온되어 로우 레벨 전압의 제3 게이트 신호(GC[n])를 제4 노드(N4)에 전달한다. 유기 발광 다이오드(OLED)의 애노드 전압은 제3 게이트 신호(GC[n])의 로우 레벨 전압으로 리셋된다.
일 실시예의 화소 회로(90)에 포함되는 제8 트랜지스터(TR8)는 제4 게이트 라인(GLn4)에 연결되어 있는 게이트 전극, 발광 제어 라인(ELn)에 연결되어 있는 제1 전극 및 제2 노드(N2)에 연결되어 있는 제2 전극을 포함한다. 제8 트랜지스터(TR8)는 발광 제어 라인(ELn)과 제2 노드(N2) 사이에 연결된다.
제8 트랜지스터(TR8)는 리셋 기간(P1)에 로우 레벨 전압(게이트 온 전압)의 제4 게이트 신호(GB[n])에 의해 턴 온되어 하이 레벨 전압의 발광 신호(EM[n])를 제2 노드(N2)에 전달한다.
도 11의 실시예에 따른 화소(PX)는 제1 초기화 전압(Vint1), 제2 초기화 전압(Vint2) 및 기준 전압(VEH)을 필요로 하지 않는다. 이에 따라, 표시부(600)에서 제1 초기화 전압(Vint1)을 위한 전원 라인, 제2 초기화 전압(Vint2)을 위한 전원 라인 및 기준 전압(VEH)을 위한 전원 라인이 생략될 수 있고, 전원 공급부(500)에서 제1 초기화 전압(Vint1)을 생성하기 위한 컨버터, 제2 초기화 전압(Vint2)을 생성하기 위한 컨버터 및 기준 전압(VEH)을 생성하기 위한 컨버터가 생략될 수 있다.
이러한 차이점을 제외하고, 앞서 도 2 및 3을 참조하여 설명한 실시예의 특징들은 도 11을 참조로 설명한 실시예에 모두 적용될 수 있으므로, 도 2 및 3에서 설명한 실시예의 중복되는 특징에 대한 설명은 생략한다.
도 12는 본 발명의 비교예의 화소 회로를 나타내는 회로도이다.
도 12를 참조하면, 비교예의 화소 회로(C10)에 포함되는 제4 트랜지스터(TR4)는 제2 게이트 라인(GLn2)에 연결되어 있는 게이트 전극, 제1 초기화 전압(Vint1)이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 제1 노드(N1)에 연결되어 있는 제2 전극을 포함한다. 제4 트랜지스터(TR4)는 제1 초기화 전압(Vint1)이 인가되는 전원 라인과 제1 노드(N1) 사이에 연결된다.
제4 트랜지스터(TR4)는 초기화 기간(P2)에 하이 레벨 전압(게이트 온 전압)의 제2 게이트 신호(GI[n])에 의해 턴 온되어 제1 초기화 전압(Vint1)을 제1 노드(N1)에 전달한다. 제1 트랜지스터(TR1)의 게이트 전압은 제1 초기화 전압(Vint1)으로 초기화된다.
도 12의 비교예의 화소(PX)는 제1 초기화 전압(Vint1), 제2 초기화 전압(Vint2) 및 기준 전압(VEH)을 필요로 한다. 이에 따라, 표시부(600)에서는 제1 초기화 전압(Vint1)을 위한 전원 라인, 제2 초기화 전압(Vint2)을 위한 전원 라인 및 기준 전압(VEH)을 위한 전원 라인이 배치되어야 하고, 전원 공급부(500)는 제1 초기화 전압(Vint1)을 생성하기 위한 컨버터, 제2 초기화 전압(Vint2)을 생성하기 위한 컨버터 및 기준 전압(VEH)을 생성하기 위한 컨버터를 포함하여야 한다.
도 12의 비교예의 화소(PX)와 비교하여, 도 2와 도 4 내지 11의 화소(PX)는 제1 초기화 전압(Vint1), 제2 초기화 전압(Vint2) 및 기준 전압(VEH) 중 적어도 하나를 필요로 하지 않으므로, 표시부(600)에 배치되는 전원 라인의 수를 줄일 수 있고, 전원 공급부(500)에 포함되는 컨버터의 수를 줄일 수 있다. 이에 따라, 한정된 공간에서 더욱 많은 수의 화소가 형성된 고해상도의 표시 장치가 제작될 수 있고, 표시 장치의 구조가 간략화되고 표시 장치의 제조 원가가 낮아질 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 신호 제어부
200: 게이트 구동부
300: 데이터 구동부
400: 발광 제어 구동부
500: 전원 공급부
600: 표시부

Claims (20)

  1. 복수의 화소를 포함하고,
    상기 복수의 화소 각각은 유기 발광 다이오드 및 상기 유기 발광 다이오드로 흐르는 전류를 제어하는 화소 회로를 포함하고,
    상기 화소 회로는,
    제1 노드에 연결되어 있는 게이트 전극, 제2 노드에 연결되어 있는 제1 전극 및 제3 노드에 연결되어 있는 제2 전극을 포함하는 제1 트랜지스터;
    제1 게이트 라인에 연결되어 있는 게이트 전극, 데이터 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터;
    제3 게이트 라인에 연결되어 있는 게이트 전극, 상기 제3 노드에 연결되어 있는 제1 전극 및 상기 제1 노드에 연결되어 있는 제2 전극을 포함하는 제3 트랜지스터; 및
    제2 게이트 라인에 연결되어 있는 게이트 전극, 상기 제3 게이트 라인에 연결되어 있는 제1 전극 및 상기 제1 노드에 연결되어 있는 제2 전극을 포함하는 제4 트랜지스터를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제4 트랜지스터는 상기 제3 게이트 라인에 인가되는 게이트 오프 전압의 제3 게이트 신호를 상기 제1 노드에 전달하여 상기 제1 트랜지스터의 게이트 전압을 초기화하는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 다결정 반도체로 형성된 반도체층을 포함하는 다결정 트랜지스터이고,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터는 산화물 반도체로 형성된 반도체층을 포함하는 산화물 트랜지스터인 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 로우 레벨 전압에 의해 턴 온되는 p형 트랜지스터이고,
    상기 제3 트랜지스터 및 상기 제4 트랜지스터는 하이 레벨 전압에 의해 턴 온되는 n형 트랜지스터인 표시 장치.
  5. 제1 항에 있어서,
    상기 화소 회로는,
    발광 제어 라인에 연결되어 있는 게이트 전극, 제1 전원 전압이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제5 트랜지스터;
    상기 발광 제어 라인에 연결되어 있는 게이트 전극, 상기 제3 노드에 연결되어 있는 제1 전극 및 제4 노드에 연결되어 있는 제2 전극을 포함하는 제6 트랜지스터; 및
    제4 게이트 라인에 연결되어 있는 게이트 전극, 초기화 전압이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 상기 제4 노드에 연결되어 있는 제2 전극을 포함하는 제7 트랜지스터를 더 포함하고,
    상기 제4 노드에 상기 유기 발광 다이오드의 애노드 전극이 연결되어 있는 표시 장치.
  6. 제5 항에 있어서,
    상기 화소 회로는,
    상기 제4 게이트 라인에 연결되어 있는 게이트 전극, 기준 전압이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 기준 전압은 상기 제1 전원 전압보다 높은 하이 레벨 전압인 표시 장치.
  8. 제5 항에 있어서,
    상기 화소 회로는,
    상기 제4 게이트 라인에 연결되어 있는 게이트 전극, 상기 제1 전원 전압이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 더 포함하는 표시 장치.
  9. 제5 항에 있어서,
    상기 화소 회로는,
    상기 제4 게이트 라인에 연결되어 있는 게이트 전극, 상기 발광 제어 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 더 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 화소 회로는,
    발광 제어 라인에 연결되어 있는 게이트 전극, 제1 전원 전압이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제5 트랜지스터;
    상기 발광 제어 라인에 연결되어 있는 게이트 전극, 상기 제3 노드에 연결되어 있는 제1 전극 및 제4 노드에 연결되어 있는 제2 전극을 포함하는 제6 트랜지스터; 및
    제4 게이트 라인에 연결되어 있는 게이트 전극, 상기 제3 게이트 라인에 연결되어 있는 제1 전극 및 상기 제4 노드에 연결되어 있는 제2 전극을 포함하는 제7 트랜지스터를 더 포함하고,
    상기 제4 노드에 상기 유기 발광 다이오드의 애노드 전극이 연결되어 있는 표시 장치.
  11. 제10 항에 있어서,
    상기 화소 회로는,
    상기 제4 게이트 라인에 연결되어 있는 게이트 전극, 기준 전압이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 더 포함하는 표시 장치.
  12. 제10 항에 있어서,
    상기 화소 회로는,
    상기 제4 게이트 라인에 연결되어 있는 게이트 전극, 상기 제1 전원 전압이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 더 포함하는 표시 장치.
  13. 제10 항에 있어서,
    상기 화소 회로는,
    상기 제4 게이트 라인에 연결되어 있는 게이트 전극, 상기 발광 제어 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 더 포함하는 표시 장치.
  14. 복수의 화소를 포함하고,
    상기 복수의 화소 각각은 유기 발광 다이오드 및 상기 유기 발광 다이오드로 흐르는 전류를 제어하는 화소 회로를 포함하고,
    상기 화소 회로는,
    제1 노드에 연결되어 있는 게이트 전극, 제2 노드에 연결되어 있는 제1 전극 및 제3 노드에 연결되어 있는 제2 전극을 포함하는 제1 트랜지스터;
    제1 게이트 라인에 연결되어 있는 게이트 전극, 데이터 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제2 트랜지스터;
    제3 게이트 라인에 연결되어 있는 게이트 전극, 상기 제3 노드에 연결되어 있는 제1 전극 및 상기 제1 노드에 연결되어 있는 제2 전극을 포함하는 제3 트랜지스터;
    제2 게이트 라인에 연결되어 있는 게이트 전극, 초기화 전압이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 상기 제1 노드에 연결되어 있는 제2 전극을 포함하는 제4 트랜지스터; 및
    제4 게이트 라인에 연결되어 있는 게이트 전극, 상기 제3 게이트 라인에 연결되어 있는 제1 전극 및 제4 노드에 연결되어 있는 제2 전극을 포함하는 제7 트랜지스터를 포함하고,
    상기 제4 노드에 상기 유기 발광 다이오드의 애노드 전극이 연결되어 있는 표시 장치.
  15. 제14 항에 있어서,
    상기 제7 트랜지스터는 상기 제3 게이트 라인에 인가되는 게이트 오프 전압의 제3 게이트 신호를 상기 제4 노드에 전달하여 상기 유기 발광 다이오드의 애노드 전압을 리셋하는 표시 장치.
  16. 제14 항에 있어서,
    상기 화소 회로는,
    상기 제4 게이트 라인에 연결되어 있는 게이트 전극, 기준 전압이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 더 포함하는 표시 장치.
  17. 제14 항에 있어서,
    상기 화소 회로는,
    상기 제4 게이트 라인에 연결되어 있는 게이트 전극, 제1 전원 전압이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 더 포함하는 표시 장치.
  18. 제14 항에 있어서,
    상기 화소 회로는,
    발광 제어 라인에 연결되어 있는 게이트 전극, 제1 전원 전압이 인가되는 전원 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제5 트랜지스터;
    상기 발광 제어 라인에 연결되어 있는 게이트 전극, 상기 제3 노드에 연결되어 있는 제1 전극 및 상기 제4 노드에 연결되어 있는 제2 전극을 포함하는 제6 트랜지스터; 및
    상기 제4 게이트 라인에 연결되어 있는 게이트 전극, 상기 발광 제어 라인에 연결되어 있는 제1 전극 및 상기 제2 노드에 연결되어 있는 제2 전극을 포함하는 제8 트랜지스터를 더 포함하는 표시 장치.
  19. 복수의 화소를 포함하고, 상기 복수의 화소 각각는 제1 게이트 신호, 제2 게이트 신호, 제3 게이트 신호, 제4 게이트 신호 및 발광 신호를 인가받아 유기 발광 다이오드로 흐르는 전류를 제어하는 화소 회로를 포함하는 표시 장치의 구동 방법에 있어서,
    상기 제4 게이트 신호가 게이트 온 전압으로 인가됨에 따라 상기 유기 발광 다이오드의 애노드 전압을 리셋하고, 제1 전원 전압으로부터 상기 유기 발광 다이오드로 흐르는 전류를 제어하는 제1 트랜지스터를 리셋하는 단계;
    상기 제2 게이트 신호가 게이트 온 전압으로 인가됨에 따라 상기 제3 게이트 신호의 게이트 오프 전압으로 상기 제1 트랜지스터의 게이트 전압을 초기화하는 단계;
    상기 제1 게이트 신호 및 상기 제3 게이트 신호가 게이트 온 전압으로 인가됨에 따라 상기 제1 트랜지스터가 다이오드 연결되고 상기 제1 트랜지스터의 문턱 전압이 보상된 데이터 전압이 상기 제1 트랜지스터의 게이트 전압으로 기입되는 단계; 및
    상기 발광 신호가 게이트 온 전압으로 인가됨에 따라 상기 유기 발광 다이오드가 상기 제1 트랜지스터를 통해 흐르는 전류에 대응하는 밝기로 발광하는 단계를 포함하는 표시 장치의 구동 방법.
  20. 제19 항에 있어서,
    상기 제4 게이트 신호가 게이트 온 전압으로 인가됨에 따라 상기 제1 트랜지스터는 상기 제1 전원 전압, 상기 제1 전원 전압보다 높은 기준 전압 및 상기 발광 신호의 하이 레벨 전압 중 어느 하나로 리셋되는 표시 장치의 구동 방법.
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