CN108428689A - 功率电子设备组件及其制造方法 - Google Patents

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Abstract

本文中公开了一种电子设备组件，其包括具有包绕其内部分的外部分的玻璃基底，其中内部分具有第一厚度，并且外部分具有大于第一厚度的第二厚度。粘合层形成在玻璃基底的内部分的下表面上。具有上表面的半导体装置联接于粘合层，半导体装置具有设置在其上表面上的至少一个接触垫。第一金属化层联接于玻璃基底的上表面，并且延伸穿过形成穿过玻璃基底的第一厚度的第一通孔以与半导体装置的至少一个接触垫联接。

Description

功率电子设备组件及其制造方法
技术领域
本发明的实施例大体上涉及半导体装置组件或电子设备组件，并且更具体地，涉及功率电子设备组件，其包括由玻璃介电材料形成的互连结构。
背景技术
功率半导体装置是用作功率电子电路中的开关或整流器的半导体装置，如例如开关模式的电源。许多功率半导体装置用于高电压功率应用中，并且设计成传送大量电流并且支持大电压。
在使用中，功率半导体装置典型地经由组装结构安装于外部电路，其中组装结构提供与外部电路的电连接，并且还提供除去由装置生成的热和保护装置免受外部环境的方式。功率半导体装置设有一定数量的输入/输出(I/O)互连部来将相应的半导体装置的两侧电连接于外部电路。这些I/O连接部可提供成呈焊球、电镀凸块或焊线连接部形式。在焊线组装的情况下，焊线提供成将设在功率半导体装置上的联结垫或接触垫连接于组装的下一水平处的对应垫或传导元件(其可为电路板或引线框架)。大多数现有的功率装置组装结构使用焊线和基底(例如，直接联结的铜(DBC)基底)的组合，以向相应的半导体装置的两侧提供I/O互连部。
随着半导体装置组件变得日益更小并且产生更好的操作性能，组装技术相应地从引线组件演进至平面建造组件，这并入了埋入或嵌入的半导体装置。并入嵌入式功率装置的现有技术的平面组装结构10的大体结构在图1中示出。用于POL结构10的标准制造过程典型地以将一个或更多个功率半导体装置12经由粘合剂16放置到介电层14上来开始，粘合剂16使用旋转涂覆技术来施加于介电层。POL结构10还可包括一个或更多个附加的管芯(die)组件、组装的控制器，或其它电气构件，如电感器或无源构件18。介电层14为聚酰亚胺或其它有机材料，如例如Kapton，其具有近似20ppm/℃的热膨胀系数。介电层14提供为平面预制膜或叠层，或者形成为在框架结构(未示出)的顶部上的平面层。
金属互连件20(例如，铜互连件)接着电镀到介电层14上，以形成与功率半导体装置12的直接金属连接。金属互连件20可呈低轮廓(例如，小于200微米厚)的平面互连结构形式，其提供用于往返于功率半导体装置12的输入/输出(I/O)系统22的形成。
POL结构10还包括直接联结铜(DBC)基底24，其典型地由非有机陶瓷基底26，如例如氧化铝形成，其中铜的上板28和下板30经由直接联结铜界面或硬钎焊层32联结于其两侧。DBC基底24的上铜板28在DBC基底24附接于半导体装置12之前图案确定成形成一定数量的传导接触区域。导电垫片34提供成将金属互连件20的一部分电联接于DBC基底24。
在POL结构10的制作过程期间，焊料36施加于半导体装置12和垫片34的表面。DBC基底24接着降低到焊料36上来使下铜板30的带图案部分与焊料36对准。在DBC基底24联接于半导体装置12和垫片34之后，下填料技术用于将聚合介电材料38施加在粘合层16与DBC基底24之间的空间中。尽管聚合介电材料38向半导体装置12提供一些环境保护，但半导体装置由于聚合材料38允许水分和其它气体扩散穿过其的固有特性而并未气密性地密封。
半导体芯片组装技术的进步由实现更好性能、较大微型化和较高可靠性的不断增长的需要驱动。此类进步导致了新半导体技术的开发，如例如碳化硅(SiC)功率装置。这些新的功率装置可操作成在高频率下和在高电压下切换。然而，这些装置还在相比于现有技术的装置的升高温度下操作，即，在高于150℃的温度下，其中温度典型地在150到250℃的范围中，但有时超过300℃。
如关于图1说明的，现有的平面组装技术使用聚酰亚胺和其它有机材料来用于组件结构内的各种介电和封装层。尽管这些材料可提供用于平面组件结构，但聚酰亚胺和其它有机材料在温度和升高温度下的可靠性方面有限，因为这些材料具有150到175摄氏度的范围中的温度上限。陶瓷材料如氧化铝也可并入到平面组装结构中。然而，这些材料的高成本和脆弱性质严重地限制了它们的能力。
为了完全利用这些新半导体技术的能力，将合乎需要的是提供新的平面组装技术，其在SiC和其它高温功率装置的升高的操作温度、频率和电压下保持可靠性。还将合乎需要的是，此类组装技术气密性地密封功率装置并且简化当前的制造过程。
发明内容
根据本发明的一个方面，一种电子设备组件包括具有包绕其内部分的外部分的玻璃基底，其中内部分具有第一厚度，并且外部分具有大于第一厚度的第二厚度。电子设备组件还包括形成在玻璃基底的内部分的下表面上的粘合层，以及具有联接于粘合层的上表面的半导体装置，半导体装置具有设置在其上表面上的至少一个接触垫。第一金属化层联接于玻璃基底的上表面，并且延伸穿过形成穿过玻璃基底的第一厚度的第一通孔，以与半导体装置的至少一个接触垫联接。
根据本发明的另一个方面，一种制造电子设备组件的方法包括提供具有由外部分包绕的内部分的玻璃基底，外部分具有大于内部分的厚度的厚度。该方法还包括使粘合层形成在玻璃基底的内部分的下表面上，经由粘合层将半导体装置的上表面联接于玻璃基底，上表面包括至少一个接触垫，以及使第一金属化层形成在玻璃基底上，第一金属化层延伸穿过形成穿过玻璃基底的内部分的厚度的至少一个通孔，以连接于半导体装置的至少一个接触垫。
根据本发明的又一个方面，一种功率电子设备组件包括具有形成穿过其第一厚度的至少一个通孔的多厚度基底，以及具有联接于多厚度基底的有源表面的功率装置，有源表面包括与多厚度基底中的至少一个通孔对准的至少一个接触垫。第一金属化层形成在多厚度基底的上表面上，并且延伸穿过至少一个通孔来接触至少一个接触垫。多层基底的热膨胀系数与功率装置的热膨胀系数之间的差异小于近似7ppm/℃。
技术方案1. 一种电子设备组件，其包括：
玻璃基底，其具有包绕其内部分的外部分，其中所述内部分具有第一厚度，并且所述外部分具有大于所述第一厚度的第二厚度；
粘合层，其形成在所述玻璃基底的所述内部分的下表面上；
半导体装置，其具有联接于所述粘合层的上表面，所述半导体装置具有设置在其所述上表面上的至少一个接触垫；以及
第一金属化层，其联接于所述玻璃基底的上表面，并且延伸穿过形成穿过所述玻璃基底的所述第一厚度的第一通孔，以与所述半导体装置的所述至少一个接触垫联接。
技术方案2. 根据技术方案1所述的电子设备组件，其特征在于，所述玻璃基底的热膨胀系数与所述半导体装置的热膨胀系数之间的差异等于或小于7ppm/℃。
技术方案3. 根据技术方案1所述的电子设备组件，其特征在于，所述半导体装置包括功率装置。
技术方案4. 根据技术方案1所述的电子设备组件，其特征在于，所述电子设备组件还包括联接于所述玻璃基底的所述外部分的下表面的第二金属化层；
其中所述第一金属化层和所述第二金属化层在形成穿过所述玻璃基底的所述第二厚度的第二通孔内电连接。
技术方案5. 根据技术方案4所述的电子设备组件，其特征在于，所述电子设备组件还包括联接于所述粘合层的无源装置；并且
其中所述无源装置电连接于所述第一金属化层。
技术方案6. 根据技术方案1所述的电子设备组件，其特征在于，所述电子设备组件还包括定位成邻近于所述玻璃基底的底面并且电联接于所述第一金属化层的传导垫片。
技术方案7. 根据技术方案1所述的电子设备组件，其特征在于，所述电子设备组件还包括：
联接于所述半导体装置的下表面的传导基底；以及
定位在所述传导基底与所述玻璃基底的所述外部分之间的第二连结层，所述第二连结层包绕所述玻璃基底的所述内部分的至少一个子区段。
技术方案8. 根据技术方案7所述的电子设备组件，其特征在于，所述第二连结层包括气密性地密封所述电子设备组件的内腔内的所述半导体装置的材料。
技术方案9. 根据技术方案7所述的电子设备组件，其特征在于，所述第二连结材料直接地联接于所述玻璃基底的所述外部分的所述下表面。
技术方案10. 根据技术方案7所述的电子设备组件，其特征在于，所述电子设备组件还包括填充定位在所述玻璃基底与所述传导基底之间的腔并且包绕所述半导体装置的封装剂。
技术方案11. 一种制造电子设备组件的方法，其包括：
提供具有由外部分包绕的内部分的玻璃基底，所述外部分具有大于所述内部分的厚度的厚度；
使粘合层形成在所述玻璃基底的所述内部分的下表面上；
经由所述粘合层将半导体装置的上表面联接于所述玻璃基底，所述上表面包括至少一个接触垫；以及
使第一金属化层形成在所述玻璃基底上，所述第一金属化层延伸穿过形成穿过所述玻璃基底的所述内部分的所述厚度的至少一个通孔，以连接于所述半导体装置的所述至少一个接触垫。
技术方案12. 根据技术方案11所述的方法，其特征在于，所述方法还包括：
使用第一连结层来将所述半导体装置的底面联接于传导基底，所述传导基底包括具有施加于其的金属结构的陶瓷层；以及
使用第二连结层将所述玻璃基底的所述外部分联接于所述传导基底。
技术方案13. 根据技术方案12所述的方法，其特征在于，所述方法还包括使用玻璃粉或液晶聚合物粘结剂来将所述玻璃基底的所述外部分的底面直接地联接于所述传导基底。
技术方案14. 根据技术方案11所述的方法，其特征在于，所述方法还包括使第二金属化层形成在所述玻璃基底的所述外部分的底面上。
技术方案15. 根据技术方案14所述的方法，其特征在于，所述方法还包括通过通孔将所述第一金属化层电联接于所述第二金属化层，所述通孔延伸穿过所述玻璃基底的所述外部分的所述厚度。
技术方案16. 根据技术方案15所述的方法，其特征在于，所述方法还包括：
经由所述粘合层将无源装置联接于所述玻璃基底；以及
将所述无源装置电联接于所述第一金属化层和所述第二金属化层。
技术方案17. 一种功率电子设备组件，其包括：
多厚度基底，其具有形成穿过其第一厚度的至少一个通孔；
功率装置，其具有联接于所述多厚度基底的有源表面，所述有源表面包括与所述多厚度基底中的所述至少一个通孔对准的至少一个接触垫；以及
第一金属化层，其形成在所述多厚度基底的上表面上并且延伸穿过所述至少一个通孔来接触所述至少一个接触垫；
其中所述多层基底的热膨胀系数与所述功率装置的热膨胀系数之间的差异小于近似7ppm/℃。
技术方案18. 根据技术方案17所述的功率电子设备组件，其特征在于，所述功率电子设备组件还包括设置在所述多厚度基底与所述功率装置之间的粘合层，所述粘合层联接于具有所述第一厚度的所述多厚度基底的一部分。
技术方案19. 根据技术方案17所述的功率电子设备组件，其特征在于，所述功率电子设备组件还包括联接于具有大于所述第一厚度的第二厚度的所述多厚度基底的一部分的传导基底；
其中所述功率装置气密性地密封在形成于所述多厚度基底与所述传导基底之间的腔内。
技术方案20. 根据技术方案19所述的功率电子设备组件，其特征在于，所述功率电子设备组件还包括：
电气构件，其联接于所述多厚度基底和所述第一金属化层；以及
第二金属化层，其形成在具有所述第二厚度的所述多厚度基底的所述部分的下表面上；
其中所述电气构件经由形成穿过所述多厚度基底的所述第二厚度的金属化通孔电联接于所述第二金属层。
这些和其它的优点和特征将从连同附图提供的本发明的优选实施例的以下详细描述更容易理解。
附图说明
附图示出了目前设想用于执行本发明的实施例。
在附图中：
图1为并入功率装置的现有技术的电子设备组件的示意性截面侧视图。
图2-9为根据本发明的实施例的制造/建造过程的各种阶段期间的电子设备组件的示意性截面侧视图。
图10为根据图2-9中示出的过程制造的电子设备组件的示意性俯视图。
图11为根据本发明的另一个实施例的电子设备组件的示意性截面侧视图。
图12为根据本发明的另一个实施例的电子设备组件的示意性截面侧视图。
图13为根据本发明的另一个实施例的电子设备组件的示意性截面侧视图。
图14为根据本发明的另一个实施例的电子设备组件的示意性截面侧视图。
图15为根据本发明的又一个实施例的电子设备组件的示意性截面侧视图。
图16为根据本发明的又一个实施例的电子设备组件的示意性截面侧视图。
图17为根据本发明的又一个实施例的电子设备组件的示意性截面侧视图。
图18为根据本发明的又一个实施例的电子设备组件的示意性截面侧视图。
图19为根据本发明的又一个实施例的电子设备组件的示意性截面侧视图。
图20为根据本发明的又一个实施例的电子设备组件的示意性截面侧视图。
具体实施方式
本发明的实施例提供了形成电子设备组件的方法，该电子设备组件包括具有热膨胀系数的玻璃基底，该热膨胀系数可通过其成分控制并且比常规聚合基底更紧密匹配半导体装置或电子设备构件的热膨胀系数。公开的玻璃基底的使用还容许了用于装置或构件的气密性或接近气密性。本文中描述的实施例还提供了如下能力：完全利用新半导体技术如SiC的能力，以及它们在高电压和高温下以高频切换的能力。
本发明的实施例针对电子设备组件，其包括嵌入在电子设备组件内的一个或更多个半导体装置、管芯或芯片。尽管嵌入在电子设备组件中的半导体装置在图2-20的实施例中在下面具体称为功率装置，但理解的是，其它电气构件可在电子设备组件中替换，并且因此本发明的实施例不仅仅限于电子设备组件中的功率装置的嵌入。即，下文描述的电子设备组件实施例中的功率装置的使用还应当理解为包含其它电气构件，如电阻器、电容器、电感器、滤波器或其它类似装置，其可单独地或与一个或更多个功率装置组合设在电子设备组件中。此外，尽管图2至20的实施例描述为包括两个功率装置和一个无源装置，但设想出的是，本文中描述的构思可延伸至包括单个半导体装置或无源装置的电子设备组件，以及包括单独或组合的任何其它数量的半导体装置或无源装置的电子设备组件。
现在参照图2-9，阐述了根据本发明的实施例的用于制造电子设备组件40的技术。图2-9中的各个为了易于建造过程的可视化示出了用于单个电子设备组件40的建造过程的截面，然而本领域技术人员将认识，多个电子设备组件可按类似方式在面板水平下制造，并且接着按期望单一化(singulate)到独立的电子设备组件构件中。另外，电子设备组件中的各个可包含单个管芯、多个管芯，或一个或更多个管芯、芯片和无源装置的组合。
电子设备组件40的制作以介电层42开始，介电层42呈刚性或柔性玻璃基底形式提供，其中基底的刚性/柔性能够基于其厚度、成分和制造方法控制。根据各种实施例，介电层42具有在近似3到9ppm/℃的范围内的热膨胀系数。如所示，介电层42具有非平面几何形状和多个厚度，其中介电层42的外部分44具有大于介电层42的内部分50的厚度48的厚度46。在一个非限制性实施例中，厚度48为近似50微米，但认识的是，25到150微米之间的厚度将是适合的。如所示，由于两个部分44,50的厚度的差异，故凹口51形成在介电层42的外部分44与内部分50之间。设想出的是，根据备选实施例，介电层14还可提供成具有恒定的厚度。在又一个实施例中，介电层42通过经由玻璃粉(glass-frit)联结或其它连结方法联结两个玻璃层来形成，其中上层具有厚度48，而玻璃的下层具有厚度52。
如图3中所示，一定数量的通孔54, 56, 58, 60经由厚度48形成穿过介电层42的内部分50。一个或更多个通孔62还可形成穿过介电层42的外部分44。例如，通孔54,62可由UV激光钻孔或蚀刻来形成。作为备选，通孔54,62可经由其它方法形成，该其它方法包括：等离子蚀刻、干和湿蚀刻技术、其它激光技术像CO2和激态原子，或机械钻孔过程。在一个实施例中，通孔50,62形成为具有成角的侧表面，如图3中所示，其便于随后填充和金属沉积。
在制造过程的下一个步骤中，粘合层64施加于介电层42的内部分50的底面66，如图4中所示。根据所示实施例，粘合层64施加成使得其涂覆整个底面66。在备选实施例中，粘合层64可施加成仅涂覆底面66的选择部分。粘合层64可使用涂覆技术如旋转涂覆或槽模具涂覆来施加，或者可由作为非限制性实例的喷墨打印类型装置技术形式的可编程分配工具施加。粘合层64为高温粘合剂，如例如，高温聚酰亚胺、环氧树脂、氰酸酯材料，或它们的混合物，其适合于在150℃的下限和250℃的上限的温度下使用。认识的是，取决于应用，还可实施适合于在大于250℃的温度下(如300℃或甚至400℃下)使用的其它粘合剂。
参照图5，一个或更多个半导体装置68,70或电子构件联接于粘合层64。半导体装置68,70可具有相同厚度(如图5中所示)，或者在备选实施例中具有变化的厚度。在一个非限制性实施例中，半导体装置68,70具有在近似50到500微米的范围内的厚度。半导体装置68,70可大体上描述为"功率装置"或"非功率装置"。因此，作为实例，半导体装置68,70可呈管芯、二极管、MOSFET、晶体管、专用集成电路(ASIC)，或处理器形式。在所示实施例中，半导体装置68描绘为具有定位在其有源表面74上的接触垫72的二极管。半导体装置70描绘为MOSFET，其具有定位在其有源表面80上的源极垫76和栅极垫78。然而，认识的是，半导体装置68,70可提供为备选类型的功率或非功率装置，并且更少或更多数量的半导体装置或电子构件可包括在电子设备组件40内。在一个实施例中，半导体装置68,70由硅或碳化硅(SiC)形成，并且具有在近似2到3ppm/℃的范围内的热膨胀系数。可选地，一个或更多个无源装置82，如例如电阻器、电容器或电感器可放置到粘合层64上。在半导体装置68,70和(多个)无源装置82定位之后，粘合层64可以以热方式或由热或辐射的组合来完全固化。适合的辐射可包括UV光和/或微波。在一个实施例中，部分真空和/或高于大气压的压力可用于促进挥发物在固化期间从粘合剂除去(如果存在任何挥发物)。一旦固化，则通孔54下方的粘合层64的任何部分使用例如反应离子蚀刻(RIE)或激光过程来除去，其并未显著地影响介电层42的结构完整性。
如图6中所示，下金属化层84在制作过程的下一个步骤中形成在介电层42的外部分44的下表面86上。在施加过程之后，如所示，金属化层84的一部分可向上延伸到通孔62中。如图7中所示，上金属化层88形成在介电层42的上表面90上。上金属化层88延伸穿过通孔54来与半导体装置68,70的接触垫72,76,78电联接。上金属化层88还延伸穿过通孔62来与下金属化层84电联接。共同地，上金属化层88和下金属化层84因此形成介电层42的下表面86与上表面90之间的电连接。在一个实施例中，在上金属化层84和下金属化层90沉积之前，可选的钛铜种层(未示出)溅镀到介电层42的上表面90和/或下表面86上。
金属化层84,90可使用溅射和电镀技术后接光刻过程来形成。在一个实施例中，上金属化层84和下金属化层90由铜形成。然而，设想出的是，金属化层84,90的制造技术可扩展至使用其它导电材料或铜和填充剂的组合。在不包括无源装置82的实施例中，半导体装置70的栅极垫78可经由通过通孔62联接于下金属化层84的上金属化层88的延伸(图7中未示出)来电联接于下金属化层84。
现在参照图8，第一连结层92施加于半导体装置68,70的相应底面94,96和与(多个)通孔62对准的下金属化层84的一部分。第一连结层92由焊料或其它高温连结材料如烧结的银或使用瞬时液相联结技术形成的其它合金/金属间化合物形成，其中如92.5Pb/5Sn/2.5Ag或Au-Si的焊料为适合材料的实例。第二连结层98或其它高温接近气密(即，具有1E-4到1E-6 atm-cc/sec的氦泄漏率)的连结材料施加于下金属化层84，以形成包绕介电层42的内部分50的连续路径。根据各种实施例，第二连结层98可为导电材料或电绝缘材料，如例如烧结的银、瞬时液相联结材料，或低温玻璃或聚合物系统，其呈现低吸水性和扩散率(例如，液晶聚合物)。当焊料用于第二连结层98时，介电层42的外部分的底面金属化。
在一些实施例中，可选的精整层(未示出)在施加第二连结层98之前设在下金属化层84上。作为非限制性实例，在第二连结层98为焊料时，可使用Ni-Au精整，并且在第二连结层98为烧结银时，可使用Ni-Ag精整。在其中半导体装置68,70的底面金属化的实施例中，第一连结层92和第二连结层98可由相同材料形成。
接下来，如图9中所示，传导基底100使用适当的焊接或联结过程联接于第一连结层92和第二连结层98，以形成电子设备组件40。在所示实施例中，传导基底100为多层基底100，其包括陶瓷基底102层，如例如氧化铝，其夹在由导电材料(如例如铜)形成的上板104与下板106之间。如图9中所示，上板104的部分除去来产生用于多层基底100的带图案的上表面。在备选实施例中，第一连结层92和第二连结层98中的任一个或两者可最初施加于多层基底100，而非下金属化层84和半导体装置68,70。在又一个备选实施例中，在半导体装置68,70联接于多层基底100之后，第二连结层98可施加成将多层基底100直接地联接于介电层42，由此产生包绕半导体装置68,70和(多个)无源装置82的内腔108周围的边缘密封。在此类实施例中，如关于图19更详细描述的，示为定位在介电层42与第二连结层98之间的下金属化层84的部分可省略。根据一个实施例，多层基底100为直接联结铜(DBC)基底。在备选实施例中，基底100为金属引线框架，如例如铜，其可模制或封装。
尽管在图9中未示出，但设想出的是，任何数量的输入/输出(I/O)连接部可形成在上金属化层88和/或多层基底100的顶部上，使得电气连接可在电子设备组件40内的电气构件与外部构件(未示出)(如例如母线或印刷电路板(PCB))之间产生。此类I/O连接部可以以电镀凸块、柱凸块、铜带、直接地联结或焊料连结的Cu端子，或丝焊连接/垫的形式提供，作为非限制性实例。焊接掩模可施加来支持上文提到的I/O连接方法中的一些。
电子设备组件40的俯视图在图10中提供，以更清楚地示出第二连结层98如何定位成包绕介电层14的内部分50和半导体装置68,70和联接于其的(多个)无源装置82。在一个实施例中，第二连结层98气密性地密封包绕半导体装置68,70和(多个)无源装置82的腔108。腔108可接着填充有干空气，或惰性气体，如氩或氮，作为非限制性实例。在备选实施例中，第二连结层98施加成包绕和密封介电层14的内部分50的子区段。例如，无源装置82可定位在腔108的气密性密封部外，或者可全部省略。
在其中第二连结层98并未气密性地密封腔108的实施例中，半导体装置68,70和(多个)无源装置82可包覆有填充腔108的呈非传导材料形式的封装剂(未示出)，如例如聚合物。例如，封装剂可用于高电压应用中以防止半导体装置与金属构件之间的电弧，或以提供刚性和易于处理。在另一个备选实施例中，(多个)无源装置82可定位在上金属化层88的顶面110上。
图10示出了上金属化层88和通孔54, 56, 58, 62关于半导体装置68,70和(多个)无源装置82的示例性布置。如所示，上金属化层88的第一部分112定位在通孔54和通孔56上方，并且因此电联接于半导体装置68的接触垫72和半导体装置70的源极垫76。上金属化层88的第二部分114与电联接于半导体装置70的栅极垫78的通孔56和无源装置82的通孔58对准。同样地，上金属化层88的第三部分116通过通孔60和通孔62形成无源装置82与下金属化层84之间的电连接。
设想出的是，包括介电层42、粘合层64以及上金属化层84和下金属化层88中的一个或两者的电子设备子组件可制造为预制模块，其具有或不具有半导体装置68,70和(多个)无源装置82。在其中电子设备子组件制造成不具有半导体装置68,70和(多个)无源装置82的实施例中，粘合层64可以以部分固化状态(例如，如B阶段材料)提供，其足够稳定来用于进一步处理或运输。这将容许半导体装置68,70和(多个)无源装置82在稍后的处理步骤中随后附接于电子设备子组件。
与电子设备组件40的以上描述制造或建造技术相关联的过程或方法步骤的顺序和次序可根据备选实施例变化。作为一个非限制性实例，粘合层64可在通孔54-62形成之前施加。此外，下金属化层84可在定位半导体装置68,70和无源装置82之前或甚至在施加粘合层64之前形成在介电层42的下表面86上。
可选地，如图11中所示，附加的建造层118可联接于上金属化层88。在一个实施例中，建造层118通过将粘合剂120的层施加于介电层42的顶面90和上金属化层88并且接着将上介电层122放置到粘合剂120上来形成，但认识的是，建造层118可为单一层，其用作粘合剂和膜来金属化，或两层-粘合剂和非流动膜。建造层可为聚合物或玻璃。在所示实施例中，上介电层122在各处具有一致或大致一致的厚度123。类似于介电层42，上介电层122为具有形成穿过其厚度的一定数量的通孔124的玻璃基底。在备选实施例中，上介电层122可为聚酰亚胺材料，如例如Kapton。在此类备选实施例中，上介电层122可施加为膜或叠层，并且随后蚀刻成形成通孔124。
金属化层126形成在上介电层122的顶面128上，并且延伸穿过通孔124来与上金属化层88电连接。类似于上金属化层88，金属化层126可包括导电材料，如例如铜，并且可使用溅射和电镀技术后接光刻过程来形成。附加的再分配层可基于设计规格形成在再分配层118的顶部上。
图12示出了具有堆叠布置的电子设备组件159的备选实施例，其中电子设备组件子模块130包括一个或更多个半导体装置132,133和无源装置134，并且上层介电基底136联接于电子设备组件40。在一个实施例中，半导体装置133为功率半导体装置，其具有后侧连接部，该后侧连接部电联接于可选的导电垫片135(以虚线示出)的上金属化层88。上层介电基底136为以类似于上文针对介电层42描述的方式构造的玻璃基底，并且经由粘合层138联接于装置132,133,134。上层介电基底136提供成具有延伸穿过基底136的内部分142的一个或更多个通孔140，以及延伸穿过其外部分146的一个或更多个通孔144。类似于上金属化层88和下金属化层84，上金属化层148和下金属化层150形成在上层介电基底136的相应顶面152和底面154上。
连结层156将电子设备组件子模块130的下金属化层150电连接于上金属化层88。类似于第一连结层92，连结层156是焊料或另一导电高温连结材料，如例如烧结的银。另一连结层158围绕上层介电基底136的外部分146的外周在电子设备组件子模块130的下金属化层150与上金属化层88之间延伸。根据备选实施例，取决于应用，任一连结层158或连结层98是气密性的。在一个实施例中，连结层158在包绕装置132,134的腔160内产生气密性或接近气密性的密封。
图13中示出了根据本发明的备选实施例的电子设备组件161。类似于图12的电子设备组件159，电子设备组件161包括以堆叠布置来布置的两个电子设备组件子模块40,130。电子设备组件161与电子设备组件159之间的其它共同的构件视情况关于相同的附图标记示出。在图13的实施例中，上层介电基底136包括中心柱137，其向下延伸到腔160中。下金属化层150的一部分形成在中心柱137的底面139上。通孔141延伸穿过中心柱137的厚度，并且以类似于通孔144的方式金属化来将上金属化层148电连接于下金属化层150。
图14示出了根据本发明的另一个实施例的电子设备组件163，其包括以堆叠构造布置的两个电子设备组件子模块41,131。如同以上描述的实施例，电子设备组件163和电子设备组件159(图12)的共同的构件视情况以共同的附图标记提及。如图13中所示，电子设备组件子模块131在电子设备组件子模块41的顶部上倒置，其中它们的相对上金属化层88利用连结层156电连接于彼此。各个电子设备组件子模块41,131包括相应的导热和导电的基底43,143，其经由如所示的连结层92,98联接于半导体装置68,70和下金属化层88。根据各种实施例，传导基底43,143中的任一个或两者可为封装的金属引线框架或多层基底，如例如DBC基底或印刷电路板(PCB)。在一个非限制性实施例中，传导基底43为DBC基底，并且传导基底143为PCB。传导基底43,143中的任一个或两者可进一步包括热沉(未示出)，以便于冷却半导体装置68,70。此类构造在其中传导装置68,70为功率装置的实施例中特别有利，因为其允许电子设备组件163的双面冷却。可选地，电子设备组件163包括输入/输出(I/O)连接部167(以虚线示出)，和/或面向下的I/O连接部169(也以虚线示出)，其通过下金属化层88电连接于半导体装置68,70。根据备选实施例，I/O连接部167,169可构造为金属(例如，铜)引线框架连接部或其它已知形式的I/O连接部。
根据各种实施例，电子设备组件子模块41,131两者可以以与具有一个或更多个半导体装置68,70和一个或更多个其它电路构件(如，无源装置82)的功率模块相似的方式构造，如图14中所示。在备选实施例中，电子设备组件子模块41,131可提供成具有不同构造。作为一个非限制性实例，电子设备组件子模块41可以以类似于图14中所示的方式构造为功率模块，同时电子设备组件子模块131可构造为控制电路。
现在参照图15，示出了根据备选实施例的电子设备组件162。电子设备组件162和电子设备组件40(图9)共用一定数量的共同构件，其将视情况关于相同的附图标记论述和示出。类似于电子设备组件40，电子设备组件162包括具有形成在其底面66上的粘合层164的呈玻璃基底形式的介电层42。上金属化层88延伸穿过通孔54,58，以电连接于半导体装置68,70，其联接于粘合层64。上金属化层88的一部分延伸穿过通孔62，并且与下金属化层84电联接。下金属化层84围绕介电层42的周边延伸，并且经由第二连结层98联接于多层基底100，根据各种实施例，第二连结层98可气密性地密封腔108。第一连结层92将半导体装置68,70和下金属化层84联接于多层基底100。
除电子设备组件40(图9)共有的构件外，电子设备组件162包括形成在介电层42的内部分50的底面66上的金属化层164。类似于金属化层84,90，金属化层164为导电材料，如例如铜，并且可使用溅射和电镀技术后接光刻过程来形成。连结材料168将无源装置82机械且电气地联接于金属化层164。根据各种实施例，连结材料168可为焊料、烧结的银、传导粘合剂如填充有导电填料如银的聚合物，或能够耐受高温的另一导电材料。在一个实施例中，连结材料168用于使用液相联结连结技术来将无源装置82联接于金属化层164。
图16示出了根据另一个备选实施例的电子设备组件170。电子设备组件170包括与图15的电子设备组件162相似的构件，除了通孔62和延伸穿过电子设备组件162的通孔62的上金属化层88的部分由电子设备组件170中的导电垫片172替代。根据各种实施例，传导垫片172可为铜或另一导电金属材料。如图16中所示，上金属化层88的一部分延伸穿过形成穿过介电层42和粘合层64的厚度48的通孔174，并且与传导垫片172联接。第一连结层92的一部分将传导垫片172电气且机械地联接于多层基底100。
图17和18示出了根据备选实施例的电子设备组件170，其中半导体装置68,70具有不同的高度或厚度。在图17中所示的实施例中，导电垫片171提供成补偿半导体装置68,70之间的高度差，并且利用焊料93层或其它导电连结材料来联接于半导体装置70。在图18中所示的实施例中，介电层42提供成具有向下延伸到腔108中的中心柱173。半导体装置70利用类似于粘合层64的粘合层177联接于中心柱173的底面175。
现在参照图19，示出了根据本发明的另一个实施例的电子设备组件176。再次，电子设备组件176包括类似于关于电子设备组件40(图9)描述的那些的一定数量的构件，并且对应的零件标记在本文中视情况提及。尽管无源装置82在图19中示为直接地联接于粘合层64，但设想出的是，金属化层164(图15)和连结材料168(图15)可在备选实施例中用于将无源装置82联接于介电层42。
除电子设备组件40(图9)共有的构件外，图19中示出的电子设备组件176包括连结层178，其将介电层42的下表面86直接地联接于多层基底100的上铜板104的上表面180。连结层178为高温连结材料，如例如玻璃粉或聚合物，其提供低扩散特征，如液晶聚合物。在一个实施例中，连结层178在半导体装置68,70通过分配和固化方法联接于多层基底100之后施加。如图19中所示，连结层178可施加成具有填角的面向外的表面。
图20示出了电子设备组件182，其包括根据本发明的备选实施例的连结层178。构件是电子设备组件182、电子设备组件170和电子设备组件40(图9)之间共有的，并且视情况关于相同的零件标记来论述。在图20的实施例中，图9的下金属化层84完全省略。半导体装置68,70和传导垫片172直接地联接于多层基底100的上铜板104。气密性或接近气密性的密封通过将连结层178施加在介电层42的下表面86与上铜板104之间来包绕腔108的周边形成。如所示，连结层178可形成为具有填角的面向外的表面。在该实施例中，传导垫片172和第一连结层92的组合使用减轻了对类似于介电层42的下表面86上的下金属化层84(图9)的金属化层的需要。
因此，本发明的实施例包括具有以玻璃基底形式提供的介电层的电子设备组件，该玻璃基底具有与包括在电子设备组件内的SiC或其它(多个)高温半导体装置的热膨胀系数紧密匹配的热膨胀系数。热膨胀系数之间的紧密匹配最小化了电子设备组件内的热引发的应力，并且改进了组件可靠性、在SiC和其它半导体装置并入到电子设备组件中的情况下特别合乎需要的特征，该电子设备组件在高频率、高电压和高温下操作。玻璃基底的使用还便于制作大功率密度电子设备组件。
此外，在其中玻璃基底提供为多厚度基底的实施例中，一个或更多个半导体装置和其它电子构件可在形成于玻璃基底与多层基底之间的腔中气密性地密封。此类气密性环境扩展了SiC或其它高温半导体装置和用于将装置附接于玻璃基底的粘合剂的高温可靠性。提供气密性密封的能力还减轻了对提供包绕半导体装置的封装剂或其它下填料材料的需要，由此降低了材料和处理成本。并入多厚度玻璃基底的实施例还提供了穿过玻璃基底的较厚部分的呈金属化通孔形式的贯穿互连，这替代了导电垫片并且减少了制造步骤。
因此，根据本发明的一个实施例，电子设备组件包括具有包绕其内部分的外部分的玻璃基底，其中内部分具有第一厚度，并且外部分具有大于第一厚度的第二厚度。电子设备组件还包括形成在玻璃基底的内部分的下表面上的粘合层，以及具有联接于粘合层的上表面的半导体装置，半导体装置具有设置在其上表面上的至少一个接触垫。第一金属化层联接于玻璃基底的上表面，并且延伸穿过形成穿过玻璃基底的第一厚度的第一通孔，以与半导体装置的至少一个接触垫联接。
根据本发明的另一个实施例，一种制造电子设备组件的方法包括提供具有由外部分包绕的内部分的玻璃基底，外部分具有大于内部分的厚度的厚度。该方法还包括使粘合层形成在玻璃基底的内部分的下表面上，经由粘合层将半导体装置的上表面联接于玻璃基底，上表面包括至少一个接触垫，以及使第一金属化层形成在玻璃基底上，第一金属化层延伸穿过形成穿过玻璃基底的内部分的厚度的至少一个通孔，以连接于半导体装置的至少一个接触垫。
根据本发明的又一个实施例，一种功率电子设备组件包括具有形成穿过其第一厚度的至少一个通孔的多厚度基底，以及具有联接于多厚度基底的有源表面的功率装置，有源表面包括与多厚度基底中的至少一个通孔对准的至少一个接触垫。第一金属化层形成在多厚度基底的上表面上，并且延伸穿过至少一个通孔来接触至少一个接触垫。多层基底的热膨胀系数与功率装置的热膨胀系数之间的差异小于近似7ppm/℃。
虽然已经结合仅有限数量的实施例来详细描述本发明，但应当容易理解，本发明不限于此类公开的实施例。相反，可修改本发明，以并入迄今未描述但与本发明的精神和范围相称的任何数量的变型、更改、替换或等同布置。另外，虽然已经描述了本发明的多种实施例，但将理解，本发明的方面可包括所描述的实施例中的仅一些。因此，本发明不视为由前述描述限制，而是仅由所附权利要求的范围限制。

Claims (10)

1.一种电子设备组件，其包括：
玻璃基底，其具有包绕其内部分的外部分，其中所述内部分具有第一厚度，并且所述外部分具有大于所述第一厚度的第二厚度；
粘合层，其形成在所述玻璃基底的所述内部分的下表面上；
半导体装置，其具有联接于所述粘合层的上表面，所述半导体装置具有设置在其所述上表面上的至少一个接触垫；以及
第一金属化层，其联接于所述玻璃基底的上表面，并且延伸穿过形成穿过所述玻璃基底的所述第一厚度的第一通孔，以与所述半导体装置的所述至少一个接触垫联接。
2.根据权利要求1所述的电子设备组件，其特征在于，所述玻璃基底的热膨胀系数与所述半导体装置的热膨胀系数之间的差异等于或小于7ppm/℃。
3.根据权利要求1所述的电子设备组件，其特征在于，所述半导体装置包括功率装置。
4.根据权利要求1所述的电子设备组件，其特征在于，所述电子设备组件还包括联接于所述玻璃基底的所述外部分的下表面的第二金属化层；
其中所述第一金属化层和所述第二金属化层在形成穿过所述玻璃基底的所述第二厚度的第二通孔内电连接。
5.根据权利要求4所述的电子设备组件，其特征在于，所述电子设备组件还包括联接于所述粘合层的无源装置；并且
其中所述无源装置电连接于所述第一金属化层。
6.根据权利要求1所述的电子设备组件，其特征在于，所述电子设备组件还包括定位成邻近于所述玻璃基底的底面并且电联接于所述第一金属化层的传导垫片。
7. 根据权利要求1所述的电子设备组件，其特征在于，所述电子设备组件还包括：
联接于所述半导体装置的下表面的传导基底；以及
定位在所述传导基底与所述玻璃基底的所述外部分之间的第二连结层，所述第二连结层包绕所述玻璃基底的所述内部分的至少一个子区段。
8.根据权利要求7所述的电子设备组件，其特征在于，所述第二连结层包括气密性地密封所述电子设备组件的内腔内的所述半导体装置的材料。
9.根据权利要求7所述的电子设备组件，其特征在于，所述第二连结材料直接地联接于所述玻璃基底的所述外部分的所述下表面。
10.根据权利要求7所述的电子设备组件，其特征在于，所述电子设备组件还包括填充定位在所述玻璃基底与所述传导基底之间的腔并且包绕所述半导体装置的封装剂。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111599697A (zh) * 2020-05-28 2020-08-28 矽磐微电子(重庆)有限公司 半导体模块封装方法及半导体模块

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080305582A1 (en) * 2005-08-17 2008-12-11 General Electric Power semiconductor packaging method and structure
JP2010153691A (ja) * 2008-12-26 2010-07-08 Seiko Instruments Inc 電子デバイスの製造方法
US20130121007A1 (en) * 2010-06-04 2013-05-16 Zhu Hai Bontech Electronic Technology Co., Ltd. Manufacture Method for a Surface Mounted Power LED Support and its Product
CN103487176A (zh) * 2013-09-24 2014-01-01 中国科学院微电子研究所 一种压力传感器的封装结构及方法
US20150357272A1 (en) * 2014-06-04 2015-12-10 Invensas Corporation Integrated interposer solutions for 2d and 3d ic packaging

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080305582A1 (en) * 2005-08-17 2008-12-11 General Electric Power semiconductor packaging method and structure
JP2010153691A (ja) * 2008-12-26 2010-07-08 Seiko Instruments Inc 電子デバイスの製造方法
US20130121007A1 (en) * 2010-06-04 2013-05-16 Zhu Hai Bontech Electronic Technology Co., Ltd. Manufacture Method for a Surface Mounted Power LED Support and its Product
CN103487176A (zh) * 2013-09-24 2014-01-01 中国科学院微电子研究所 一种压力传感器的封装结构及方法
US20150357272A1 (en) * 2014-06-04 2015-12-10 Invensas Corporation Integrated interposer solutions for 2d and 3d ic packaging

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111599697A (zh) * 2020-05-28 2020-08-28 矽磐微电子(重庆)有限公司 半导体模块封装方法及半导体模块

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