CN108269858B - 一种超级结器件、芯片及其制造方法 - Google Patents

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Abstract

本发明适用于半导体领域，提供了一种超级结器件、芯片及其制备方法，该器件包括衬底、缓冲层、第二导电类型沟道、第二导电类型重掺杂区和源极，其特征在于，所述器件还包括第一导电类型漂移区、氧化层和栅极，以及通过挖槽后填入第二导电类型硅或多次外延形成的第二导电类型柱，所述第二导电类型柱通过电阻与源极电位连接，所述第二导电类型柱与漏极电位之间形成电容，所述电阻与所述电容形成RC缓冲器从而改善EMI性能。本发明在P柱通过电阻与源极电位连接，使第二导电类型柱与漏极电位之间形成电容，通过该电阻与电容形成RC缓冲器从而改善EMI性能。

Description

一种超级结器件、芯片及其制造方法
技术领域
本发明属于半导体领域，尤其涉及一种超级结器件、芯片及其制造方法。
背景技术
传统的平面MOS管，因为其比导通电阻正比于击穿电压的2.5次方，因此在高压场合，器件的比导通电阻急剧增加，不适合于高压应用。
超级结器件是在传统的平面MOS管的基础上，增加纵向的P柱，该纵向P柱通过跟横向的N型漂移区进行耗尽，降低了漂移区的等效掺杂浓度，使得漂移区的掺杂浓度可以做到普通平面MOS管的10倍以上。
图1示出了一种常见的超级结功率器件的结构，以N型超级结为例，其中栅极1通常由多晶硅组成，其厚度在
Figure BDA0001202363300000015
之间。氧化层2用来实现栅和沟通的隔离，其厚度决定了栅极的耐压，通常为了保证一定的栅极耐压，氧化层的厚度一般大于
Figure BDA0001202363300000011
源极3通过N型重掺杂形成，掺杂的剂量在
Figure BDA0001202363300000012
以上。P型沟道5的掺杂剂量在
Figure BDA0001202363300000013
之间，它的掺杂剂量决定了器件的阈值电压，掺杂剂量越高，器件的阈值电压越高。P型重掺杂区4用于形成空穴的收集区。N型漂移区7的掺杂的体浓度在
Figure BDA0001202363300000014
之间，漂移区的厚度决定了器件的击穿电压。P型互补掺杂区6用来横向跟N型漂移区耗尽，从而可以同时实现高的掺杂浓度和高的击穿电压。P型互补掺杂区6在工艺上通常有两种实现方式，一种是通过多次外延形成，另外一种是通过挖槽和P型硅填入形成的，图1中的结构的是通过挖槽形成的P柱6。N型高掺杂的衬底9，其体浓度在
Figure BDA0001202363300000021
以上，其高的掺杂浓度是为了减小衬底的电阻。N型缓冲层8是为了防止因为工艺的热过程，高掺杂的衬底的原子扩散到漂移区，造成漂移区的掺杂浓度提高，从而降低器件的击穿电压。N型缓冲层8的掺杂浓度通常跟N型漂移区7的掺杂浓度基本保持一致。10是JFET(Junction Field Effect Transistor，面结型场效应晶体管)的离子注入(Implant)，其目的是为了降低导通电阻。如果没有JFET Implant，沟通电阻会增加。JFET Implant可以采用普打的方法，也可以采用带光刻板的方法。图1结构的P柱6与Pbody、源极电位是直接相连的。
对于600V的传统平面MOS管，其漂移区的掺杂浓度通常在4e14每cm^3附近，而600V的超级结器件，因为采用了纵向P柱，其漂移区的掺杂浓度可以做到4e15每cm^3，漂移区的掺杂浓度的大幅提升，使得器件的比导通电阻急剧降低。相同导通电阻的情况下，器件的面积降低，从而器件的电容，输入和输出电容都大幅减小，使得器件的开关速度增加。快的开关速度，会恶化器件的EMI(Electro Magnetic Interference，电磁干扰)性能，因此对于超级结器件，优化其EMI性能显得尤为重要。
发明内容
本发明实施例的目的在于提供一种超级结器件，旨在解决现有超级结器件EMI性能差的问题。
本发明实施例是这样实现的，一种超级结器件，包括衬底、缓冲层、第二导电类型沟道、第二导电类型重掺杂区和源极，所述器件还包括第一导电类型漂移区、氧化层和栅极，以及通过挖槽后填入第二导电类型硅或多次外延形成的第二导电类型柱，所述第二导电类型柱通过电阻与源极电位连接，所述第二导电类型柱与漏极电位之间形成电容，所述电阻与所述电容形成RC缓冲器从而改善EMI性能。
本发明实施例的另一目的在于，提供一种抗干扰超级结芯片，所述芯片包括上述超级结器件，所述第一掺杂区通过多个金属通孔直接与金属和源极连接；
所述第二掺杂区在所述芯片内、所述芯片表面或所述芯片外通过电阻与源极连接。
本发明实施例的另一目的在于，提供一种超级结器件的制造方法，包括制作衬底、制作缓冲层、制作第二导电类型沟道、制作第二导电类型重掺杂区和制作源极，所述方法在制作缓冲层的步骤之后还包括：
制作第一导电类型漂移区；
通过挖槽后填入第二导电类型硅或多次外延形成第二导电类型柱；
所述第二导电类型柱通过电阻与源极电位连接，所述第二导电类型柱与漏极电位之间形成电容，所述电阻与所述电容形成RC缓冲器从而改善EMI性能；
所述方法在制作源极的步骤之后还包括：
制作氧化层；
制作栅极。
本发明实施例在P柱通过电阻与源极电位连接，使第二导电类型柱与漏极电位之间形成电容，通过该电阻与电容形成RC缓冲器从而改善EMI性能。
附图说明
图1为现有超级结功率器件的剖面结构图；
图2为本发明实施例提供的超级结器件的等效电路图；
图3为本发明第一实施例提供的超级结器件的剖面图；
图4为本发明第二实施例提供的超级结器件的剖面图；
图5为本发明第三实施例提供的超级结器件的剖面图；
图6为本发明第四实施例提供的超级结器件的剖面图；
图7为本发明第五实施例提供的超级结器件的剖面图；
图8为本发明第六实施例提供的超级结器件的剖面图；
图9为本发明实施例提供的抗干扰超级结芯片中电阻位于芯片内的单边连接的第二导电类型柱的版图；
图10为本发明实施例提供的抗干扰超级结芯片中电阻位于芯片内的双边连接的第二导电类型柱的版图；
图11为本发明实施例提供的抗干扰超级结芯片中的芯片内自生成电阻的第二导电类型柱的版图；
图12为本发明实施例提供的抗干扰超级结芯片中电阻位于芯片表面的第二导电类型柱的版图；
图13为本发明实施例提供的抗干扰超级结芯片中电阻位于芯片外的第二导电类型柱的版图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
本发明实施例在P柱通过电阻与源极电位连接，使第二导电类型柱与漏极电位之间形成电容，通过该电阻与电容形成RC缓冲器从而改善EMI性能。
作为本发明一实施例，该超级结器件，包括衬底、缓冲层、第二导电类型沟道、第二导电类型重掺杂区和源极，该器件还包括第一导电类型漂移区、氧化层和栅极，以及通过挖槽后填入第二导电类型硅或多次外延形成的第二导电类型柱，第二导电类型柱通过电阻R与源极S电位连接，第二导电类型柱与漏极D电位之间形成电容C，电阻R与电容C形成RC缓冲器(Snubber)从而改善EMI性能，参见图2。
下面以N型超级结为例进行说明，可以理解地，本发明同样适用于P型超级结，仅需要对应变换导电类型以及掺杂类型即可。
图3示出了本发明第一实施例提供的超级结器件的剖面结构，为了便于说明，仅示出了与本发明相关的部分。
该N型超级结器件，包括N型高掺杂的衬底9、N型缓冲层8、P型沟道5、P型重掺杂区4、源极3和离子注入区10，由于这些结构均为现有技术，因此此处不再详细说明。
该N型超级结器件还包括：N型漂移区7、氧化层2和栅极1，以及通过挖槽后填入P型硅或多次外延形成的P柱6，本发明实施例针对这些结构重点说明。
P柱6包括两第一掺杂区6a和一第二掺杂区6b，第二掺杂区6b形成于N型漂移区7中，并将N型漂移区7分隔为相等的两部分，第二掺杂区6b位于两N型漂移区7之间，第一掺杂区6a位于两N型漂移区7的两侧；
第一掺杂区6a直接与Pbody5、源极3连接，第二掺杂区6b通过电阻与源极3连接；
第一掺杂区与6a和第二掺杂区6b的掺杂类型相同，掺杂浓度也相同。
作为本发明一实施例，栅极1可以通过多晶硅制成，既可以采用平面栅结构，也可以采用多槽栅结构。
在本发明实施例中，栅极1横跨于第二掺杂区6b以及两侧的N型漂移区之上。
在本发明实施例中，由于栅极1的宽度增加，导致器件的输入电容Ciss增加，因此可以改善器件的EMI，但是同时会增加器件的栅电荷Qg，从而导致驱动功耗有所增加。并且该结构的沟道密度只有现有技术的一半，因此沟道电阻会增加一倍。但是由于超级结器件的导通电阻主要取决于漂移区的电阻，因此采用该结构，其比导通电阻只会增加3％-4％。同时沟道密度减小，器件的跨导也会减小，这对器件的热稳定帮助极大。这是因为器件的阈值电压是负温度系数，而漂移区的导通电阻是正温度系数，器件的温度系数是这两者的叠加。低的跨导有助于提高器件正温度系数的范围，提高器件的安全工作区。
为了减小器件的输入电容Ciss，本发明实施例还可以采用图4的结构，与图3不同的是，图4结构中的栅极包括第一栅极段1a和第二栅极段1b，第一栅极段1a和第二栅极段1b等电位，且均与栅极1电位连接，第一栅极段1a、第二栅极段1b分别横跨于第二掺杂区6b两侧的N型漂移区7之上。
本发明实施例通过设置第一栅极段1a和第二栅极段1b来代替一个栅极，从而减小了器件的输入电容Ciss。
由于图4结构中的第一栅极段1a和第二栅极段1b下方的第二掺杂区6b会有边缘电容，为了减小边缘电容，进一步地，第二掺杂区6b上的氧化层(Field Oxide)2可以采用厚氧结构，结合图5。
优选地，厚氧结构的氧化层2厚度为
Figure BDA0001202363300000061
厚氧的刻蚀可以采用干法和湿法相结合的方式实现。
作为本发明一优选实施例，结合图6，对于栅极1横跨于第二掺杂区6b以及两侧的N型漂移区之上的结构，也可以增加厚氧结构，该厚氧结构位于第二掺杂区6b之上、栅极1之下。
本发明实施例在栅极横跨P柱6b的地方采用厚氧，不仅可以减小器件的输入电容Ciss，还可以减小JFET离子注入(Implant)的Mask，由于厚氧结构使P柱6b上方的JFETImplant被阻挡，从而可以实现JFET Implant的普打，这样可以减少一张光刻板，降低了制造成本。
图7示出了本发明第五实施例提供的超级结器件的剖面结构，为了便于说明，仅示出了与本发明相关的部分。
作为本发明一实施例，P柱6包括两第一掺杂区与6a、一第二掺杂区6b和一第三掺杂区6C，第二掺杂区6b和第三掺杂区6C均形成于N型漂移区7中，并将N型漂移区7分隔为相等的三部分，第二掺杂区6b与一第一掺杂区与6a之间具有一N型漂移区7，第二掺杂区6b与第三掺杂区6C之间具有另一N型漂移区7，第三掺杂区6C与另一第一掺杂区与6a之间具有又一N型漂移区7；
第一掺杂区6a直接与Pbody、源极连接，第二掺杂区6b通过第一电阻R1与源极连接，第三掺杂区6C通过第二电阻R2与源极连接；
第一掺杂区与6a、第二掺杂区6b和第三掺杂区6C的掺杂类型相同，掺杂浓度也相同。
优选地，栅极1为平面栅结构或多槽栅结构，横跨于第二掺杂区6b、第三掺杂区6C以及被分隔为三部分的N型漂移区7之上。
在本发明实施例中，电阻R1和电阻R2的阻值可以相同，也可以不同。
图8示出了本发明第六实施例提供的超级结器件的剖面结构，为了便于说明，仅示出了与本发明相关的部分。
作为本发明一实施例，P柱6包括两第一掺杂区6a和一第二掺杂区6b，第一掺杂区6a直接与Pbody、源极连接，第二掺杂区6b通过电阻与源极连接，第一掺杂区与6a和第二掺杂区6b的掺杂类型相同，掺杂浓度也相同；
N型漂移区7包括参与导电的N型漂移区7a和不参与导电的N型漂移区7b；
第二掺杂区6b形成于不参与导电的N型漂移区7b中，并将不参与导电的N型漂移区7b分隔为相等的两部分，第二掺杂区6b位于两不参与导电的N型漂移区7b之间，每一不参与导电的N型漂移区7b与参与导电的N型漂移区7a之间具有第一掺杂区6a，每一参与导电的N型漂移区7a的两侧具有第一掺杂区6a；
多段栅极1横跨于每一参与导电的N型漂移区7a上。
在本发明实施例中，N型漂移区7a附近有沟道，该漂移区参与导电；N型漂移区7b附近没有导通，该漂移区不参加导电。因此漂移区的导电通道密度降低，比导通电阻有所增加。
本发明实施例可以拿出10％-20％的有源区面积来实现本结构，通过降低漂移区的导电密度来改善EM性能。
本发明实施例在P柱通过电阻与源极电位连接，使第二导电类型柱与漏极电位之间形成电容，通过该电阻与电容形成RC缓冲器从而改善EMI性能。
本发明实施例还提出一种抗干扰超级结芯片，该抗干扰超级结芯片中包括了上述各实施例的超级结器件，第一掺杂区通过多个金属通孔直接与金属和源极连接；
第二掺杂区在抗干扰超级结芯片内、抗干扰超级结芯片表面或抗干扰超级结芯片外通过电阻与源极连接。
以下针对电阻的实现方式具体说明。
图9示出了本发明实施例提供的抗干扰超级结芯片中电阻位于芯片内的单边连接的第二导电类型柱的版图结构，为了便于说明，仅示出了与本发明相关的部分。
作为本发明一实施例，该电阻位于抗干扰超级结芯片内，第一掺杂区6a通过多个金属通孔CT直接与金属和源极连接，第二掺杂区6b的一边通过电阻与金属通孔连接。
在本发明实施例中，第一掺杂区6a上面有很多金属通孔CT，通过金属通孔CT直接跟金属和源极接在一起；而第二掺杂区6b只是在其中的一边通过电阻跟CT相连。这个电阻可以是多晶硅电阻(利用栅电阻)形成。
作为本发明另一实施例，结合图10，当电阻位于抗干扰超级结芯片内时，也可以令，第一掺杂区6a通过多个金属通孔CT直接与金属和源极连接，第二掺杂区6b的双边通过电阻与金属通孔连接。
作为本发明又一实施例，结合图11，还可以使第二掺杂区6b的两边分别具有金属通孔，两金属通孔之间形成电阻。
在本发明实施例中，通常情况下P柱的方块电阻通常为1000ohm附近，所以一段很长的P柱，也是一段电阻，因此可以用P柱本身形成的电阻来替代另外设置的电阻。
具体地，上述电阻都可以采用多晶硅电阻实现。
图12示出了本发明实施例提供的抗干扰超级结芯片中电阻位于芯片表面的第二导电类型柱的版图结构，为了便于说明，仅示出了与本发明相关的部分。
作为本发明一实施例，该电阻位于抗干扰超级结芯片表面，第二掺杂区6b于芯片表面互相连接后串联电阻，通过电阻与源极连接；该电阻为多晶硅电阻。
在本发明实施例中，也可以在芯片表面，把第二掺杂区6b一起用金属连接，然后再串联一个电阻，再跟源极相连。
这个电阻同样可以是由多晶栅电阻组成电阻。
当然，电阻还可以位于抗干扰超级结芯片外部，其版图结构参见图13，其中抗干扰超级结芯片表面具有三个Pad，分别为源极Pad、栅极Pad和SR Pad，该SR Pad为通过电阻与源极连接的Pad，第二掺杂区6b通过金属通孔CT与SR Pad连接，SR Pad于抗干扰超级结芯片外连接电阻。
本发明实施例在P柱通过电阻与源极电位连接，使第二导电类型柱与漏极电位之间形成电容，通过该电阻与电容形成RC缓冲器从而改善EMI性能。
本发明还提供了一种超级结器件的制造方法，该超级结器件的制造方法包括制作衬底、制作缓冲层、制作第二导电类型沟道、制作第二导电类型重掺杂区和制作源极，基于上述步骤均为现有技术本实施例不再详细说明。
该超级结器件的制造方法在制作缓冲层的步骤之后还包括：
步骤S101，制作第一导电类型漂移区；
步骤S102，通过挖槽后填入第二导电类型硅或多次外延形成第二导电类型柱；
第二导电类型柱通过电阻与源极电位连接，第二导电类型柱与漏极电位之间形成电容，电阻与电容形成RC缓冲器从而改善EMI性能。
该超级结器件的制造方法在制作源极的步骤之后还包括：
步骤S201，制作氧化层；
步骤S202，制作栅极。
优选地，第二导电类型柱包括两第一掺杂区6a和一第二掺杂区6b，结合图3，步骤S102可以具体为：
步骤S301，在第一导电类型漂移区的两侧通过挖槽后填入第二导电类型硅或多次外延形成第一掺杂区6a；
步骤S302，在第一导电类型漂移区中通过挖槽后填入第二导电类型硅或多次外延形成第二掺杂区6b，将第一导电类型漂移区分隔为相等的两部分，第二掺杂区6b位于两第一导电类型漂移区7之间；
第一掺杂区6a直接与Pbody、源极连接，第二掺杂区6b通过电阻与源极连接；
第一掺杂区与6a和第二掺杂区6b的掺杂类型相同，掺杂浓度也相同。
优选地，结合图3，步骤S202的步骤具体为：
步骤S401，在氧化层上制作平面栅结构或多槽栅结构的栅极；
步骤S402，通过刻蚀使栅极横跨于第二掺杂区6b以及两侧的第一导电类型漂移区7之上；
作为本发明一优选实施例，结合图4，步骤S202的步骤还可以具体为：
步骤S501，在氧化层上制作平面栅结构或多槽栅结构的栅极；
步骤S502，通过刻蚀在第二掺杂区6b两侧的第一导电类型漂移区7之上分别形成第一栅极段1a和第二栅极段1b；
第一栅极段1a和第二栅极段1b等电位，且均与栅极电位连接。
优选地，结合图5，步骤S201的步骤具体为：
步骤S601，淀积形成氧化层；
步骤S602，通过干法刻蚀和/或湿法刻蚀在第二掺杂区6b上进一步形成厚氧结构。
作为本发明一优选实施例，第二导电类型柱包括两第一掺杂区与6a、一第二掺杂区6b和一第三掺杂区6C，结合图7，步骤S102还可以具体为：
步骤S701，在第一导电类型漂移区的两侧通过挖槽后填入第二导电类型硅或多次外延形成第一掺杂区6a；
步骤S702，在第一导电类型漂移区中通过挖槽后填入第二导电类型硅或多次外延分别形成第二掺杂区6b和第三掺杂区6C将第一导电类型漂移区分隔为相等的三部分，第二掺杂区6b与一第一掺杂区与6a之间具有一第一导电类型漂移区7，第二掺杂区6b与第三掺杂区6C之间具有另一第一导电类型漂移区7，第三掺杂区6C与另一第一掺杂区与6a之间具有又一第一导电类型漂移区7；
第一掺杂区6a直接与Pbody、源极连接，第二掺杂区6b通过第一电阻R1与源极连接，第三掺杂区6C通过第二电阻R2与源极连接；
第一掺杂区与6a、第二掺杂区6b和第三掺杂区6C的掺杂类型相同，掺杂浓度也相同。
在步骤S701、步骤S702的基础行，步骤S202制作栅极的步骤还可以为：
步骤S801，在氧化层上制作平面栅结构或多槽栅结构的栅极；
步骤S802，通过刻蚀使栅极横跨于第二掺杂区6b、第三掺杂区6C以及被分隔为三部分的第一导电类型漂移区7之上。
优选地，第二导电类型柱6包括两第一掺杂区6a和一第二掺杂区6b，第一导电类型漂移区7包括参与导电的第一导电类型漂移区7a和不参与导电的第一导电类型漂移区7b，结合图8，形成所述第一掺杂区6a、所述第二掺杂区6b和参与导电的第一导电类型漂移区7a、不参与导电的第一导电类型漂移区7b的步骤具体为：
步骤S901，在缓冲层上制作第一导电类型漂移区7；
步骤S902，在第一导电类型漂移区7上通过挖槽后填入第二导电类型硅或多次外延在横向位置上形成间隔的五个第二导电类型柱，其中，中间的第二导电类型柱为第二掺杂区6b，第二掺杂区6b两侧的四个第二导电类型柱均为第一掺杂区6a；
步骤S903，在第二掺杂区6b一侧的两第一掺杂区6a之间，依次制作第二导电类型沟道5、第二导电类型重掺杂区4、源极3、氧化层2和栅极1，栅极1横跨在第二掺杂区6b一侧的两第一掺杂区6a之间；
同样，在所述第二掺杂区6b另一侧的两第一掺杂区6a之间，依次制作第二导电类型沟道5、第二导电类型重掺杂区4、源极3、氧化层2和栅极1，栅极1横跨在所述第二掺杂区6b一侧的两第一掺杂区6a之间；
栅极1纵向位置覆盖下的第一导电类型漂移区7为参与导电的第一导电类型漂移区7a，未被栅极1在纵向位置覆盖的第一导电类型漂移区7为不参与导电的第一导电类型漂移区7b；
其中，第一掺杂区6a直接与Pbody、源极连接，第二掺杂区6b通过电阻与源极连接；
并且，第一掺杂区与6a和所述第二掺杂区6b的掺杂类型相同，掺杂浓度也相同。
在本发明实施例中，N型漂移区7a附近有沟道，该漂移区参与导电；N型漂移区7b附近没有导通，该漂移区不参加导电。因此漂移区的导电通道密度降低，比导通电阻有所增加。
本发明实施例可以拿出10％-20％的有源区面积来实现本结构，通过降低漂移区的导电密度来改善EM性能。
本发明实施例在P柱通过电阻与源极电位连接，使第二导电类型柱与漏极电位之间形成电容，通过该电阻与电容形成RC缓冲器从而改善EMI性能。
以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种超级结器件，包括衬底、缓冲层、第二导电类型沟道、第二导电类型重掺杂区和源极，其特征在于，所述器件还包括第一导电类型漂移区、氧化层和栅极，以及通过挖槽后填入第二导电类型硅或多次外延形成的第二导电类型柱，所述第二导电类型柱通过电阻与源极电位连接，所述第二导电类型柱与漏极电位之间形成电容，所述电阻与所述电容形成RC缓冲器从而改善EMI性能；
所述第二导电类型柱包括两第一掺杂区和一第二掺杂区，所述第二掺杂区形成于所述第一导电类型漂移区中，并将所述第一导电类型漂移区分隔为相等的两部分，所述第二掺杂区位于两第一导电类型漂移区之间，所述第一掺杂区位于两第一导电类型漂移区的两侧；
所述第一掺杂区直接与Pbody、源极连接，所述第二掺杂区通过电阻与源极连接；
所述第一掺杂区与和所述第二掺杂区的掺杂类型相同，掺杂浓度也相同；
所述栅极为平面栅结构或多槽栅结构；
所述栅极横跨于所述第二掺杂区以及两侧的第一导电类型漂移区之上；或
所述栅极包括第一栅极段和第二栅极段，所述第一栅极段和所述第二栅极段等电位，且均与栅极电位连接，所述第一栅极段、第二栅极段分别横跨于所述第二掺杂区两侧的第一导电类型漂移区之上。
2.一种超级结器件，包括衬底、缓冲层、第二导电类型沟道、第二导电类型重掺杂区和源极，其特征在于，所述器件还包括第一导电类型漂移区、氧化层和栅极，以及通过挖槽后填入第二导电类型硅或多次外延形成的第二导电类型柱，所述第二导电类型柱通过电阻与源极电位连接，所述第二导电类型柱与漏极电位之间形成电容，所述电阻与所述电容形成RC缓冲器从而改善EMI性能；
所述第二导电类型柱包括两第一掺杂区与、一第二掺杂区和一第三掺杂区，所述第二掺杂区和所述第三掺杂区均形成于所述第一导电类型漂移区中，并将所述第一导电类型漂移区分隔为相等的三部分，所述第二掺杂区与一第一掺杂区与之间具有一第一导电类型漂移区，所述第二掺杂区与所述第三掺杂区之间具有另一第一导电类型漂移区，所述第三掺杂区与另一第一掺杂区与之间具有又一第一导电类型漂移区；
所述第一掺杂区直接与Pbody、源极连接，所述第二掺杂区通过第一电阻R1与源极连接，所述第三掺杂区通过第二电阻R2与源极连接；
所述第一掺杂区与、所述第二掺杂区和所述第三掺杂区的掺杂类型相同，掺杂浓度也相同；
所述栅极为平面栅结构或多槽栅结构，所述栅极横跨于所述第二掺杂区、所述第三掺杂区以及被分隔为三部分的第一导电类型漂移区之上。
3.一种超级结器件，包括衬底、缓冲层、第二导电类型沟道、第二导电类型重掺杂区和源极，其特征在于，所述器件还包括第一导电类型漂移区、氧化层和栅极，以及通过挖槽后填入第二导电类型硅或多次外延形成的第二导电类型柱，所述第二导电类型柱通过电阻与源极电位连接，所述第二导电类型柱与漏极电位之间形成电容，所述电阻与所述电容形成RC缓冲器从而改善EMI性能；
所述第二导电类型柱包括两第一掺杂区和一第二掺杂区，所述第一掺杂区直接与Pbody、源极连接，所述第二掺杂区通过电阻与源极连接，所述第一掺杂区与和所述第二掺杂区的掺杂类型相同，掺杂浓度也相同；
所述第一导电类型漂移区包括参与导电的第一导电类型漂移区和不参与导电的第一导电类型漂移区；
所述第二掺杂区形成于所述不参与导电的第一导电类型漂移区中，并将所述不参与导电的第一导电类型漂移区分隔为相等的两部分，所述第二掺杂区位于两不参与导电的第一导电类型漂移区之间，每一不参与导电的第一导电类型漂移区与所述参与导电的第一导电类型漂移区之间具有所述第一掺杂区，每一参与导电的第一导电类型漂移区的两侧具有所述第一掺杂区；
多段所述栅极横跨于每一参与导电的第一导电类型漂移区上。
4.一种超级结芯片，其特征在于，所述芯片包括如权利要求1 -3任一项所述的超级结器件，所述第一掺杂区通过多个金属通孔直接与金属和源极连接；
所述第二掺杂区在所述芯片内、所述芯片表面或所述芯片外通过电阻与源极连接。
5.如权利要求4所述的芯片，其特征在于，所述电阻位于所述芯片内或所述芯片表面或所述芯片外；
若所述电阻位于所述芯片内，则：
所述第二掺杂区的一边或双边通过所述电阻与金属通孔连接；或
所述第二掺杂区的两边分别具有金属通孔，两金属通孔之间形成所述电阻；
所述电阻为多晶硅电阻；
若所述电阻位于所述芯片表面，则：
所述第二掺杂区于芯片表面互相连接后串联所述电阻，通过所述电阻与源极连接，所述电阻为多晶硅电阻；
若所述电阻位于所述芯片外，则：
所述芯片表面具有三个Pad，分别为源极Pad、栅极Pad和SR Pad，所述第二掺杂区通过金属通孔与所述SR Pad连接，所述SR Pad于所述芯片外连接所述电阻。
6.一种超级结器件的制造方法，包括制作衬底、制作缓冲层、制作第二导电类型沟道、制作第二导电类型重掺杂区和制作源极，其特征在于，所述方法在制作缓冲层的步骤之后还包括：
制作第一导电类型漂移区；
通过挖槽后填入第二导电类型硅或多次外延形成第二导电类型柱；
所述第二导电类型柱通过电阻与源极电位连接，所述第二导电类型柱与漏极电位之间形成电容，所述电阻与所述电容形成RC缓冲器从而改善EMI性能；
所述方法在制作源极的步骤之后还包括：
制作氧化层；
制作栅极；
所述第二导电类型柱包括两第一掺杂区和一第二掺杂区，所述通过挖槽后填入第二导电类型硅或多次外延形成第二导电类型柱的步骤具体为：
在所述第一导电类型漂移区的两侧通过挖槽后填入第二导电类型硅或多次外延形成所述第一掺杂区；
在所述第一导电类型漂移区中通过挖槽后填入第二导电类型硅或多次外延形成所述第二掺杂区，将所述第一导电类型漂移区分隔为相等的两部分，所述第二掺杂区位于两第一导电类型漂移区之间；
所述第一掺杂区直接与Pbody、源极连接，所述第二掺杂区通过电阻与源极连接；
所述第一掺杂区与和所述第二掺杂区的掺杂类型相同，掺杂浓度也相同；
所述制作栅极的步骤具体为：
在所述氧化层上制作平面栅结构或多槽栅结构的栅极；
通过刻蚀使所述栅极横跨于所述第二掺杂区以及两侧的第一导电类型漂移区之上；
或所述制作栅极的步骤具体为：
在所述氧化层上制作平面栅结构或多槽栅结构的栅极；
通过刻蚀在所述第二掺杂区两侧的第一导电类型漂移区之上分别形成第一栅极段和第二栅极段；
所述第一栅极段和所述第二栅极段等电位，且均与栅极电位连接。
7.一种超级结器件的制造方法，包括制作衬底、制作缓冲层、制作第二导电类型沟道、制作第二导电类型重掺杂区和制作源极，其特征在于，所述方法在制作缓冲层的步骤之后还包括：
制作第一导电类型漂移区；
通过挖槽后填入第二导电类型硅或多次外延形成第二导电类型柱；
所述第二导电类型柱通过电阻与源极电位连接，所述第二导电类型柱与漏极电位之间形成电容，所述电阻与所述电容形成RC缓冲器从而改善EMI性能；
所述方法在制作源极的步骤之后还包括：
制作氧化层；
制作栅极；
所述第二导电类型柱包括两第一掺杂区与、一第二掺杂区和一第三掺杂区，所述通过挖槽后填入第二导电类型硅或多次外延形成第二导电类型柱的步骤具体为：
在所述第一导电类型漂移区的两侧通过挖槽后填入第二导电类型硅或多次外延形成所述第一掺杂区；
在所述第一导电类型漂移区中通过挖槽后填入第二导电类型硅或多次外延分别形成所述第二掺杂区和所述第三掺杂区将所述第一导电类型漂移区分隔为相等的三部分，所述第二掺杂区与一第一掺杂区与之间具有一第一导电类型漂移区，所述第二掺杂区与所述第三掺杂区之间具有另一第一导电类型漂移区，所述第三掺杂区与另一第一掺杂区与之间具有又一第一导电类型漂移区；
所述第一掺杂区直接与Pbody、源极连接，所述第二掺杂区通过第一电阻R1与源极连接，所述第三掺杂区通过第二电阻R2与源极连接；
所述第一掺杂区与、所述第二掺杂区和所述第三掺杂区的掺杂类型相同，掺杂浓度也相同；
所述制作栅极的步骤具体为：
在所述氧化层上制作平面栅结构或多槽栅结构的栅极；
通过刻蚀使所述栅极横跨于所述第二掺杂区、所述第三掺杂区以及被分隔为三部分的第一导电类型漂移区之上。
8.一种超级结器件的制造方法，包括制作衬底、制作缓冲层、制作第二导电类型沟道、制作第二导电类型重掺杂区和制作源极，其特征在于，所述方法在制作缓冲层的步骤之后还包括：
制作第一导电类型漂移区；
通过挖槽后填入第二导电类型硅或多次外延形成第二导电类型柱；
所述第二导电类型柱通过电阻与源极电位连接，所述第二导电类型柱与漏极电位之间形成电容，所述电阻与所述电容形成RC缓冲器从而改善EMI性能；
所述方法在制作源极的步骤之后还包括：
制作氧化层；
制作栅极；
所述第二导电类型柱包括两第一掺杂区和一第二掺杂区，所述第一导电类型漂移区包括参与导电的第一导电类型漂移区和不参与导电的第一导电类型漂移区，形成所述第一掺杂区、所述第二掺杂区和所述参与导电的第一导电类型漂移区、所述不参与导电的第一导电类型漂移区的步骤具体为：
在缓冲层上制作第一导电类型漂移区；
在所述第一导电类型漂移区上通过挖槽后填入第二导电类型硅或多次外延在横向位置上形成间隔的五个第二导电类型柱，其中，中间的第二导电类型柱为第二掺杂区，所述第二掺杂区两侧的四个第二导电类型柱均为第一掺杂区；
在所述第二掺杂区一侧的两第一掺杂区之间，依次制作第二导电类型沟道、第二导电类型重掺杂区、源极、氧化层和栅极，所述栅极横跨在所述第二掺杂区一侧的两第一掺杂区之间；
在所述第二掺杂区另一侧的两第一掺杂区之间，依次制作第二导电类型沟道、第二导电类型重掺杂区、源极、氧化层和栅极，所述栅极横跨在所述第二掺杂区一侧的两第一掺杂区之间；
所述栅极纵向位置覆盖下的第一导电类型漂移区为参与导电的第一导电类型漂移区，未被所述栅极在纵向位置覆盖的第一导电类型漂移区为不参与导电的第一导电类型漂移区；
所述第一掺杂区直接与Pbody、源极连接，所述第二掺杂区通过电阻与源极连接；
所述第一掺杂区与所述第二掺杂区的掺杂类型相同，掺杂浓度也相同。
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* Cited by examiner, † Cited by third party
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DE2855265A1 (de) * 1978-12-21 1980-07-10 Bbc Brown Boveri & Cie Thyristor
DE3378807D1 (en) * 1982-10-20 1989-02-02 Philips Nv Integrated circuit comprising an input protection device
US7687851B2 (en) * 2005-11-23 2010-03-30 M-Mos Semiconductor Sdn. Bhd. High density trench MOSFET with reduced on-resistance
US20070181927A1 (en) * 2006-02-03 2007-08-09 Yedinak Joseph A Charge balance insulated gate bipolar transistor
JP5045733B2 (ja) * 2008-12-24 2012-10-10 株式会社デンソー 半導体装置
JP2013145903A (ja) * 2013-02-28 2013-07-25 Toshiba Corp 半導体装置
CN203553172U (zh) * 2013-08-29 2014-04-16 英飞凌科技奥地利有限公司 半导体器件
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