CN108231104A - 存储器件、包括其的存储系统以及存储系统的操作方法 - Google Patents

存储器件、包括其的存储系统以及存储系统的操作方法 Download PDF

Info

Publication number
CN108231104A
CN108231104A CN201710970748.8A CN201710970748A CN108231104A CN 108231104 A CN108231104 A CN 108231104A CN 201710970748 A CN201710970748 A CN 201710970748A CN 108231104 A CN108231104 A CN 108231104A
Authority
CN
China
Prior art keywords
refresh
memory device
end signal
signal
storage system
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710970748.8A
Other languages
English (en)
Other versions
CN108231104B (zh
Inventor
边相镇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN108231104A publication Critical patent/CN108231104A/zh
Application granted granted Critical
Publication of CN108231104B publication Critical patent/CN108231104B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/161—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement
    • G06F13/1636—Handling requests for interconnection or transfer for access to memory bus based on arbitration with latency improvement using refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Databases & Information Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)

Abstract

一种存储系统包括：存储器件，适用于响应于刷新命令而执行刷新操作，以及适用于提供刷新结束信号，其中，刷新结束信号在刷新操作完成之前被使能；以及存储器控制器，适用于将刷新命令传送给存储器件以及接收刷新结束信号。

Description

存储器件、包括其的存储系统以及存储系统的操作方法
相关申请的交叉引用
技术领域
本发明的示例性实施例涉及一种存储器件和存储系统。
背景技术
存储器件的存储单元可以包括用于以电荷的形式来储存数据的电容器和用于控制电荷流入电容器以及电荷从电容器流出的开关。储存在存储单元中的数据可以基于在存储单元的电容器中是否存在电荷(换言之，电容器的端子电压为高还是低)而为逻辑值“1”(高电平)或逻辑值“0”(低电平)。
为了维持储存在存储单元中的数据，重要的是维持电容器中的电荷的水平。由于通常可能出现在金属氧化物半导体(MOS)晶体管的PN结中的电流泄漏，储存在电容器中的初始电荷量可能随时间而减少，以及因此数据可能丢失。为了防止数据丢失，存储系统采用刷新操作，在刷新操作中，储存在存储单元中的数据在数据丢失之前被周期性地读取，然后根据读取的数据对存储单元进行重新充电。
存储器件的刷新操作响应于从存储器控制器提供的刷新命令来执行。通常，存储器控制器可以在从存储器控制器将刷新命令施加给存储器件的时间开始经过预定量的时间之后将后续有效命令提供给存储器件。此时间已知为tRFC(刷新周期时间)，且基本上是为了确保响应于刷新命令来完全执行刷新操作而保留的预定时间段。通常，存储器件的tRFC被设置成比刷新操作的实际时间长得多。
图1是图示存储系统中的传统刷新操作的时序图。参考图1，当存储器控制器在时间“101”处将刷新命令REF施加给存储器件时，存储器件可以响应于刷新命令REF而执行刷新操作直到时间“102”。理论上讲，在刷新操作已经完成之后，即，在时间“102”之后，可以执行后续操作。然而，实际上，存储器控制器不知道存储器件是否已经完成刷新操作，并且存储器控制器在时间“103”之后通过施加后续有效命令VALID_CMD而指示存储器件的后续操作，该时间“103”在刷新命令REF的时间“101”之后经过用于存储器件的预定tRFC时间之后。因此可以看出，存在这样的时间段，在该时间段期间，即使刷新操作已经完成且存储器件可用，存储器件仍在tRFC时间期间保持闲置而无任何操作。
发明内容
本发明的实施例针对用于在刷新操作期间减小存储器件保持闲置的时间损失的存储器件、存储系统以及方法。
根据本发明的一个实施例，一种存储系统包括：存储器件，适用于响应于刷新命令而执行刷新操作，以及适用于提供刷新结束信号，其中，刷新结束信号在刷新操作完成之前被使能；以及存储器控制器，适用于将刷新命令传送给存储器件以及接收刷新结束信号。
存储器控制器可以仅在存储器控制器接收刷新结束信号之后将后续命令施加给存储器件。
后续命令可以包括激活命令、读取命令、写入命令、刷新命令以及设置命令中的至少一种。
在刷新操作完成时的时间与刷新结束信号被使能时的时间之间的时间间隙可以是可控的。
存储器件调节刷新结束信号的提供，使得在完成刷新操作与提供后续操作命令之间的时间间隙被调节。
存储器件可以包括：刷新电路，适用于响应于刷新命令而产生用于刷新操作的行激活信号；结束信号发生电路，适用于通过将行激活信号延迟来产生刷新结束信号；以及结束信号传送电路，适用于将刷新结束信号提供给存储器控制器。
结束信号发生电路可以包括：脉冲信号发生器，适用于一旦产生行激活信号，就产生脉冲信号；以及延迟器，适用于通过将脉冲信号延迟来产生刷新结束信号。
延迟器的延迟值可以被调节使得在完成刷新操作与提供操作命令之间的时间间隙被调节。
存储器件可以在行激活信号被使能的同时执行刷新操作，以及结束信号发生电路可以在行激活信号被禁止之前可调节地产生刷新结束信号，使得在完成刷新操作与提供操作命令之间的时间间隙被调节。
根据本发明的另一实施例，一种存储器件包括：刷新电路，适用于响应于刷新命令而产生行激活信号；结束信号发生电路，适用于通过将行激活信号延迟来产生刷新结束信号；以及结束信号传送电路，适用于传送刷新结束信号。
结束信号发生电路可以包括：脉冲信号发生器，适用于产生在行激活信号被使能时而被使能的脉冲信号；以及延迟器，适用于通过将脉冲信号延迟来产生刷新结束信号。
延迟器的延迟值可以响应于延迟设置信号来调节。
刷新电路还可以响应于刷新命令而产生计数地址，其中，存储器件还包括单元阵列，以及单元阵列的存储单元根据计数地址来选择，以及在行激活信号被使能的同时，单元阵列的存储单元被刷新。
刷新结束信号可以在行激活信号被禁止之前而被使能。
根据本发明的又一实施例，一种用于操作包括存储器控制器和存储器件的存储系统的方法，所述方法可以包括：由存储器控制器来将刷新命令提供给存储器件；由存储器件来响应于刷新命令而执行刷新操作；由存储器件来在刷新操作完成之前将被使能的刷新结束信号提供给存储器控制器；以及一旦接收到被使能的刷新结束信号，就由存储器控制器来指示继刷新操作之后的存储器件的操作。
指示存储器件的操作可以在执行刷新操作完成之后来执行。
存储器件的后续操作可以包括激活操作、读取操作、写入操作以及设置操作中的至少一种。
附图说明
通过下面参照附图的详细描述，对于本发明所属领域技术人员而言，本发明的以上和其他特征以及优点将变得更加明显，在附图中：
图1是图示存储系统中的传统刷新操作的时序图；
图2是图示根据本发明的一个实施例的存储系统的框图；
图3是根据本发明的一个实施例的图2中所示的存储系统的操作的流程图；
图4是描述图3的操作的时序图；
图5是根据本发明的另一实施例的图2中所示的存储系统的操作的流程图；
图6是描述图5的操作的时序图；
图7是图示图2中所示的存储器件220的框图；以及
图8是图示图7中所示的结束信号发生电路的操作的时序图。
具体实施方式
下面将参照附图来更详细地描述本发明的示例性实施例。然而，本发明可以以不同的形式来实施，而不应当被解释成局限于本文中阐述的实施例。相反地，这些实施例被提供使得此公开将是彻底且完整的，且这些实施例将把本发明充分传达给本发明所属领域的技术人员。
将理解的是，虽然本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不受这些术语的限制。这些术语用来将一个元件与另一个元件区分开。因此，在不脱离本发明的精神和范围的情况下，下面描述的第一元件也可以称作第二元件或第三元件。
附图不一定成比例，且在一些情况下，可能已经放大了比例以更清楚地图示实施例的各种元件。例如，在附图中，为了图示的方便，与实际尺寸和间隔相比，可能放大了元件的尺寸和元件之间的间隔。
还将理解的是，当元件被称作“连接到”或“耦接到”另一元件时，其可以直接在另一元件上、直接连接或直接耦接到另一元件，或者可以存在一个或更多个中间元件。此外，还将理解的是，当元件被称作在两个元件“之间”时，其可以为这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。
本文中所使用的术语仅用于描述特定实施例的目的，而非意在限制本发明。
如本文中所用，单数形式意在也包括复数形式，除非上下文另外明确指出。还将理解的是，术语“包括”、“包含”在本说明书中使用时指定所陈述的元件的存在，但不排除一个或更多个其他元件的存在或添加。
如本文中所用，术语“和/或”包括相关联的列出项中的一种或更多种的任意组合和全部组合。
除非另外定义，否则本文中所使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域技术人员基于本公开所通常理解的意思相同的意思。还将理解的是，诸如通用词典中定义的那些术语应当被解释成具有与其在本公开和相关技术的语境中的意思一致的意思，而将不以理想化或过于形式的意思来解释(除非本文中明确如此限定)。
在下面的描述中，阐述了若干具体细节以提供对本发明的透彻理解。可以在无这些具体细节的一些或全部的情况下实施本发明。另一方面，未详细描述公知的工艺结构和/或工艺以免不必要地混淆本发明。
还要注意的是，在一些情况下，对于本领域技术人员明显的是，与一个实施例有关而描述的元件(也称作特征)可以单独使用，或者与另一实施例的其他元件结合来使用，除非另外具体指出。
在下文中，将参照附图来详细描述本发明的各种实施例。
贯穿本公开，在本发明的各种附图和实施例中，相同的附图标记指代相同的部件。
现在参考图2，提供根据本发明的一个实施例的存储系统200。
参考图2，存储系统200可以包括彼此可操作耦接的存储器控制器210和存储器件220。
存储器控制器210可以控制存储器件220的操作。例如，在读取操作和写入操作期间，存储器控制器210可以将命令CMD和地址ADD提供给存储器件220，以及与存储器件220交换数据DATA。命令CMD可以包括激活命令、预充电命令、读取命令、写入命令、刷新命令、设置命令等。设置命令或模式寄存器组(MRS)命令可以控制存储器件220来执行不同的设置操作。存储器控制器210可以将刷新命令周期性地传送给存储器件220以防止储存在存储器件220中的数据的丢失。
存储器件220可以在存储器控制器210的控制下执行诸如激活操作、预充电操作、读取操作、写入操作、刷新操作等的操作。
存储器件220可以响应于从存储器控制器210接收的刷新命令而执行刷新操作。然后在刷新操作的结束处，存储器件220可以通过产生刷新结束信号REF_DONE并将刷新结束信号REF_DONE传输给存储器控制器210来将刷新操作的结束通知存储器控制器210。
图3是根据本发明的一个实施例的存储系统200的操作的流程图。图4是描述图3的操作的时序图。
现在参考图3和图4，该操作包括：在步骤S310处，存储器控制器210在时间“401”处将刷新命令REF传送给存储器件220。
在步骤S320处，存储器件220响应于刷新命令REF而执行刷新操作。刷新操作在时间“403”处完成。
在步骤S330处，在存储器件220完成刷新操作的时间“403”处，存储器件220结束刷新操作并使能刷新结束信号REF_DONE。
然后在步骤S340处，在时间“405”处，一旦接收到使能的刷新结束信号REF_DONE，存储器控制器210就通过将有效命令VALID_CMD施加给存储器件220来指示后续操作。该后续操作可以包括激活操作、读取操作、写入操作和设置操作中的至少一种。
参考图4，为了存储器件220的刷新操作而保留的预定时间段或tRFC在刷新命令REF的时间“401”处开始而在时间“405”之后结束。不同于图1的现有技术，存储器件220经由刷新结束信号REF_DONE来将刷新操作的结束通知存储器控制器210，然后存储器控制器210可以在tRFC结束之前施加用于后续操作的有效命令VALID_CMD。因此，在确保刷新操作正确完成的同时，可以大幅度降低被刷新操作浪费消耗的时间。
如图4中所示，在存储器件220的刷新操作完成时的时间“403”与存储器控制器210施加用于存储器件220的后续操作的有效命令VALID_CMD时的时间“405”之间存在时间间隙。该时间间隙为了刷新结束信号REF_DONE的信号传播延迟、用于存储器控制器210来响应于刷新结束信号REF_DONE的时间以及用于后续操作的有效命令VALID_CMD的信号传播延迟而被保留。
图5是根据本发明的另一实施例的存储系统200的操作的流程图，而图6是描述图5的操作的时序图。
参考图5和图6，在步骤S510处，存储器控制器210将刷新命令REF传送给存储器件220。刷新命令可以在时间“601”处被施加给存储器件。
然后在步骤S520处，存储器件220响应于刷新命令REF而执行刷新操作。刷新操作可以在时间“605”处完成。
在步骤S530处，存储器件220在刷新操作完成之前使能刷新结束信号REF_DONE。如图6中所示，存储器件可以在时间“603”处使能刷新结束信号REF_DONE，该时间“603”在存储器件220完成刷新操作的时间“605”之前。因此，不同于图3和图4的实施例，在图3和图4的实施例中存储器件220在存储器件220完成刷新操作之后提供使能的刷新结束信号REF_DONE，而在图5和图6的实施例中存储器件220在存储器件220完成刷新操作之前提供使能的刷新结束信号REF_DONE。
在步骤S540处，一旦接收到使能的刷新结束信号REF_DONE，存储器控制器210就响应于刷新结束信号的使能而通过在时间“607”处将有效命令VALID_CMD施加给存储器件220来指示存储器件220的后续操作。虽然使能的刷新结束信号REF_DONE在存储器件220的刷新操作完成之前(即，在时间“605”之前的时间“603”处)被提供给存储器控制器210，但是存储器控制器210指示存储器件220的后续操作的时间“607”在存储器件220的刷新操作完成的时间“605”之后。在时间“603”与时间“607”之间的时间间隙与参照图3和图4而描述的时间“403”与时间“405”之间的时间间隙相同。然而，在刷新操作完成的时间“605”与有效命令VALID_CMD被施加给存储器件220的时间“607”之间的时间间隙现在被进一步减小。
参考图4和图6，可以看出，在图4的实施例中，刷新结束信号REF_DONE在刷新操作完成的时间“403”处被使能，因此与图6的实施例相比，在时间“403”与时间“405”之间的时间间隙相对更长。另一方面，可以看出，在图6的实施例中，刷新结束信号REF_DONE在刷新操作完成的时间“605”之前的时间“603”处被使能，而在时间“605”与时间“607”之间的时间间隙相对更短。因此，图5和图6的实施例进一步减小在刷新操作的完成与存储器件220的后续操作之间的时间间隙中的时间损失。
图7是图示根据本发明的一个实施例的针对图2中所示的存储器件220的详细配置的框图。
参考图7，存储器件220可以包括命令接收电路701、地址接收电路703、数据传送/接收电路705、结束信号传送电路707、命令解码器710、刷新电路720、结束信号发生电路730、行电路740以及单元阵列750。图7示出了存储器件220中与刷新操作和刷新结束信号的发生相关的结构。
单元阵列750可以包括多个字线WL0至WLN(其中N是等于或大于1的整数)。字线WL0至WLN中的每个字线可以与一个或更多个存储单元MC耦接。单元阵列可以为2维阵列。单元阵列可以为三维阵列。每个存储单元可以为单比特位单元或多比特位单元。
命令接收电路701可以接收从存储器控制器210提供的命令CMD以及将其作为命令INT_CMD传送给命令解码器710。地址接收电路703可以接收从存储器控制器210提供的地址ADD。地址ADD可以表示在写入操作中要储存的数据或者在读取操作中要读取的数据的存储位置。命令CMD和地址ADD可以包括多比特位信号。数据传送/接收电路705可以接收从存储器控制器210提供的数据DATA(诸如在写入操作中根据接收的地址ADD而要储存在存储器件中的写入数据)，或者可以在读取操作中将从存储器件读取的数据DATA传送给存储器控制器210。数据传送/接收电路705可以在写入操作中接收数据DATA，而在读取操作中传送数据DATA。
命令解码器710可以通过将经由命令接收电路701接收的内部命令INT_CMD解码来产生内部激活命令INT_ACT、内部刷新命令INT_REF、内部预充电命令INT_PCG、内部读取命令INT_RD、内部写入命令INT_WR以及内部设置命令INT_MRS中的至少一种。
刷新电路720可以响应于从存储器控制器210施加的刷新命令REF，更具体地，响应于内部刷新命令INT_REF的使能而产生行激活信号R_RACT和计数地址CNT_ADD。计数地址CNT_ADD是用于选择字线WL0至WLN之中要被刷新的字线的地址。每当内部刷新命令INT_REF被使能时，计数地址CNT_ADD可以被改变，以便根据多个公知方案之一来选择与另一字线相对应的新计数地址。行激活信号R_RACT为用于通过使能根据计数地址CNT_ADD而选择的字线来刷新对应的字线的信号。在内部刷新命令INT_REF被使能之后，行激活信号R_RACT可以被使能预定时间。
选择器741可以在刷新操作期间将刷新电路720中产生的计数地址CNT_ADD传送给行电路740。选择器741可以在其他操作期间被用于将刷新电路720中产生的计数地址CNT_ADD传送给行电路740。选择器741可以将经由地址接收电路703接收的内部地址INT_ADD传送给行电路740。选择器741的选择操作可以响应于刷新电路720中产生的控制信号CTRL来控制。
当行激活信号RACT被使能时，行电路740可以使能字线WL0至WLN之中根据选择器741提供的地址而选择的字线。行激活信号A_RACT是在激活操作期间当内部激活命令INT_ACT被使能时而被使能的行激活信号。行激活信号R_RACT是在刷新操作期间被使能的行激活信号。当行激活信号A_RACT和行激活信号R_RACT在或门742中被组合时，产生输入给行电路740的行激活信号RACT。因此，当行激活信号A_RACT和行激活信号R_RACT之中的一个信号被使能时，行激活信号RACT可以被使能并被提供给行电路740。在刷新操作期间，耦接到被使能的字线的存储单元MC可以被刷新。
结束信号发生电路730可以通过将行激活信号R_RACT延迟来产生刷新结束信号REF_DONE_INT。然后结束信号传送电路707可以将刷新结束信号REF_DONE_INT输出作为刷新结束信号REF_DONE。结束信号发生电路730可以包括脉冲信号发生器731和延迟器732。脉冲信号发生器731可以产生在行激活信号R_RACT被使能时而被使能的脉冲信号PULSE。延迟器732可以通过将从脉冲信号发生器731接收的脉冲信号PULSE延迟来产生刷新结束信号REF_DONE_INT。
延迟器732的延迟值可以响应于延迟设置信号DELAY<0:A>(其中A是等于或大于1的整数)来调节。延迟设置信号DELAY<0:A>可以控制刷新结束信号REF_DONE_INT的使能时序。延迟设置信号DELAY<0:A>的逻辑值可以根据MRS设置或储存在存储器件220之内的熔丝电路中的值来决定。当延迟器732的延迟值增加时，在刷新结束信号REF_DONE_INT被使能时的时间与刷新操作完成时的时间之间的时间间隔可以变得更长。当延迟器732的延迟值减小时，在刷新结束信号REF_DONE_INT被使能时的时间与刷新操作完成时的时间之间的时间间隔可以变得更短。
当存储器件220与存储器控制器210之间的距离长时，延迟器732的延迟值可以被设置得较短。当存储器件220与存储器控制器210之间的距离短时，延迟器732的延迟值可以被设置得较长。这是因为将刷新结束信号REF_DONE(其是从如后所述的刷新结束信号REF_DONE_INT延迟来的)提供给存储器控制器210所需的时间取决于存储器件220与存储器控制器210之间的距离。
图8是图示结束信号发生电路730的操作的时序图。
参考图8，脉冲信号PULSE可以在行激活信号R_RACT被使能时的时间处通过脉冲信号发生器731来使能，以及当脉冲信号PULSE在延迟器732中被延迟时，刷新结束信号REF_DONE_INT可以被产生。在使能脉冲信号PULSE的时间与使能刷新结束信号REF_DONE_INT的时间之间的时间间隙(其为延迟器732的延迟值)可以根据延迟设置信号DELAY<0:A>来控制。
结束信号传送电路707可以将来自结束信号发生电路730的刷新结束信号REF_DONE_INT延迟以产生刷新结束信号REF_DONE并将刷新结束信号REF_DONE提供给存储器控制器210。结束信号传送电路707可以以与时钟(未示出)同步或异步的方式来操作。刷新结束信号REF_DONE可以经由用于传送地址ADD、命令CMD和数据DATA的线路之中的一种线路来提供给存储器控制器210。
根据本发明的实施例，可以减小存储系统中在刷新操作期间浪费的时间。
虽然已经关于具体实施例而描述了本发明，但是对于本领域技术人员将明显的是，在不脱离所附权利要求中所限定的本发明的精神和范围的情况下，可以做出各种改变和修改。

Claims (18)

1.一种存储系统，包括：
存储器件，适用于响应于刷新命令而执行刷新操作，以及适用于提供刷新结束信号，其中，刷新结束信号在刷新操作完成之前被使能；以及
存储器控制器，适用于将刷新命令传送给存储器件以及接收刷新结束信号。
2.如权利要求1所述的存储系统，其中，存储器控制器仅在存储器控制器接收刷新结束信号之后将后续命令施加给存储器件。
3.如权利要求2所述的存储系统，其中，后续命令包括激活命令、读取命令、写入命令、刷新命令以及设置命令中的至少一种。
4.如权利要求1所述的存储系统，其中，在刷新操作完成时的时间与刷新结束信号被使能时的时间之间的时间间隙是可控的。
5.如权利要求4所述的存储系统，其中，存储器件调节刷新结束信号的提供，使得在完成刷新操作与提供后续操作命令之间的时间间隙被调节。
6.如权利要求1所述的存储系统，其中，存储器件包括：
刷新电路，适用于响应于刷新命令而产生用于刷新操作的行激活信号；
结束信号发生电路，适用于通过将行激活信号延迟来产生刷新结束信号；以及
结束信号传送电路，适用于将刷新结束信号提供给存储器控制器。
7.如权利要求6所述的存储系统，其中，结束信号发生电路包括：
脉冲信号发生器，适用于一旦产生行激活信号，就产生脉冲信号；以及
延迟器，适用于通过将脉冲信号延迟来产生刷新结束信号。
8.如权利要求7所述的存储系统，其中，延迟器的延迟值被调节使得在完成刷新操作与提供操作命令之间的时间间隙被调节。
9.如权利要求8所述的存储系统，
其中，存储器件在行激活信号被使能的同时执行刷新操作，以及
其中，结束信号发生电路在行激活信号被禁止之前可调节地产生刷新结束信号，使得在完成刷新操作与提供操作命令之间的时间间隙被调节。
10.一种存储器件，包括：
刷新电路，适用于响应于刷新命令而产生行激活信号；
结束信号发生电路，适用于通过将行激活信号延迟来产生刷新结束信号；以及
结束信号传送电路，适用于传送刷新结束信号。
11.如权利要求10所述的存储器件，其中，结束信号发生电路包括：
脉冲信号发生器，适用于产生在行激活信号被使能时而被使能的脉冲信号；以及
延迟器，适用于通过将脉冲信号延迟来产生刷新结束信号。
12.如权利要求11所述的存储器件，其中，延迟器的延迟值响应于延迟设置信号来调节。
13.如权利要求10所述的存储器件，其中，结束信号传送电路同步于时钟来传送刷新结束信号。
14.如权利要求10所述的存储器件，
其中，刷新电路还响应于刷新命令而产生计数地址，
其中，存储器件还包括单元阵列，以及
其中，单元阵列的存储单元根据计数地址来选择，以及在行激活信号被使能的同时，单元阵列的存储单元被刷新。
15.如权利要求14所述的存储器件，其中，刷新结束信号在行激活信号被禁止之前而被使能。
16.一种用于操作包括存储器控制器和存储器件的存储系统的方法，所述方法包括：
由存储器控制器来将刷新命令提供给存储器件；
由存储器件来响应于刷新命令而执行刷新操作；
在刷新操作完成之前，由存储器件来将被使能的刷新结束信号提供给存储器控制器；以及
一旦接收到被使能的刷新结束信号，就由存储器控制器指示继刷新操作之后的存储器件的操作。
17.如权利要求16所述的方法，其中，指示存储器件的操作在执行刷新操作完成之后来执行。
18.如权利要求16所述的方法，其中，存储器件的后续操作包括激活操作、读取操作、写入操作以及设置操作中的至少一种。
CN201710970748.8A 2016-12-15 2017-10-18 存储器件、包括其的存储系统以及存储系统的操作方法 Active CN108231104B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/380,404 US9892778B1 (en) 2016-12-15 2016-12-15 Memory device, memory system including the same, operation method of the memory system
US15/380,404 2016-12-15

Publications (2)

Publication Number Publication Date
CN108231104A true CN108231104A (zh) 2018-06-29
CN108231104B CN108231104B (zh) 2021-08-27

Family

ID=61148028

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710970748.8A Active CN108231104B (zh) 2016-12-15 2017-10-18 存储器件、包括其的存储系统以及存储系统的操作方法

Country Status (4)

Country Link
US (1) US9892778B1 (zh)
KR (1) KR20180070422A (zh)
CN (1) CN108231104B (zh)
TW (1) TWI736710B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112837727A (zh) * 2021-01-29 2021-05-25 长鑫存储技术有限公司 刷新电路及存储器

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4060668A4 (en) * 2021-01-29 2023-01-04 Changxin Memory Technologies, Inc. REFRESH CIRCUIT AND MEMORY

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1426067A (zh) * 2001-12-13 2003-06-25 富士通株式会社 半导体存储器件的刷新控制方法和半导体存储器件
US20040125679A1 (en) * 2002-12-26 2004-07-01 Kwean Ki Chang Auto refresh control circuit of semiconductor memory device
CN1510688A (zh) * 2002-12-20 2004-07-07 �����ɷ� 半导体存储装置及其控制方法
US20050152200A1 (en) * 2004-01-09 2005-07-14 You-Mi Lee Semiconductor memory having variable memory size and method for refreshing the same
CN1669092A (zh) * 2002-09-20 2005-09-14 富士通株式会社 半导体存储器
CN1703759A (zh) * 2001-12-11 2005-11-30 恩益禧电子股份有限公司 半导体存储装置及其测试方法和测试电路
US20080037344A1 (en) * 2006-08-10 2008-02-14 Fujitsu Limited Semiconductor memory and memory system
KR20100120878A (ko) * 2009-05-07 2010-11-17 주식회사 하이닉스반도체 셀프 리프레쉬 제어회로
CN102655022A (zh) * 2010-12-28 2012-09-05 海力士半导体有限公司 半导体存储器件的刷新控制电路和方法
US20150155028A1 (en) * 2013-12-04 2015-06-04 SK Hynix Inc. Memory, memory system including the memory and method for operating the memory system

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7583551B2 (en) 2004-03-10 2009-09-01 Micron Technology, Inc. Power management control and controlling memory refresh operations
JP4470185B2 (ja) * 2006-11-28 2010-06-02 エルピーダメモリ株式会社 半導体記憶装置
JP5157207B2 (ja) * 2007-03-16 2013-03-06 富士通セミコンダクター株式会社 半導体メモリ、メモリコントローラ、システムおよび半導体メモリの動作方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1703759A (zh) * 2001-12-11 2005-11-30 恩益禧电子股份有限公司 半导体存储装置及其测试方法和测试电路
CN1426067A (zh) * 2001-12-13 2003-06-25 富士通株式会社 半导体存储器件的刷新控制方法和半导体存储器件
CN1669092A (zh) * 2002-09-20 2005-09-14 富士通株式会社 半导体存储器
CN1510688A (zh) * 2002-12-20 2004-07-07 �����ɷ� 半导体存储装置及其控制方法
US20040125679A1 (en) * 2002-12-26 2004-07-01 Kwean Ki Chang Auto refresh control circuit of semiconductor memory device
US20050152200A1 (en) * 2004-01-09 2005-07-14 You-Mi Lee Semiconductor memory having variable memory size and method for refreshing the same
US20080037344A1 (en) * 2006-08-10 2008-02-14 Fujitsu Limited Semiconductor memory and memory system
KR20100120878A (ko) * 2009-05-07 2010-11-17 주식회사 하이닉스반도체 셀프 리프레쉬 제어회로
CN102655022A (zh) * 2010-12-28 2012-09-05 海力士半导体有限公司 半导体存储器件的刷新控制电路和方法
US20150155028A1 (en) * 2013-12-04 2015-06-04 SK Hynix Inc. Memory, memory system including the memory and method for operating the memory system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112837727A (zh) * 2021-01-29 2021-05-25 长鑫存储技术有限公司 刷新电路及存储器
CN112837727B (zh) * 2021-01-29 2022-04-26 长鑫存储技术有限公司 刷新电路及存储器

Also Published As

Publication number Publication date
CN108231104B (zh) 2021-08-27
US9892778B1 (en) 2018-02-13
KR20180070422A (ko) 2018-06-26
TWI736710B (zh) 2021-08-21
TW201824275A (zh) 2018-07-01

Similar Documents

Publication Publication Date Title
CN110800056B (zh) 用于使用共享地址路径在存取存储器排组的同时刷新另一存储器排组的系统和方法
CN108369819B (zh) 在自刷新模式期间附加刷新操作的执行
US9437275B2 (en) Memory system and method for operating the same
EP1858025B1 (en) Semiconductor memory operated by internal and external refresh
KR20180011642A (ko) 반도체장치
US8116161B2 (en) System and method for refreshing a DRAM device
KR20220073856A (ko) 입력 클록 신호와 다상 클록 신호 간의 위상 관계를 결정하기 위한 장치 및 방법
KR20200083641A (ko) 반도체 메모리를 위한 메모리 명령을 포함하는 장치 및 방법
KR20160023274A (ko) 메모리 장치 및 이를 포함하는 메모리 시스템
US8988961B2 (en) Self-refresh control circuit and memory including the same
US6834021B2 (en) Semiconductor memory having memory cells requiring refresh operation
CN111326188B (zh) 用于半导体存储器中的刷新操作的设备和方法
CN109767797A (zh) 伪静态随机存取存储器及其刷新的方法
US20200013475A1 (en) Test control circuit, semiconductor memory apparatus and semiconductor system using the test control circuit
CN114627925A (zh) 半导体存储器件和包括该存储器件的存储器系统
US8750067B2 (en) Semiconductor device having reset function
KR20170098540A (ko) 리프레쉬 제어 장치
CN108231104A (zh) 存储器件、包括其的存储系统以及存储系统的操作方法
KR102312446B1 (ko) 반도체장치
US7835180B2 (en) Semiconductor memory device
US6529434B2 (en) Semiconductor memory device with concurrent refresh and data access operation
CN104700883A (zh) 半导体器件
CN114155895A (zh) 控制电源的电子器件
KR20150064879A (ko) 메모리, 이를 포함하는 메모리 시스템 및 메모리 시스템의 동작 방법
US20080228950A1 (en) Memory power down mode exit method and system

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant