CN108172561A - 用于半导体封装的承载基板与其封装结构，及半导体封装元件的制作方法 - Google Patents
用于半导体封装的承载基板与其封装结构，及半导体封装元件的制作方法 Download PDFInfo
- Publication number
- CN108172561A CN108172561A CN201710058635.0A CN201710058635A CN108172561A CN 108172561 A CN108172561 A CN 108172561A CN 201710058635 A CN201710058635 A CN 201710058635A CN 108172561 A CN108172561 A CN 108172561A
- Authority
- CN
- China
- Prior art keywords
- layer
- carrying tablet
- semiconductor
- circuit area
- matrix
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 82
- 239000000758 substrate Substances 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 238000005728 strengthening Methods 0.000 claims abstract description 60
- 238000004806 packaging method and process Methods 0.000 claims abstract description 18
- 239000011159 matrix material Substances 0.000 claims description 40
- 238000003466 welding Methods 0.000 claims description 27
- 238000005538 encapsulation Methods 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 12
- 239000002861 polymer material Substances 0.000 claims description 7
- 238000002360 preparation method Methods 0.000 claims description 7
- 239000000470 constituent Substances 0.000 claims description 5
- 239000011521 glass Substances 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 12
- 239000004020 conductor Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000007747 plating Methods 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000000465 moulding Methods 0.000 description 3
- 238000003384 imaging method Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 230000003014 reinforcing effect Effects 0.000 description 2
- 229910000831 Steel Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
一种用于半导体封装的承载基板与其封装结构，及半导体封装元件的制作方法。该承载基板包含一承载片、一基体，及一强化层。该基体设置于该承载片上，并包括一线路区，及一位于该线路区的外侧的非线路区。该强化层设置于该非线路区上，其中，该强化层反向该承载片的一顶面高于该线路区反向该承载片的一表面。本发明还提供一种具有所述承载基板的半导体封装结构，及具有所述半导体封装结构的半导体封装元件的制作方法。通过在非线路区设置具有厚度且高于该线路区的强化层，以增强该基体的该非线路区的结构强度，使该基体于剥离该承载片时，能让该基体的该非线路区有足够的结构强度抵抗，而不会随该承载片被剥除。
Description
技术领域
本发明涉及一种半导体封装基板及其制作方法，特别是涉及一种用于半导体封装的承载基板、半导体封装结构，及半导体封装元件的制作方法。
背景技术
现有的电子产品逐渐趋于多功能、高性能，及微小化的发展，为了满足高积层密度与微型化的封装，用于封装过程中的一承载基板的结构逐渐由双层基板演变成多层基板，以在有限的空间下扩大可利用的面积；或进一步发展出的电路增层技术，将多层介电层或线路层交互堆叠，以提高布线精密度；又或，将晶片立体堆叠整合成三维结构的晶片堆叠封装等相关封装技术皆日趋重要。
于前述封装制程来说，常需在暂时的一承载基板上形成一具有一线路层与一防焊层的基体，再于该基体上设置一晶片，及一封装该晶片的封装胶，随后，会通过剥除暂时的该承载基板，以将具有该晶片的该基体进行后续的电连接等制程，然而，在剥除该承载基板时，常会因该基体外侧周缘厚度较薄(40um)，而容易随着该承载基板一起被剥除，但是一般该基体外侧周缘常被用来作为后续制程的夹具夹设或是固定的位置，因此，该基体外侧周缘若随着该承载基板一起被剥除容易造成后续进行晶片的植球、切单等制程，因没有夹持区而产生后流程传送问题。
发明内容
本发明的目的在于提供一种具有强化结构且用于半导体封装的承载基板。
本发明用于半导体封装的承载基板包含一承载片、一基体，及一强化层。
该基体设置于该承载片上，并包括一线路区，及一位于该线路区的外侧的非线路区。该强化层设置于该非线路区上。在本发明中，该强化层反向该承载片的一顶面高于该线路区反向该承载片的一表面。
本发明用于半导体封装的承载基板，该基体包括一层防焊层，及一层线路层，该防焊层具有一界定出一线路空间的内防焊部，及一外防焊部，该线路层形成于该线路空间，该内防焊部与该线路层共同构成该线路区，且该外防焊部构成该非线路区。
本发明用于半导体封装的承载基板，还包含一层设置于该外防焊部上的导电层，该强化层设置于该导电层上。
本发明用于半导体封装的承载基板，该外防焊部反向该承载片的一表面与该线路层反向该承载片的一表面等高。
在本发明的一实施例中，本发明用于半导体封装的承载基板，该导电层反向该承载片的一表面与该线路层反向该承载片的一表面等高。
本发明用于半导体封装的承载基板，该强化层与该导电层的构成材料为金属。
在本发明的一实施例中，本发明用于半导体封装的承载基板，该强化层设置于该外防焊部上，且该强化层的构成材料为绝缘高分子材料。
本发明的另一目的在于提供一种半导体封装结构。
本发明半导体封装结构包含前述用于半导体封装的承载基板、至少一晶片，及一封装胶。该晶片电连接于该线路区，该封装胶覆盖部分该线路区并包覆该晶片。
本发明半导体封装结构，该强化层与该封装胶彼此相间隔。
在本发明的一实施例中，本发明半导体封装结构，该强化层与该封装胶彼此相连接。
本发明的又一目的在于提供一种半导体封装元件的制作方法。
本发明半导体封装元件的制作方法包含一准备步骤、一转移步骤、一强化层形成步骤，及一导电层移除步骤，该准备步骤是准备一承载单元，该承载单元包括一第一承载片、一位于该第一承载片上的导电层，及一位于该导电层上的基体，该基体包括一线路区，及一位于该线路区的外侧的非线路区，该转移步骤是将该基体反向该第一承载片的一表面连接至一第二承载片上，并移除该第一承载片，使该导电层露出，该强化层形成步骤是在该非线路区的该导电层上形成一强化层，使该强化层反向该第二承载片的一顶面高于该基体反向该第二承载片的一表面，该导电层移除步骤是移除未形成有该强化层于其上的部分该导电层，使该线路区的该表面露出。
较佳地，本发明半导体封装元件的制作方法，还包含一实施于该导电层移除步骤之后的晶片设置步骤，将至少一晶片电连接于该线路区上。
较佳地，本发明半导体封装元件的制作方法，还包含一实施于该晶片设置步骤之后的封装步骤，以一绝缘高分子材料覆盖部分该线路区并包覆该晶片。
较佳地，本发明半导体封装元件的制作方法，还包含一实施于该封装步骤后的承载片移除步骤，移除连接在该基体上的该第二承载片。
本发明的有益效果在于：通过在非线路区设置具有厚度且高于该线路区的强化层，以增强该基体的该非线路区的结构强度，使该基体于剥离该承载片时，能让该基体的该非线路区有足够的结构强度抵抗，而不会随该承载片被剥除。
附图说明
图1是一局部剖面示意图，说明本发明用于半导体封装的承载基板的一第一实施例；
图2是一局部剖面示意图，说明本发明用于半导体封装的承载基板的一第二实施例；
图3是一局部剖面示意图，说明本发明用于半导体封装的承载基板的一第三实施例；
图4是一局部剖面示意图，说明本发明半导体封装结构的一第一实施例；
图5是一局部剖面示意图，说明本发明半导体封装结构的一第二实施例；
图6是一局部剖面示意图，说明本发明半导体封装结构的一第三实施例；
图7是一流程示意图，说明本发明半导体封装结构的该第一实施例的制作方法及一承载片移除步骤；
图8是一制作流程示意图，说明制作本发明半导体封装结构的该第一实施例的制作流程；
图9是一流程示意图，说明本发明半导体封装结构的该第二实施例的制作方法及该承载片移除步骤；
图10是一制作流程示意图，说明制作本发明半导体封装结构的该第二实施例的制作流程；
图11是一流程示意图，说明本发明半导体封装结构的该第三实施例的制作方法及该承载片移除步骤；及
图12是一制作流程示意图，说明制作本发明半导体封装结构的该第三实施例的制作流程。
具体实施方式
下面结合附图及实施例对本发明进行详细说明。
参阅图1，本发明用于半导体封装的承载基板2的一第一实施例，包含一承载片21、一设置于该承载片21上的基体22、一设置于该基体22上的强化层23，及一位于该基体22与该强化层23之间的导电层24。
具体地说，该基体22包括一防焊层221及一线路层222，该防焊层221具有一界定出一线路空间220的内防焊部223，及一位于该内防焊部223外侧的外防焊部224，该线路层222形成于该线路空间220，该内防焊部223与该线路层222共同构成一线路区A，该外防焊部224构成一非线路区B；其中，该线路区A主要是用于后续供外部晶片电连接与封装的区域，而该非线路区B则是用于辅助该承载基板2进行该承载片21转移、剥离时的作业区域。
该导电层24形成于该外防焊部224上，该强化层23设置于该导电层24上而位于该非线路区B，且该强化层23的一顶面231是高于该内防焊部223的反向该承载片21的一表面225。由于一般该基体22的厚度极薄(仅40～50um)，因此，本发明通过在该非线路区B上设置该强化层23，利用该强化层23增加该非线路区B的整体厚度，从而增强该非线路区B的结构强度，因此，当于后续制程，需将该基体22剥离该承载片21时，便可通过该强化层23令位于该非线路区B的该外防焊部224具有足够的结构强度抵抗，而不会随该承载片21被剥除。较佳地，于该实施例中，该强化层23的高度大于20μm，且宽度不小25μm，且适用于本实施例的该强化层23与该导电层24的构成可为如铜等金属材料，因此，可透过电镀方式于该导电层24上形成该强化层23，其相关制作流程容后说明。
参阅图2，本发明用于半导体封装的承载基板2的一第二实施例，大致是相同于该第一实施例，其不同处在于，本实施例该外防焊部224具有一凹陷结构，而于该凹陷结构中形成一导体层25，该导体层25具有一与该外防焊部224的一表面226齐平的顶面251，从而能让该强化层23直接形成于该导体层25上，其相关制作流程容后说明。
参阅图3，本发明用于半导体封装的承载基板2的一第三实施例，大致是相同于该第一实施例，其不同处在于，该强化层23选用非金属材料，并直接形成于该外防焊部224上。详细地说，于本实施例中，该强化层23的构成材料为绝缘高分子等模压材料，而能以模压方式取代电镀制程直接于该外焊部224上形成该强化层23，图3所示的该强化层23为独立形成于该外防焊部224上，然，实际制作时该强化层23可为与后续用于封装晶片的封装层一体形成，相关制作流程容后说明。
本发明前述该承载基板2是可用于半导体晶片封装，而得到一半导体封装结构，兹再以下列实施例说明利用前述该第一～三实施例的该承载基板2进行半导体晶片封装后得到的半导体封装结构。
参阅图4，本发明半导体封装结构3的一第一实施例，包含前述该第一实施例的该承载基板2、一形成于该线路区A上而电连接于该线路层222的晶片31，及一覆盖部分该线路区A并包覆该晶片31且高度大于该强化层23的封装胶32，并让该封装胶32与该强化层23彼此相间隔而具有一间距D，使后续要沿该封装胶32周缘切除外侧的该基体22部分结构时能便于执行。要说明的是，适用于本实施例的晶片31与封装胶32的材料选用为本发明所属技术领域人员所周知，且非本发明的重点，于此不加以赘述。
参阅图5，本发明半导体封装结构3的一第二实施例，大致是相同于该第一实施例，其不同处在于，本实施例的半导体封装结构3是使用前述该第二实施例的该承载基板2，也就是，该导体层25是形成于该外防焊部224的凹陷结构，使该导体层25与该外防焊部224的该表面226等高。
参阅图6，本发明半导体封装结构3的一第三实施例，大致是相同于该第一实施例，其不同处在于，本实施例的半导体封装结构3是使用前述该第三实施例的该承载基板2，且该封装胶32与该强化层23是相同材质并以一体成形方式彼此相连接，而完整的覆盖于该基体22上。
为了更清楚地呈现出所述实施例的结构，以下进一步地分别说明半导体封装结构的所述实施例的一制作流程。
参阅图7与图8，本发明半导体封装结构的该第一实施例的制作方法是包含一准备步骤401、一转移步骤402、一强化层形成步骤403、一导电层移除步骤404、一晶片设置步骤405、一封装步骤406，及一承载片移除步骤407。
该准备步骤401是准备一承载单元41，具体地说，该承载单元41的制作是先提供一在其中一表面具有该导电层24的一第一承载片411，其中，该第一承载片411可以是一般的金属印刷电路板(MCPCB)、铜箔基板(CCL)，或玻璃纤维基板(FR4)，该导电层24则可以是前述该基板上的铜箔。要说明的是，该第一承载片411的两相反表面也可以同时具有该导电层24，而可以相同制程形成双面电连接线路，而于后续制程使用，于本实施例是以该导电层24形成于其中一表面为例做说明。接着，于该导电层24上形成光阻，再以曝光显影方式移除部分光阻而让部分的该导电层24露出，并在露出的该导电层24上以电镀方式形于该线路层222，最后再以光阻遮住部分的该线路层222，使得前述的光阻构成该防焊层221，并让该线路层222与该防焊层221共同构成该基体22，而在该基体22上定义出该线路区A，及位于该该线路区A外侧的该非线路区B。
该转移步骤402是将该基体22反向该第一承载片411的一表面连接至一第二承载片412上，并移除该第一承载片411，使该导电层24完整的露出。
该强化层形成步骤403是在对应该非线路区B的该导电层24上电镀形成厚铜结构，而得到该强化层23。
该导电层移除步骤404是移除未形成有该强化层23于其上的部分该导电层24，使该线路区A的该表面225露出，以得到如图1所示的该承载基板2。
接着执行该晶片设置步骤405，将该晶片31电连接于该承载基板2的该线路区A上。
该封装步骤406是以绝缘高分子材料覆盖部分该线路区A以包覆该晶片31，以得到如图4的该半导体封装结构3。
最后，进一步执行该承载片移除步骤407，将连接在该基体22上的该第二承载片412剥离，使反向该晶片31的部分的该线路层222露出，并同时在此露出的该线路层222上形成例如导电凸块或导电柱等能对外电连接的导电部413，以得到一半导体封装元件4。
在得到该半导体封装元件4后，可进一步沿该封装胶32的周缘将该基体22位于该非线路区B的部分切除(图未示)，视需求的进行后续制程或应用。
由于本发明在该非线路区B设置了具有厚度强化的该强化层23，因而增强了该基体22周缘的结构强度，使剥离该第二承载片412时，能让该基体22的该非线路区B不会随该第二承载片412的剥离而被移除，而能易于继续后续制程的进行。
参阅图9与图10，本发明半导体封装结构的该第二实施例的制作方法大致是相同半导体封装结构的该第一实施例的制作方法，其不同处在于，该准备步骤401，及本实施例是先执行该导电层移除步骤404，再执行该强化层形成步骤403。详细地说，于本实施例中，该准备步骤401以曝光显影移除部分光阻而让部分该导电层24露出时，一并让位于该第一承载片411外侧周缘的该导电层24露出，从而在露出的该导电层24上电镀形于该线路层222的同时，一并于外侧周缘形成高度与该线路层222相同的该导体层25；随后完成该转移步骤402后，便先执行该导电层移除步骤404以将露出的该导电层24移除，而保留外侧周缘位于该非线路区B(见图8)的该导体层25，接着，于该强化层形成步骤403便能于该非线路区B的该导体层25上直接电镀形成该强化层23，因此，后续于经过该晶片设置步骤405、该封装步骤406及该承载片移除步骤407之后，便可得到该半导体封装元件4。
参阅图11与图12，本发明半导体封装结构的该第三实施例的制作方法大致是相同半导体封装结构的该第一实施例的制作方法，其不同处在于，本实施例是将该强化层形成步骤403整合于该封装步骤406中，也就是说，该第三实施例于执行该转移步骤402后便接着进行该导电层移除步骤404及该晶片设置步骤405，并在设置完该晶片31于执行该封装步骤406时，以绝缘高分子材料一体成形的方式在包覆该晶片31的同时，一并将此绝缘高分子材料延伸至周缘而覆盖该基体22的表面，而于该非线路区B(见图8)处形成材质与该封装胶32相同的该强化层23，换句话说，于本实施例中，以模压材料取代金属材料形成该强化层23，而非使用镀铜制程形成该强化层23。
综上所述，本发明用于半导体封装的承载基板2通过在非线路区B设置具有厚度且高于该线路区A的该强化层23，以增强该基体22的该非线路区B的结构强度，能在该基体22剥离该承载片21时，让该基体22的该非线路区B具有足够的结构强度抵抗，使该非线路区B不会随该承载片21的剥离而被移除，所以确实能达成本发明的目的。
Claims (14)
1.一种用于半导体封装的承载基板，包含一片承载片、一层基体，及一层强化层；其特征在于：
该基体设置于该承载片上，并包括一线路区，及一位于该线路区的外侧的非线路区；及
该强化层设置于该非线路区上；
其中，该强化层反向该承载片的一顶面高于该线路区反向该承载片的一表面。
2.根据权利要求1所述的用于半导体封装的承载基板，其特征在于：该基体包括一层防焊层，及一层线路层，该防焊层具有一界定出一线路空间的内防焊部，及一外防焊部，该线路层形成于该线路空间，该内防焊部与该线路层共同构成该线路区，且该外防焊部构成该非线路区。
3.根据权利要求2所述的用于半导体封装的承载基板，其特征在于：还包含一层设置于该外防焊部上的导电层，该强化层设置于该导电层上。
4.根据权利要求3所述的用于半导体封装的承载基板，其特征在于：该外防焊部反向该承载片的一表面与该线路层反向该承载片的一表面等高。
5.根据权利要求3所述的用于半导体封装的承载基板，其特征在于：该导电层反向该承载片的一表面与该线路层反向该承载片的一表面等高。
6.根据权利要求3所述的用于半导体封装的承载基板，其特征在于：该强化层与该导电层的构成材料为金属。
7.根据权利要求2所述的用于半导体封装的承载基板，其特征在于：该强化层设置于该外防焊部上，且该强化层的构成材料为绝缘高分子材料。
8.一种半导体封装结构，其特征在于：该半导体封装结构包含一如权利要求1至7中任一项所述的用于半导体封装的承载基板、至少一晶片，及一封装胶，该晶片电连接于该线路区，该封装胶覆盖部分该线路区并包覆该晶片。
9.根据权利要求8所述的半导体封装结构，其特征在于：该强化层与该封装胶彼此相间隔。
10.根据权利要求8所述的半导体封装结构，其特征在于：该强化层与该封装胶彼此相连接。
11.一种半导体封装元件的制作方法，其特征在于：该半导体封装元件的制作方法包含一准备步骤、一转移步骤、一强化层形成步骤，及一导电层移除步骤，该准备步骤是准备一承载单元，该承载单元包括一第一承载片、一位于该第一承载片上的导电层，及一位于该导电层上的基体，该基体包括一线路区，及一位于该线路区的外侧的非线路区，该转移步骤是将该基体反向该第一承载片的一表面连接至一第二承载片上，并移除该第一承载片，使该导电层露出，该强化层形成步骤是在该非线路区的该导电层上形成一强化层，使该强化层反向该第二承载片的一顶面高于该基体反向该第二承载片的一表面，该导电层移除步骤是移除未形成有该强化层于其上的部分该导电层，使该线路区的该表面露出。
12.根据权利要求11所述的半导体封装元件的制作方法，其特征在于：还包含一实施于该导电层移除步骤之后的晶片设置步骤，将至少一晶片电连接于该线路区上。
13.根据权利要求12所述的半导体封装元件的制作方法，其特征在于：还包含一实施于该晶片设置步骤之后的封装步骤，以一绝缘高分子材料覆盖部分该线路区并包覆该晶片。
14.根据权利要求13所述的半导体封装元件的制作方法，其特征在于：还包含一实施于该封装步骤后的承载片移除步骤，移除连接在该基体上的该第二承载片。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW105140342A TWI622151B (zh) | 2016-12-07 | 2016-12-07 | 用於半導體封裝的承載基板與其封裝結構，及半導體封裝元件的製作方法 |
| TW105140342 | 2016-12-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108172561A true CN108172561A (zh) | 2018-06-15 |
| CN108172561B CN108172561B (zh) | 2020-09-08 |
Family
ID=62527175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710058635.0A Active CN108172561B (zh) | 2016-12-07 | 2017-01-23 | 承载基板与其封装结构，及半导体封装元件的制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN108172561B (zh) |
| TW (1) | TWI622151B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111312665A (zh) * | 2018-12-12 | 2020-06-19 | 欣兴电子股份有限公司 | 封装结构及其制造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11482480B2 (en) * | 2020-03-19 | 2022-10-25 | Advanced Semiconductor Engineering, Inc. | Package substrate including an optically-cured dielecetric layer and method for manufacturing the package substrate |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103715165A (zh) * | 2012-10-02 | 2014-04-09 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
| CN104183509A (zh) * | 2013-05-24 | 2014-12-03 | 矽品精密工业股份有限公司 | 半导体封装件的制法 |
| CN104658923A (zh) * | 2010-09-01 | 2015-05-27 | 群成科技股份有限公司 | 四边扁平无接脚封装方法及其制成的结构 |
| CN105283953A (zh) * | 2013-02-21 | 2016-01-27 | 先进封装技术私人有限公司 | 半导体结构及其制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI437932B (zh) * | 2011-12-27 | 2014-05-11 | Ind Tech Res Inst | 中介層內埋基板結構及其製造方法以及倒裝晶片結構及其製造方法 |
| CN105990303A (zh) * | 2015-02-12 | 2016-10-05 | 宏启胜精密电子(秦皇岛)有限公司 | 复合式电路板及其制作方法，以及半导体封装结构 |
-
2016
- 2016-12-07 TW TW105140342A patent/TWI622151B/zh active
-
2017
- 2017-01-23 CN CN201710058635.0A patent/CN108172561B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104658923A (zh) * | 2010-09-01 | 2015-05-27 | 群成科技股份有限公司 | 四边扁平无接脚封装方法及其制成的结构 |
| CN103715165A (zh) * | 2012-10-02 | 2014-04-09 | 矽品精密工业股份有限公司 | 半导体封装件及其制法 |
| CN105283953A (zh) * | 2013-02-21 | 2016-01-27 | 先进封装技术私人有限公司 | 半导体结构及其制造方法 |
| CN104183509A (zh) * | 2013-05-24 | 2014-12-03 | 矽品精密工业股份有限公司 | 半导体封装件的制法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111312665A (zh) * | 2018-12-12 | 2020-06-19 | 欣兴电子股份有限公司 | 封装结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI622151B (zh) | 2018-04-21 |
| CN108172561B (zh) | 2020-09-08 |
| TW201822325A (zh) | 2018-06-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106409688B (zh) | 一种超薄无芯封装基板的加工方法和结构 | |
| KR20180121893A (ko) | 내장형 실리콘 기판의 팬 아웃 3d 패키지 구조 | |
| JP5945564B2 (ja) | パッケージキャリアおよびその製造方法 | |
| US9779940B2 (en) | Chip package | |
| US9589920B2 (en) | Chip package | |
| CN204792778U (zh) | 半导体衬底结构及半导体封装 | |
| CN104658923B (zh) | 四边扁平无接脚封装方法及其制成的结构 | |
| CN106158773B (zh) | 具有嵌入组件的半导体封装及其制造方法 | |
| JPH04345779A (ja) | 電気接続要素の製造方法 | |
| CN106340461B (zh) | 一种超薄无芯封装基板的加工方法和结构 | |
| CN205609512U (zh) | 半导体封装体 | |
| CN108155156A (zh) | 半导体封装结构及其制造方法 | |
| JP5945563B2 (ja) | パッケージキャリアおよびその製造方法 | |
| US20080264677A1 (en) | Circuit board structure having embedded capacitor and fabrication method thereof | |
| JP2009246104A (ja) | 配線用電子部品及びその製造方法 | |
| EP2927919A1 (en) | Production method for coil element, coil element assembly, and coil component | |
| CN111599702A (zh) | 扇出型芯片封装结构的制作方法 | |
| CN108172561A (zh) | 用于半导体封装的承载基板与其封装结构，及半导体封装元件的制作方法 | |
| US9685376B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| CN106783790A (zh) | 一种具有低电阻损耗三维封装结构及其工艺方法 | |
| CN102931095A (zh) | 封装基板的制造方法及其半导体封装结构 | |
| CN106328625A (zh) | 封装基板及其制作方法 | |
| CN106158792A (zh) | 半导体封装及其制造方法 | |
| CN103855099B (zh) | 具有元件设置区的基板结构及其制作工艺 | |
| CN102931165B (zh) | 封装基板的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |