CN108140671A - 一种隧穿场效应晶体管及其制作方法 - Google Patents
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Abstract
一种隧穿场效应晶体管(100)及其制作方法，隧穿场效应晶体管包括源区(101)、漏区(102)、沟道(104)、栅区和隔离墙，其中：源区和漏区设置于沟道两侧；沟道靠近漏区一侧的部分区域未被栅区覆盖；隔离墙包括设置于源区一侧的低介电常数隔离墙(1061)和设置于漏区一侧的高介电常数隔离墙(1062)；低介电常数隔离墙，覆盖源区靠近沟道一侧的部分区域以及覆盖栅区靠近源区一侧的侧表面；高介电常数隔离墙，覆盖沟道靠近漏区一侧未被栅区覆盖的区域，并覆盖漏区靠近沟道一侧的部分区域以及覆盖栅区靠近漏区一侧的侧表面，以削弱隧穿场效应晶体管的双极导电特性，并提升隧穿场效应晶体管的电流驱动能力。
Description
本发明涉及半导体技术领域，尤其涉及一种隧穿场效应晶体管及其制作方法。
隧穿场效应晶体管(tunnel field effect transistor，简称TFET)由于其独特的带间隧穿的量子力学工作机制，可以突破金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor，MOSFET)器件的亚阈值摆幅限制，并能够较好地降低器件工作电压，具有更好的降低功耗的优势。
图1所示为目前比较常用的一种隧穿场效应晶体管结构，如图1所示，该隧穿场效应晶体管100包括源区101、漏区102、栅导电层103、沟道104、栅介质层105、隔离墙106和衬底107。所述源区101、漏区102和沟道104设置于所述衬底107上，且所述沟道104设置于所述源区101和所述漏区102之间。所述栅介质层105覆盖所述源区101和所述沟道104的部分区域，所述栅导电层103设置于所述栅介质层的上表面。所述隔离墙106以对称形式设置于所述栅介质层105和所述栅导电层103的两侧。其中，栅导电层103通过栅电压调控沟道104的能带结构，控制沟道104的通断，在隧穿场效应晶体管器件内形成电流。以n型TFET为例，当栅导电层103施加足够大的栅电压时，沟道104的能带与源区101的能带重合，载流子(电子)从源区101隧穿到沟道104，并且在漏区102电场的作用下漂移到漏区102形成电流。整个过程，源区101和沟道104控制载流子的隧穿，而漏区102和沟道104控制隧穿进沟道的载流子的后续输运。
图1中，在接近漏区102的沟道104上方未设置所述栅介质层105和所述栅导电层103，使得栅电压不能完全调控沟道104的能带结构，故称为短栅结构。接近漏区102的沟道104区域没有栅电压调控，在能带上存在一较高
的势垒，影响载流子的输运，进而导致器件的电流减小，影响隧穿场效应晶体管器件的驱动能力。
发明内容
本发明实施例提供一种隧穿场效应晶体管，以提高隧穿场效应晶体管的驱动能力。
第一方面，提供一种隧穿场效应晶体管，该隧穿场效应晶体管具有短栅结构，并在沟道靠近漏区一侧未被所述栅区覆盖的部分区域，设置高介电常数的隔离墙，以削弱隧穿场效应晶体管的双极导电特性，并提升隧穿场效应晶体管的电流驱动能力。
其中，本发明实施例中为使栅区能够通过所述高介电常数隔离墙对所述沟道进行静电掺杂，所述高介电常数隔离墙材料的相对介电常数大于3.9。
一种可能的设计中，所述隧穿场效应晶体管包括源区、漏区、沟道、栅区和隔离墙，其中：所述源区和所述漏区设置于所述沟道两侧；所述沟道靠近漏区一侧的部分区域未被所述栅区覆盖，形成短栅结构，可避免漏区和沟道之间的载流子发生隧穿，进而可削弱隧穿场效应晶体管的双极导电性。
所述隔离墙包括设置于所述源区一侧的低介电常数隔离墙和设置于所述漏区一侧的高介电常数隔离墙；所述低介电常数隔离墙，覆盖所述源区靠近所述沟道一侧的部分区域以及覆盖所述栅区靠近所述源区一侧的侧表面；所述高介电常数隔离墙，覆盖所述沟道靠近所述漏区一侧未被所述栅区覆盖的区域，并覆盖所述漏区靠近所述沟道一侧的部分区域以及覆盖所述栅区靠近所述漏区一侧的侧表面，形成所述高介电常数隔离墙与所述栅区和所述漏区连接，并覆盖所述沟道靠近所述漏区一侧未被所述栅区覆盖的区域的结构，以提升隧穿场效应晶体管的电流驱动能力。
可选的，为保证所述高介电常数隔离墙需要与所述栅区和所述漏区连接，并覆盖所述沟道靠近所述漏区一侧未被所述栅区覆盖的区域，所述高介电常数隔离墙的宽度大于等于2纳米，并小于等于15纳米。
另一种可能的设计中，所述隔离墙还包括设置于所述漏区一侧的低介电常数隔离墙，所述设置于所述漏区一侧的低介电常数隔离墙，设置于所述高介电常数隔离墙远离所述栅区的一侧，并覆盖所述高介电常数隔离墙远离所述栅区一侧的侧表面，以增大栅区与漏区的距离，进而可在制作过程中，避免执行快速退火工艺时漏区的杂质离子扩散至栅区下面。
再一种可能的设计中，所述隔离墙可以设置于绝缘层上，以减少应力作用。
可选的所述隔离墙可以设置于栅绝缘层上，以简化制作工艺。
一种可能的实施方式中，所述栅介质层覆盖所述沟道全部区域、以及所述源区和所述漏区靠近所述沟道一侧的部分区域；所述栅介质层靠近所述漏区一侧的部分区域未被所述栅导电层所覆盖；所述高介电常数隔离墙覆盖所述栅介质层靠近所述漏区一侧未被所述栅导电层所覆盖的所述部分区域的全部区域，形成漏区一侧仅设置高介电常数隔离墙的结构，降低隧穿场效应晶体管的电容，提高隧穿场效应晶体管载流子隧穿速度。
另一种可能的实施方式中，所述栅介质层覆盖所述沟道全部区域、以及所述源区和所述漏区靠近所述沟道一侧的部分区域；所述栅介质层靠近所述漏区一侧的部分区域未被所述栅导电层所覆盖；所述高介电常数隔离墙覆盖所述栅介质层靠近所述漏区一侧未被所述栅导电层所覆盖的所述部分区域的第一部分区域；所述设置于所述漏区一侧的低介电常数的隔离墙覆盖所述栅介质层靠近所述漏区一侧未被所述栅导电层所覆盖的所述部分区域的第二部分区域；所述第一部分区域和所述第二部分区域组成所述栅介质层靠近所述漏区一侧未被所述栅导电层所覆盖的所述部分区域的全部区域，形成漏区一侧设置高介电常数隔离墙和低介电常数隔离墙的结构，以增大栅区与漏区的距离，进而可在制作过程中，避免执行快速退火工艺时漏区的杂质离子扩散至栅区下面。另外，工艺制作过程中也不需要额外的光刻移除漏区一侧的低介电常数隔离墙，简化制作工艺。
第二方面，提供一种隧穿场效应晶体管的制作方法，所述方法包括：提
供半导体衬底；在所述半导体衬底上依次沉积栅介质层和栅导电层；对所述栅导电层进行光刻和刻蚀，形成所需图形的栅导电层；形成覆盖所述栅导电层一侧侧表面的高介电常数隔离墙；在所述源区一侧，形成低介电常数隔离墙；在所述栅导电层未设置高介电常数隔离墙的一侧形成源区，所述源区部分区域被所述栅导电层所覆盖；在所述栅导电层设置高介电常数隔离墙的一侧形成漏区，所述漏区部分区域被所述高介电常数隔离墙覆盖；在所述源区和所述漏区之间形成沟道，所述沟道靠近所述源区一侧的部分区域被所述栅导电层所覆盖，所述沟道靠近漏区一侧的部分区域未被所述栅导电层所覆盖但被所述高介电常数隔离墙所覆盖；对所述栅介质层进行光刻和刻蚀，形成所需图形的栅介质层。通过该制作方法制作出的隧穿场效应晶体管具有短栅结构，并在沟道靠近漏区一侧未被所述栅区覆盖的部分区域，设置高介电常数的隔离墙，以削弱隧穿场效应晶体管的双极导电特性，并提升隧穿场效应晶体管的电流驱动能力。
一种可能的设计中，在所述栅导电层未设置高介电常数隔离墙的一侧形成源区之后，所述方法还包括：采用倾角注入方式对所述源区再次进行离子注入，以在栅区下方形成利于产生BTBT的杂质分布，进而提升隧穿电流。
又一种可能的设计中，形成覆盖所述栅导电层一侧的侧表面的高介电常数隔离墙之后，所述方法还包括：在所述高介电常数隔离墙远离所述栅导电层的一侧，形成覆盖所述高介电常数隔离墙远离所述栅导电层一侧的侧表面的低介电常数隔离墙，以增大栅区与漏区的距离，进而可在制作过程中，避免执行快速退火工艺时漏区的杂质离子扩散至栅区下面。
图1为现有技术中隧穿场效应晶体管的结构示意图；
图2为本发明实施例提供的隧穿场效应晶体管的一种结构示意图；
图3为本发明实施例提供的隧穿场效应晶体管的另一种结构示意图；
图4为本发明实施例提供的隧穿场效应晶体管的又一种结构示意图；
图5为本发明实施例提供的隧穿场效应晶体管的制作方法流程图；
图6A至图6I为本发明实施例提供的隧穿场效应晶体管制作过程示意图；
图7为本发明实施例提供的隧穿场效应晶体管的又一种结构示意图。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。
本发明实施例提供一种隧穿场效应晶体管，该隧穿场效应晶体管具有短栅结构，并在沟道靠近漏区一侧未被所述栅区覆盖的部分区域，设置高介电常数的隔离墙，以削弱隧穿场效应晶体管的双极导电特性，并提升隧穿场效应晶体管的电流驱动能力。
图2所示为本发明实施例提供的隧穿场效应晶体管的一种结构示意图，如图2所示，本发明实施例提供的隧穿场效应晶体管100包括源区101、漏区102、沟道104、栅区和隔离墙。
本发明实施例中所述源区101和所述漏区102分别设置于所述沟道104两侧，且所述源区101和所述漏区102分别采用不同的掺杂类型，即对源区101和漏区102的掺杂分布进行了差异化处理。所述栅区包括栅导电层103和栅介质层105，并覆盖所述源区101靠近所述沟道104的部分区域，所述沟道104靠近所述源区101一侧的部分区域也被所述栅区覆盖，所述沟道104靠近漏区102一侧的部分区域未被所述栅区覆盖。换言之，所述栅区并不能完全调控所述沟道104的能带结构，所述隧穿场效应晶体管100具有短栅结构。对所述栅区施加栅电压，使得所述栅区可通过电场控制所述隧穿场效应晶体管中载流子的隧穿，形成器件的开态和关态。但是由于所述隧穿场效应晶体管接近漏区102一侧的沟道区域不受所述栅电压的调控，故在反向栅电压情况下，沟道区域的能带不能与所述漏区102的能带重合，即不满足器件带间隧穿(band-to-band tunneling，BTBT)的条件，故可避免漏区102和沟道104
之间的载流子发生隧穿，进而可削弱隧穿场效应晶体管的双极导电性。
本发明实施例中，所述隔离墙包括设置于所述源区101一侧的低介电常数隔离墙1061和设置于所述漏区102一侧的高介电常数隔离墙1062。如图2所示，所述低介电常数隔离墙1061，覆盖所述源区101靠近所述沟道104一侧的部分区域以及覆盖所述栅区靠近所述源区一侧的侧表面。所述高介电常数隔离墙1062，覆盖所述沟道104靠近所述漏区102一侧未被所述栅区覆盖的区域，覆盖所述漏区102靠近所述沟道104一侧的部分区域以及覆盖所述栅区靠近所述漏区一侧的侧表面。换言之，所述高介电常数隔离墙1062需要与所述栅区和所述漏区102连接，并覆盖所述沟道104靠近所述漏区102一侧未被所述栅区覆盖的区域，以降低沟道区电子迁移的势垒，提升隧穿场效应晶体管的电流驱动能力。本发明实施例中，为保证所述高介电常数隔离墙1062需要与所述栅区和所述漏区102连接，并覆盖所述沟道104靠近所述漏区102一侧未被所述栅区覆盖的区域，所述高介电常数隔离墙的宽度大于等于2纳米，并小于等于15纳米。
结合图1和图2可知，本发明实施例中所述隧穿场效应晶体管在不受栅电压调控的漏区102附近的沟道区域位置处设置有高介电常数的隔离墙1062，故栅区和漏区102附近的沟道可以作为电容的两电极，栅区、高介电常数的隔离墙1062和漏区102附近的沟道可以构成电容，进而在施加栅极电压的情况下，虽然栅极电场不能直接作用于漏区附近的沟道，但栅极边缘场可以通过高介电常数的隔离墙对沟道进行静电掺杂，降低载流子漂移路线上的势垒。
本发明实施例中为使栅区能够通过所述高介电常数隔离墙1062对所述沟道进行静电掺杂，所述高介电常数隔离墙材料的相对介电常数大于3.9，例如可选用氧化锌(ZnO)、氧化钽(Ta2O5)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化铱(Y2O3)、以及氮化硅(Si3N4)等。
本发明实施例提供的隧穿场效应晶体管，在不受栅电压调控的漏区102附近的沟道区域位置处设置有高介电常数的隔离墙1062，故可在处于双极导
电情况下，削弱载流子的隧穿，并在器件处于工作状态(开态)情况下，使得高介电常数隔离墙1062覆盖的沟道区域，由于边缘场效应的掺杂作用，势垒被削弱，提升了漏区102抽取载流子的效率，进而提高隧穿场效应晶体管的电流驱动能力。
本发明实施例以下将结合实际应用对本发明实施例涉及的隧穿场效应晶体管的具体结构进行说明。
本发明实施例中，所述隔离墙可以设置于绝缘层上，以减少应力作用。当然，本发明实施例并不限定隔离墙一定要设置于绝缘层上，也可以设置在衬底上。
本发明实施例中为节省工艺，可将所述隔离墙设置在栅介质层105之上。本发明实施例中所述栅介质层105覆盖所述沟道全部区域、以及所述源区101和所述漏区102靠近所述沟道104一侧的部分区域，且所述栅介质层105靠近所述源区101和所述漏区102一侧的部分区域存在未被所述栅导电层103覆盖的区域，所述隔离墙可设置在所述栅介质层105未被所述栅导电层103所覆盖的区域。
图3所示为本发明实施例提供的隧穿场效应晶体管的另一种结构示意图，如图3所示，所述隔离墙包括设置于所述源区101一侧的所述低介电常数隔离墙1061和设置于所述漏区102一侧的所述高介电常数隔离墙1062。设置于所述源区101一侧的所述低介电常数隔离墙1061覆盖所述栅介质层105靠近所述源区101一侧未被所述栅导电层103所覆盖的所述部分区域的全部区域。设置于所述漏区102一侧的所述高介电常数隔离墙1062覆盖所述栅介质层105靠近所述漏区102一侧未被所述栅导电层103所覆盖的所述部分区域的全部区域，换言之，图3所示结构中，在漏区102一侧设置高介电常数隔离墙，未设置低介电常数的隔离墙。
图4所示为本发明实施例提供的隧穿场效应晶体管的又一种结构示意图，如图4所示，所述隔离墙包括设置于所述源区101一侧的所述低介电常数隔离墙1061和设置于所述漏区102一侧的所述高介电常数隔离墙1062，还包括
设置于所述漏区102一侧的低介电常数隔离墙1063，所述设置于所述漏区102一侧的低介电常数隔离墙1063，设置于所述高介电常数隔离墙1062远离所述栅区的一侧，并覆盖所述高介电常数隔离1062墙远离所述栅区一侧的侧表面。
所述栅介质层105靠近所述漏区102一侧未被所述栅导电层103所覆盖的所述部分区域包括第一部分区域和第二部分区域，换言之，所述第一部分区域和所述第二部分区域组成所述栅介质层靠近所述漏区一侧未被所述栅导电层所覆盖的所述部分区域的全部区域。
如图4所示，本发明实施例中，设置于所述源区101一侧的所述低介电常数隔离墙1061覆盖所述栅介质层105靠近所述源区101一侧未被所述栅导电层103所覆盖的所述部分区域的全部区域。设置于所述漏区102一侧的所述高介电常数隔离墙1062覆盖所述栅介质层105靠近所述漏区102一侧未被所述栅导电层103所覆盖的所述部分区域的第一部分区域；设置于所述漏区一侧的低介电常数隔离墙1063覆盖所述栅介质层靠近所述漏区一侧未被所述栅导电层所覆盖的所述部分区域的第二部分区域。
需要说明的是，本发明实施例中并不限定所述设置于所述源区101一侧的所述低介电常数隔离墙1061、设置于所述漏区102一侧的所述高介电常数隔离墙1062和设置于所述漏区102一侧的低介电常数隔离墙1063，必须设置于栅介质层之上，图4仅是进行示意性说明。
本发明实施例中，在漏区一侧设置高介电常数隔离墙和低介电常数隔离墙，可以增大栅区与漏区的距离，进而可在制作过程中，避免执行快速退火工艺时漏区的杂质离子扩散至栅区下面。另外，工艺制作过程中也不需要额外的光刻和刻蚀工艺移除漏区一侧的低介电常数隔离墙，简化制作工艺。
基于上述实施例提供的隧穿场效应晶体管，本发明实施例还提供一种隧穿场效应晶体管的制作方法。
图5所示为本发明实施例提供的隧穿场效应晶体管制作方法的流程图，如图5所示，所述方法包括：
S101：提供半导体衬底107，如图6A所示。
本发明实施例中所述半导体衬底107具体可以由体硅、绝缘体上的硅、锗、锗硅或者III-V族化合物等半导体材料制成。
S102：在所述半导体衬底107上依次沉积栅介质层105和栅导电层103，如图6B所示。
本发明实施例中所述栅介质层105的材料可以是二氧化硅等具有低介电常数的绝缘材料，也可以氧化铪和氧化铝等高介电常数绝缘材料。所述栅导电层103的材料可以是多晶硅、金属、金属氮化物等导电性能良好的导电材料。
S103：对所述栅导电层103进行光刻和刻蚀，定义栅导电层103的形状和位置，形成所需的栅导电层103，如图6C所示。
S104：形成覆盖所述栅导电层103一侧侧表面的高介电常数隔离墙1062，如图6D所示。
本发明实施例中，可在图6C所示结构基础上沉积高介电常数介质材料，其中，所述高介电常数介质材料是相对介电常数大于3.9的绝缘材料，例如氧化锌(ZnO)、氧化钽(Ta2O5)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化钛(TiO2)、氧化铱(Y2O3)、以及氮化硅(Si3N4)等。
本发明实施例中可利用各向异性刻蚀技术，对所述高介电常数介质层进行刻蚀，形成覆盖栅导电层103两侧侧表面的高介电常数隔离墙1062。本发明实施例中，可移除其中一侧的高介电常数隔离墙1062，形成覆盖所述栅导电层103一侧侧表面的高介电常数隔离墙1062。
本发明实施例中，所述高介电常数隔离墙1062的宽度为几纳米至几十纳米，例如所述高介电常数隔离墙1062的宽度大于等于2纳米，并小于等于15纳米。
S105：在所述栅导电层103未设置高介电常数隔离墙1062的一侧形成源区101，所述源区101部分区域被所述栅导电层103覆盖。
本发明实施例中，可在漏区102一侧设置光刻胶108，利用光刻技术保护
待形成漏区102的区域，并进行第一掺杂类型离子的离子注入，形成第一掺杂类型的源区101。本发明实施例中可采用竖直注入方式注入第一掺杂类型离子，在源区101表面形成重掺杂区域，如图6E所示。
S106：移除S105中的光刻胶，并沉积低介电常数介质材料，并利用各向异性的刻蚀技术形成低介电常数隔离墙1061和低介电常数1062。
本发明实施例中所述低介电常数介质材料可以是氮化硅和二氧化硅等绝缘材料。
本发明实施例中所述低介电常数隔离墙包括设置于源区101一侧的低介电常数隔离墙1061以及设置于高介电常数隔离墙1062一侧的低介电常数隔离墙1063，如图6F所示。当然，也可移除高介电常数隔离墙1062一侧的低介电常数隔离墙1063，本发明实施例不作限定。
S107：采用倾角注入方式对所述源区101进行离子注入，如图6G所示。
本发明实施例中，可在漏区102一侧设置光刻胶108，以采用光刻技术保护漏区102，对所述源区101再次进行离子注入，此次进行离子注入，掺杂类型与S105中形成源区101时的掺杂类型相同，不同之处仅在于此次进行离子注入采用倾角注入方式，注入能量高于S105中的注入能量，注入剂量也高于S105中的注入剂量。
本发明实施例中采用倾角注入方式对所述源区101再次进行离子注入，以在栅区下方形成利于产生BTBT的杂质分布，进而提升隧穿电流。
需要说明的是，S107步骤为可选步骤。
S108：在设置高介电常数隔离墙1062的一侧形成漏区102，所述漏区102部分区域被所述高介电常数隔离墙1062覆盖。
本发明实施例中可移除S107中设置的光刻胶108，并在源区101一侧设置光刻胶，利用光刻技术保护源区101，并在设置高介电常数隔离墙1062的一侧进行第二掺杂类型离子的离子注入，本发明实施例中第二掺杂类型离子注入时采用竖直注入方式，如图6H所示。
本发明实施例中，在所述源区101和所述漏区102之间形成沟道，所述
沟道靠近所述源区101一侧的部分区域被所述栅导电层103所覆盖，所述沟道靠近漏区102一侧的部分区域未被所述栅导电层103所覆盖但被所述高介电常数隔离墙1062所覆盖。
S109：采用各向异性刻蚀技术对所述栅介质层105进行刻蚀得到所需的栅介质层105。
本发明实施例中，可以所述栅导电层103为自对准模板，仅保留栅导电层103覆盖区域的栅介质层105，形成图2所示的隧穿场效应晶体管中栅介质层105的图形。本发明实施例中也可以所述栅导电层103、所述高介电常数隔离墙1062和所述低介电常数隔离墙为自对准模板，保留栅导电层103、所述高介电常数隔离墙1062和所述低介电常数隔离墙覆盖区域的栅介质层105，形成图3和图4所示隧穿场效应晶体管中栅介质层105的图形。
本发明实施例中形成所需图形的栅介质层105后，可沉积低介电常数的绝缘材料110，并在曝光后，利用光刻技术和刻蚀技术形成金属电极窗口，并形成对应的金属电极109，如图6I所示。
需要说明的是，本发明实施例中所述低介电常数隔离墙是指材料的相对介电常数小于3.9的隔离墙。所述高介电常数隔离墙是指材料的相对介电常数大于3.9的隔离墙。
进一步需要说明的是，本发明上述实施例以及附图中所涉及的隧穿场效应晶体管的具体结构仅是进行示意性说明，并不引以为限，其它在短栅结构的隧穿场效应晶体管漏区一侧设置高介电常数隔离墙形成的具有非对称隔离墙的隧穿场效应晶体管的结构也在本发明所保护的范围内，例如图7所示的隧穿场效应晶体管。图7中，隧穿场效应晶体管具有竖直结构，即源区、沟道和漏区位于竖直方向。具有竖直结构的隧穿场效应晶体管可以是纳米线，类FinFET器件等。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明
的保护范围应该以权利要求的保护范围为准。
Claims (11)
- 一种隧穿场效应晶体管，其特征在于，包括源区、漏区、沟道、栅区和隔离墙，其中：所述源区和所述漏区设置于所述沟道两侧；所述沟道靠近漏区一侧的部分区域未被所述栅区覆盖；所述隔离墙包括设置于所述源区一侧的低介电常数隔离墙和设置于所述漏区一侧的高介电常数隔离墙；所述低介电常数隔离墙，覆盖所述源区靠近所述沟道一侧的部分区域以及覆盖所述栅区靠近所述源区一侧的侧表面；所述高介电常数隔离墙，覆盖所述沟道靠近所述漏区一侧未被所述栅区覆盖的区域，并覆盖所述漏区靠近所述沟道一侧的部分区域以及覆盖所述栅区靠近所述漏区一侧的侧表面。
- 如权利要求1所述的隧穿场效应晶体管，其特征在于，所述隔离墙还包括设置于所述漏区一侧的低介电常数隔离墙；所述设置于所述漏区一侧的低介电常数隔离墙，设置于所述高介电常数隔离墙远离所述栅区的一侧，并覆盖所述高介电常数隔离墙远离所述栅区一侧的侧表面。
- 如权利要求1所述的隧穿场效应晶体管，其特征在于，所述栅区包括栅导电层和栅介质层；所述栅介质层覆盖所述沟道全部区域、以及所述源区和所述漏区靠近所述沟道一侧的部分区域；所述栅介质层靠近所述漏区一侧的部分区域未被所述栅导电层所覆盖；所述高介电常数隔离墙覆盖所述栅介质层靠近所述漏区一侧未被所述栅导电层所覆盖的所述部分区域的全部区域。
- 如权利要求2所述的隧穿场效应晶体管，其特征在于，所述栅区包括栅导电层和栅介质层；所述栅介质层覆盖所述沟道全部区域、以及所述源区和所述漏区靠近所述沟道一侧的部分区域；所述栅介质层靠近所述漏区一侧的部分区域未被所述栅导电层所覆盖；所述高介电常数隔离墙覆盖所述栅介质层靠近所述漏区一侧未被所述栅导电层所覆盖的所述部分区域的第一部分区域；所述设置于所述漏区一侧的低介电常数的隔离墙覆盖所述栅介质层靠近所述漏区一侧未被所述栅导电层所覆盖的所述部分区域的第二部分区域；所述第一部分区域和所述第二部分区域组成所述栅介质层靠近所述漏区一侧未被所述栅导电层所覆盖的所述部分区域的全部区域。
- 如权利要求1至4任一项所述的隧穿场效应晶体管，其特征在于，所述高介电常数隔离墙材料的相对介电常数大于3.9。
- 如权利要求1至5任一项所述的隧穿场效应晶体管，其特征在于，所述高介电常数隔离墙的宽度大于等于2纳米，并小于等于15纳米。
- 一种隧穿场效应晶体管的制作方法，其特征在于，所述方法包括：提供半导体衬底；在所述半导体衬底上依次沉积栅介质层和栅导电层；对所述栅导电层进行光刻和刻蚀，形成所需的栅导电层；形成覆盖所述栅导电层一侧侧表面的高介电常数隔离墙；在所述源区一侧，形成低介电常数隔离墙；在所述栅导电层未设置高介电常数隔离墙的一侧形成源区，所述源区部分区域被所述栅导电层所覆盖；在所述栅导电层设置高介电常数隔离墙的一侧形成漏区，所述漏区部分区域被所述高介电常数隔离墙覆盖；在所述源区和所述漏区之间形成沟道，所述沟道靠近所述源区一侧的部分区域被所述栅导电层所覆盖，所述沟道靠近漏区一侧的部分区域未被所述栅导电层所覆盖但被所述高介电常数隔离墙所覆盖；对所述栅介质层进行光刻和刻蚀，形成所需的栅介质层。
- 如权利要求7所述的方法，其特征在于，在所述栅导电层未设置高介电常数隔离墙的一侧形成源区之后，所述方法还包括：采用倾角注入方式对所述源区进行离子注入。
- 如权利要求7或8所述的方法，其特征在于，形成覆盖所述栅导电层一侧的侧表面的高介电常数隔离墙之后，所述方法还包括：在所述高介电常数隔离墙远离所述栅导电层的一侧，形成覆盖所述高介电常数隔离墙远离所述栅导电层一侧的侧表面的低介电常数隔离墙。
- 如权利要求7至9任一项所述的方法，其特征在于，所述高介电常数隔离墙材料的相对介电常数大于3.9。
- 如权利要求7至10任一项所述的方法，其特征在于，所述高介电常数隔离墙的宽度大于等于2纳米，并小于等于15纳米。
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