CN106601617A - 半导体器件制造方法 - Google Patents
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Abstract
本发明提供了一种半导体器件制造方法，在SOI衬底上，通过栅极凹槽，选择性地减薄沟道区域的顶置半导体层，一方面可以提高栅控能力，减小短沟道效应，另一方面能够使第一次减薄工艺后顶置半导体层的厚度相对于现有技术更大，提高了后续的工艺窗口，特别是源漏区域的选择性外延工艺，避免了因源漏区域的顶置半导体层在第一次减薄工艺之后厚度过小而导致的顶置半导体层脱落。
Description
技术领域
本发明涉及半导体器件制造方法领域，具体而言，涉及一种具有极薄沟道区域的SOI器件制造方法。
背景技术
ETSOI(极薄体SOI器件)或FDSOI(全耗尽SOI器件)由于其良好的栅控性能、较小的漏电流以及良好的动态阈值电压调节等特性，是未来等比例缩小的可行性方案之一。但随着器件的特征尺寸越来越小，为了得到更好的栅控性能，需要将SOI衬底的顶层硅减薄到几个纳米，这对于工艺集成和选择性外延提出更大考验。例如，当顶层硅厚度极薄的时候，器件源漏区域的外延将出现困难，容易导致顶层硅的脱落。同时，获得厚度均匀的极薄硅层，本身也是对工艺的挑战。
因此，需要提供一种新的半导体器件制造方法，在保证器件性能的同时，提高可靠性和工艺可集成性。
发明内容
本发明提出了一种半导体器件制造方法，采用选择性减薄工艺，减薄沟道区域的半导体层厚度，能够增大工艺窗口并且提升器件性能。
本发明提供了一种半导体器件制造方法，包括如下步骤：
提供SOI衬底，所述SOI衬底具有埋置氧化层和顶置半导体层；
进行第一次减薄工艺，将所述顶置半导体层的厚度减小；
在所述顶置半导体层上形成虚设栅极堆栈和源漏区域，其中，所述虚设栅极堆栈包括虚设栅极绝缘层，虚设栅极，栅极侧墙；
全面性沉积层间介质层以覆盖所述虚设栅极堆栈和源漏区域；
进行平坦化工艺处理，去除部分所述层间介质层，暴露出所述虚设栅极堆栈的顶面；
去除所述虚设栅极堆栈中的所述虚设栅极和所述虚设栅极绝缘层，形成栅极凹槽，并通过所述栅极凹槽暴露出所述顶置半导体层；
经由所述栅极凹槽，进行第二次减薄工艺，选择性地减薄半导体器件沟道区域的所述顶置半导体层；
形成栅极绝缘层和栅极。
根据本发明的一个方面，在进行第二次减薄工艺之后以及形成栅极绝缘层和栅极之前：进行选择性外延工艺，在半导体器件沟道区域的所述顶置半导体层上生长高迁移率沟道材料；所述高迁移率沟道材料为GeSi、Ge或者III-V化合物。
根据本发明的一个方面，进行第二次减薄工艺之后，半导体器件沟道区域的所述顶置半导体层厚度为5nm。
根据本发明的一个方面，进行第二次减薄工艺的具体工艺参数为：采用H2和Cl2比例为100：1的混合气体，在750～950℃下进行刻蚀。
根据本发明的一个方面，形成的栅极绝缘层和栅极为HKMG。
本发明的优点在于：通过栅极凹槽，选择性地减薄沟道区域的顶置半导体层，一方面可以提高栅控能力，减小短沟道效应，另一方面能够使第一次减薄工艺后顶置半导体层的厚度相对于现有技术更大，提高了后续的工艺窗口，特别是源漏区域的选择性外延工艺，避免了因源漏区域的顶置半导体层在第一次减薄工艺之后厚度过小而导致的顶置半导体层脱落。另外，在减薄后的沟道区域选择性外延高迁移率材料，可以形成高迁移沟道，提高器件性能。同时，本发明的工艺与传统工艺完全兼容。
附图说明
图1-6本发明提供的半导体制造方法的流程示意图。
具体实施方式
以下，通过附图中示出的具体实施例来描述本发明。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
本发明提供一种半导体器件制造方法，具体而言，涉及一种具有极薄沟道区域的SOI晶体管的制造方法。下面，参见说明书附图，将详细描述本发明提供的半导体器件制造方法。
首先，参见附图1，提供SOI衬底1，SOI衬底1具有埋置氧化层2和顶置半导体层3。顶置半导体层3的材料通常为硅，也还可以依据器件用途选择其它半导体材料。进行第一次减薄工艺，将顶置半导体层3的厚度减小。顶置半导体层3提供器件有源区，在本发明中，经过此次减薄工艺后，顶置半导体层3的厚度为30nm。而现有工艺中，在此次减薄工艺之后并不在进行额外的减薄工艺而直接获得超薄体结构，因此，现有技术中此半导体层厚度通常小于10nm，例如5nm。而相对于现有技术，本发明在此次减薄工艺后，顶置半导体层3的厚度相对要大得多，为后续工艺留下来很充分的工艺窗口。
接着，在顶置半导体层3上形成虚设栅极堆栈和源漏区域7，其中，虚设栅极堆栈包括虚设栅极绝缘层4，虚设栅极5，栅极侧墙6。虚设栅极绝缘层4例如是SiO2，厚度为0.5～2nm，采用热氧化或CVD等工艺沉积在衬底1的表面。虚设栅极5位于虚设栅极绝缘层4之上，其材料优选为多晶硅，也可以采用非晶硅等。栅极侧墙6的形成方式具体为：沉积一层优选为Si3N4的电介质材料，厚度为5～30nm，然后，通过各向异性的回刻蚀工艺，去除部分电介质材料，仅保留位于虚设栅极5两侧的电介质材料，从而形成栅极侧墙6。源漏区域7优选为通过选择性外延工艺形成的抬升源漏(Raised S/D)。
在形成虚设栅极堆栈和源漏区域7之后，全面性沉积层间介质层8以覆盖虚设栅极堆栈和源漏区域7；之后，进行平坦化工艺处理，去除部分层间介质层7，暴露出虚设栅极堆栈的顶面，参见图2。层间介质层8可以采用SiO2，形成工艺包括CVD等。平坦化工艺暴露出的虚设栅极堆栈的顶面也即为虚设栅极5的顶面。
接着，参见图3，去除虚设栅极堆栈中的虚设栅极5和所述虚设栅极绝缘层4，形成栅极凹槽9，并通过栅极凹槽9暴露出顶置半导体层3。栅极凹槽9用于容纳之后形成的栅极和栅极绝缘层，其暴露出的顶置半导体层3即为形成器件沟道的区域。
接下来，参见图4，经由栅极凹槽9，进行第二次减薄工艺，选择性地减薄半导体器件沟道区域的顶置半导体层3。经过此次减薄工艺后，半导体器件沟道区域的顶置半导体层3的厚度为5nm。第二次减薄工艺的具体工艺参数包括：采用H2和Cl2的混合气体，在750～950℃下进行刻蚀。其中，H2和Cl2的比例为100：1。
本发明的一个实施例中，进行第二次减薄工艺之后，可以形成栅极绝缘层和栅极。
在本发明优选的实施例中，进行第二次减薄工艺之后，以及形成栅极绝缘层和栅极之前，可以进行一次选择性外延工艺，在半导体器件沟道区域的顶置半导体层3上生长高迁移率沟道材料10，参见图5。外延的高迁移率沟道材料10为GeSi、Ge或者III-V化合物，其厚度优选为5～10nm。
接着，形成栅极绝缘层11和栅极12。在沉积栅极绝缘层材料和栅极材料之后，通过CMP等平坦化工艺，形成栅极绝缘层11和栅极12。参见图6，图示基于本发明优选的实施例，其中进行了高迁移率沟道材料10的外延形成；需要明了的是，也可以不进行高迁移率沟道材料10的外延形成而直接形成栅极绝缘层11和栅极12。本发明的各个实施例中均采用后栅工艺和HKMG工艺，栅极绝缘层采用高K栅极绝缘层材料(HK)，选自以下材料之一或其组合构成的一层或多层：Al2O3，HfO2，包括HfSiOx、HfSiON、HfAlOx、HfTaOx、HfLaOx、HfAlSiOx以及HfLaSiOx至少之一在内的铪基高K介质材料，包括ZrO2、La2O3、LaAlO3、TiO2、或Y2O3至少之一在内的稀土基高K介质材料。而栅极为金属栅极(MG)，其材料为金属、合金或金属化合物，例如TiN，TaN，W等。
以上，本发明的半导体器件制造方法已得到说明。在本发明的方法中，通过栅极凹槽，选择性地减薄沟道区域的顶置半导体层，一方面可以提高栅控能力，减小短沟道效应，另一方面能够使第一次减薄工艺后顶置半导体层的厚度相对于现有技术更大，提高了后续的工艺窗口，特别是源漏区域的选择性外延工艺，避免了因源漏区域的顶置半导体层在第一次减薄工艺之后厚度过小而导致的顶置半导体层脱落。另外，在减薄后的沟道区域选择性外延高迁移率材料，可以形成高迁移沟道，提高器件性能。同时，本发明的工艺与传统工艺完全兼容。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构和/或工艺流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (6)
1.一种半导体器件制造方法，其特征在于包括如下步骤：
提供SOI衬底，所述SOI衬底具有埋置氧化层和顶置半导体层；
进行第一次减薄工艺，将所述顶置半导体层的厚度减小；
在所述顶置半导体层上形成虚设栅极堆栈和源漏区域，其中，所述虚设栅极堆栈包括虚设栅极绝缘层，虚设栅极，栅极侧墙；
全面性沉积层间介质层以覆盖所述虚设栅极堆栈和源漏区域；
进行平坦化工艺处理，去除部分所述层间介质层，暴露出所述虚设栅极堆栈的顶面；
去除所述虚设栅极堆栈中的所述虚设栅极和所述虚设栅极绝缘层，形成栅极凹槽，并通过所述栅极凹槽暴露出所述顶置半导体层；
经由所述栅极凹槽，进行第二次减薄工艺，选择性地减薄半导体器件沟道区域的所述顶置半导体层；
形成栅极绝缘层和栅极。
2.根据权利要求1所述的方法，其特征在于，在进行第二次减薄工艺之后以及形成栅极绝缘层和栅极之前：进行选择性外延工艺，在半导体器件沟道区域的所述顶置半导体层上生长高迁移率沟道材料。
3.根据权利要求1所述的方法，其特征在于，所述高迁移率沟道材料为GeSi、Si或者III-V化合物。
4.根据权利要求1或2所述的方法，其特征在于，进行第二次减薄工艺之后，半导体器件沟道区域的所述顶置半导体层厚度为5nm。
5.根据权利要求1或2所述的方法，其特征在于，进行第二次减薄工艺的具体工艺参数为：采用H2和Cl2比例为100：1的混合气体，在750～950℃下进行刻蚀。
6.根据权利要求1所述的方法，其特征在于，形成的栅极绝缘层和栅极为HKMG。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20170426 |